JP2006071672A - 表示装置およびその駆動方法 - Google Patents

Abstract

【課題】映像信号線時分割駆動方式を採用しつつ、隣接する映像信号線間の寄生容量等による表示輝度または表示色のシフトやにじみなどの悪影響を低減または解消する。
【解決手段】本映像信号線駆動回路３００は、従来構成とほぼ同様のシフトレジスタ回路３０１から出力バッファ回路３０５までを備え、さらに１水平走査期間前のデジタル画像信号Ｄａｐを出力するラインメモリ３１０と、隣接する映像信号線間の寄生容量等による映像信号の電圧変動を補正するための補正電圧信号Ｖｃｒ，Ｖｃｇを出力する補正部３２０とを備える。この補正部３２０はデジタル画像信号Ｄａｐ，Ｄａに基づき隣接する映像信号線の電位変動量をそれぞれ算出し、これらの変動量に基づく補正電圧信号Ｖｃｒ，Ｖｃｇを出力する。映像信号線には、映像信号の電圧からこの補正電圧信号の電圧を予め差し引くことにより補正した電圧が印加されるので、上記影響が低減または解消される。
【選択図】図４

Description

本発明は、アクティブマトリクス型の表示装置に関し、更に詳しくは、表示すべき画像を形成するための複数の画素形成部に映像信号を伝達するための多数の映像信号線が複数本（例えば３本）を１組として複数組の映像信号線群にグループ化され、グループ化された映像信号線群毎に駆動回路から時分割で映像信号が出力される表示装置に関する。

近年、表示装置における表示画像の高精細化の進展が顕著である。このため、例えばアクティブマトリクス型液晶表示装置のように、表示すべき画像の解像度に応じた数の信号線（列電極または行電極）を必要とする表示装置では、表示画像の高精細化に伴って単位長さ当たりの信号線数（電極数）が膨大となる。その結果、それらの信号線に信号を印加する駆動回路の実装において、駆動回路の出力端子と表示パネルの信号線との接続部のピッチ（以下「接続ピッチ」という）が極めて小さなものとなる。このような表示画像の高精細化に伴う接続ピッチの狭小化の傾向は、カラー液晶表示装置のようにＲ（赤）、Ｇ（緑）、Ｂ（青）の隣接３画素を表示単位とするカラー表示装置の場合には、映像信号線（列電極）とその駆動回路（「列電極駆動回路」、「データ線駆動回路」または「映像信号線駆動回路」と呼ばれる）との接続部において特に顕著となる。

このような問題を解決するために、２本以上の映像信号線（例えばＲ，Ｇ，Ｂの隣接３画素に対応する３本の映像信号線）を１組として映像信号線をグループ化し、各組を構成する複数の映像信号線に映像信号線駆動回路の１つの出力端子を割り当て、画像表示における１水平走査期間内において各組内の映像信号線に時分割的に映像信号を印加するように構成された液晶表示装置が従来より提案されている（例えば特開平６−１３８８５１号公報参照）。

図２（ａ）は、このような方式（以下「映像信号線時分割駆動方式」という）のアクティブマトリクス型液晶表示装置における映像信号線とその駆動回路（以下「映像信号線駆動回路」という）との接続部の構成を模式的に示している。この図に示した例では、映像信号線Ｌｓが３本を１組としてグループ化されており、各組を構成する映像信号線群に対して映像信号線駆動回路３００の出力端子ＴＳ１，ＴＳ２，ＴＳ３，…が１つずつ対応づけられている。そして、映像信号線駆動回路３００の各出力端子ＴＳ１，ＴＳ２，ＴＳ３，…に対応するグループ化された３本の映像信号線との間には、切換スイッチが設けられている。各切換スイッチは、映像信号線Ｌｓ毎に設けられ一端が映像信号線Ｌｓに接続されたアナログスイッチＳＷ１，ＳＷ２，ＳＷ３，…のうち隣接する３個のアナログスイッチＳＷ（３ｊ−２），ＳＷ（３ｊ−１），ＳＷ３ｊから構成される（ｊ＝１，２，３，…）。各切換スイッチを構成する３個のアナログスイッチＳＷ（３ｊ−２），ＳＷ（３ｊ−１），ＳＷ３ｊの他端は互いに接続されて、その切換スイッチに対応する映像信号線駆動回路３００の出力端子ＴＳｊに接続されている。これらの切換スイッチは、例えば、この表示装置における液晶パネル基板に形成される薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）によるアナログスイッチによって実現される。

図３は、この映像信号線時分割駆動方式の液晶表示装置における走査信号Ｇ１，Ｇ２，Ｇ３，…、各切換スイッチの制御信号（以下「切換制御信号」という）ＧＳａ〜ＧＳｃ、および映像信号線ＳＬ１〜ＳＬ６に印加される映像信号を示すタイミングチャートである。ここで、走査信号Ｇｋがハイレベル（Ｈレベル）のときにはｋ番目の走査信号線が選択され、走査信号Ｇｋがローレベル（Ｌレベル）のときにはｋ番目の走査信号線が非選択の状態であるものとする（ｋ＝１，２，３，…）。また、各切換スイッチは、切換制御信号ＧＳａがＨレベル（であって切換制御信号ＧＳｂ，ＧＳｃがＬレベル）のときには、映像信号線駆動回路３００の各出力端子ＴＳｊはそれに対応する３本の映像信号線のうち（図３の）左側の映像信号線Ｌｓに接続され、切換制御信号ＧＳｂがＨレベル（であって切換制御信号ＧＳａ，ＧＳｃがＬレベル）のときには、映像信号線駆動回路３００の各出力端子ＴＳｊはそれに対応する３本の映像信号線のうち中央の映像信号線に接続され、切換制御信号ＧＳｃがＨレベル（であって切換制御信号ＧＳａ，ＧＳｂがＬレベル）のときには、映像信号線駆動回路３００の各出力端子ＴＳｊはそれに対応する３本の映像信号線のうち右側の映像信号線に接続されるものとする。

このように、この液晶表示装置では、１水平走査期間すなわち１本の走査信号線が選択されている期間内において、各出力端子ＴＳｊが接続される映像信号線が切り換わり、各組を構成する３本の映像信号線のうち、各水平走査期間を第１から第３までの期間に３等分したときの第１の期間では左側の映像信号線に、各水平走査期間の第２の期間では中央の映像信号線に、各水平走査期間の第３の期間では右側の映像信号線に、映像信号線駆動回路から映像信号がそれぞれ印加される。これにより、各映像信号線Ｌｓは、その映像信号線Ｌｓに映像信号線駆動回路３００の出力端子ＴＳｊが接続されている間に、その出力端子ＴＳｊから出力される映像信号の電圧に充電され、その映像信号線と選択されている走査信号線との交差点に対応する画素形成部Ｐｘにその電圧の値が画素値として書き込まれる。

上記のような映像信号線時分割駆動方式の液晶表示装置では、各組を構成する映像信号線の本数すなわち切換スイッチによる時分割数に応じて、各映像信号線への充電時間が短くなり、上記時分割数をｍとすれば、各映像信号線の充電時間は映像信号線時分割駆動方式でない通常の液晶表示装置の場合の１／ｍとなる（図２に示した例では１／３となる）。しかし、上記時分割数をｍとする切換スイッチを液晶パネル基板に形成することにより、映像信号線駆動回路の出力端子と映像信号線との接続ピッチを通常の液晶表示装置の場合のｍ倍にすることができる。また、このような構成により、１つの液晶パネルの駆動に複数の集積回路チップ（ＩＣチップ）からなる映像信号線駆動回路が使用される場合には、そのチップの個数を減らすことができる。このような映像信号線時分割駆動方式による利点は広く知られており、このための映像信号線のグループ化は、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の隣接３画素に映像信号を伝達する３本の映像信号線を１組としてグループ化されることが多い。
特開平６−１３８８５１号公報 特開平６−２５０１４６号公報 特開２０００−２８６７号公報 特開２００３−５８１１９号公報

しかし、このような映像信号線時分割駆動方式の液晶表示装置は、隣接する映像信号線間の寄生容量のため、画素形成部Ｐｘに書き込まれるべき映像信号の電圧に変動が生じる。以下、この現象について図を参照して説明する。

図６は、図３に示した上記従来の液晶表示装置の映像信号線ＳＬ３〜ＳＬ５に印加される映像信号の電位変化を詳細に示す図である。なお、説明のため、図では上記寄生容量等により生じる電圧変動量を実際の変動量よりも大きく示している。ここで、映像信号線ＳＬ４の電位変化に着目すると、時刻ｔ１において映像信号線駆動回路から映像信号が映像信号線ＳＬ４に印加されることにより、映像信号線ＳＬ４の電位は所望の電位となる。理想的にはこの電位が保持されることにより、対応する画素形成部Ｐｘにその電圧の値が画素値として書き込まれなければならない。しかし、時刻ｔ２において、映像信号線ＳＬ５に映像信号線駆動回路から映像信号が印加されると、映像信号線ＳＬ５の電位変化に応じて、保持されるべき映像信号線ＳＬ４の電位も変化する。これは、映像信号線ＳＬ４とＳＬ５とが容量結合しているからである。この隣接する映像信号線間の寄生容量は、信号線間の直接的な容量のほか、画素形成部を介して形成される間接的な容量が含まれる。そして、映像信号線ＳＬ３およびＳＬ４も同様に容量結合しているので、時刻ｔ３において映像信号線ＳＬ３に映像信号線駆動回路から映像信号が印加されると、映像信号線ＳＬ３の電位変化に応じて映像信号線ＳＬ４の電位が変化する。この結果、理想的には保持されるべき電位と実際の電位とに電位差ΔＶ４が生じることにより、表示色のシフトやにじみなどの好ましくない影響が生じる。この電位差ΔＶ４は時刻ｔ７における映像信号線ＳＬ４でも同様に生じ、また、映像信号線ＳＬ５の電位も同様の理由により理想的には保持されるべき電位と実際の電位とに電位差ΔＶ５が生じるので、結果的に表示色のシフトやにじみなどの好ましくない影響は全画面にわたって生じる。

そこで本発明では、上記のような映像信号線時分割駆動方式を採用しつつ、隣接する映像信号線間の寄生容量等による表示輝度または表示色のシフトやにじみなどの影響を低減または解消することができる表示装置およびその駆動方法を提供することを目的とする。

第１の発明は、表示すべき画像を形成するための複数の画素形成部と、前記表示すべき画像を示す複数の映像信号を前記複数の画素形成部に伝達するための複数の映像信号線と、前記複数の映像信号線と交差する複数の走査信号線とを備え、前記複数の画素形成部が前記複数の映像信号線と前記複数の走査信号線との交差点にそれぞれ対応してマトリクス状に配置されたアクティブマトリクス型の表示装置であって、
前記複数の走査信号線を選択的に駆動する走査信号線駆動回路と、
２以上の映像信号線を１組として前記複数の映像信号線をグループ化することにより得られる複数組の映像信号線群にそれぞれ対応する複数の出力端子を有し、各出力端子に対応する映像信号線群によって伝達されるべき映像信号を時分割で当該出力端子から出力する映像信号出力回路と、
前記映像信号出力回路の各出力端子を対応する映像信号線群内のいずれかの映像信号線に接続すると共に、各出力端子が接続される映像信号線を対応する映像信号線群内で前記時分割に応じて切り換える接続切換回路と
を備え、
前記映像信号出力回路は、前記出力端子に接続される映像信号線に隣接する映像信号線の電位変化に応じ、前記出力端子に接続される映像信号線によって伝達されるべき映像信号の電圧を補正することを特徴とする。

第２の発明は、第１の発明において、
前記映像信号出力回路は、前記出力端子に接続される映像信号線に隣接する一方の映像信号線の電位変化量をΔＶＬとし、所定の比例定数をαとするとき、当該隣接する一方の映像信号線の電位変化の影響を受ける複数の画素形成部に繋がる映像信号線であって前記出力端子に接続される映像信号線によって伝達されるべき映像信号の電圧から（α・ΔＶＬ）の電圧が差し引かれた電圧を有する信号を前記出力端子から出力することを特徴とする。

第３の発明は、第１の発明において、
前記映像信号出力回路は、前記出力端子に接続される映像信号線に隣接する一方の映像信号線の電位変化量をΔＶＬとし、隣接する他方の映像信号線の電位変化量をΔＶＲとし、所定の比例定数をα，βとするとき、隣接する双方の映像信号線の電位変化の影響を受ける複数の画素形成部に繋がる映像信号線であって前記出力端子に接続される映像信号線によって伝達されるべき映像信号の電圧から（α・ΔＶＬ＋β・ΔＶＲ）の電圧が差し引かれた電圧を有する信号を前記出力端子から出力することを特徴とする。

第４の発明は、第１から第３までのいずれか１つの発明において、
前記映像信号出力回路は、
所定のサンプリングパルスを出力するシフトレジスタ回路と、
前記シフトレジスタ回路から出力されるサンプリングパルスを受け取ることにより、前記表示すべき画像を示す複数の映像信号に含まれる前記画素形成部に与えられるべき画素値を示すデータをラッチするデータラッチ回路と、
前記データラッチ回路によりラッチされたデジタルデータをアナログ電圧信号に変換し出力するＤ／Ａ変換回路と、
前記Ｄ／Ａ変換回路から出力される前記アナログ電圧信号を前記出力端子に接続される映像信号線に出力する出力バッファ回路と、
前記表示すべき画像を示す複数の映像信号を受け取り、当該映像信号の１水平走査期間前の信号を出力する遅延回路と、
前記表示すべき画像を示す複数の映像信号および前記遅延回路から出力される信号に基づき、前記出力端子に接続される映像信号線に隣接する映像信号線の電位変化を算出することにより、前記出力端子に接続される映像信号線に伝達されるべき映像信号の電圧を補正する補正部と
を含むことを特徴とする。

第５の発明は、第４の発明において、
前記補正部は、
前記表示すべき画像を示す複数の映像信号および前記遅延回路から出力される信号に基づき、前記出力端子に接続される映像信号線に隣接する映像信号線の電位変化を算出することにより、前記出力端子に接続される映像信号線によって伝達されるべき映像信号の電圧を補正するための補正電圧値を算出する電圧算出回路と、
前記Ｄ／Ａ変換回路から出力される前記アナログ電圧信号の電圧から、前記電圧算出回路により算出された前記補正電圧値が差し引かれた電圧を有する信号である補正電圧信号を出力する電圧生成回路とを含み、
前記出力バッファ回路は、前記Ｄ／Ａ変換回路から出力される前記補正電圧信号を前記出力端子から出力することを特徴とする。

第６の発明は、第１から第５までのいずれか１つの発明において、
前記映像信号出力回路は、所定の３原色を表示する３種類の画素形成部にそれぞれ繋がる３つの隣り合う映像信号線を１組として前記複数の映像信号線をグループ化することにより得られる複数組の映像信号線群にそれぞれ対応する複数の出力端子を有し、各出力端子に対応する映像信号線群によって伝達されるべき映像信号を時分割で当該出力端子から出力することを特徴とする。

第７の発明は、表示すべき画像を形成するための複数の画素形成部と、前記表示すべき画像を示す複数の映像信号を前記複数の画素形成部に伝達するための複数の映像信号線と、前記複数の映像信号線と交差する複数の走査信号線とを備え、前記複数の画素形成部が前記複数の映像信号線と前記複数の走査信号線との交差点にそれぞれ対応してマトリクス状に配置されたアクティブマトリクス型の表示装置の駆動方法であって、
前記複数の走査信号線を選択的に駆動する走査信号線駆動ステップと、
２以上の映像信号線を１組として前記複数の映像信号線をグループ化することにより得られる複数組の映像信号線群によって伝達されるべき映像信号を時分割で出力する映像信号出力ステップと、
前記映像信号線群内のいずれかの映像信号線に前記映像信号出力ステップにおいて出力される映像信号を選択的に与えると共に、当該映像信号が与えられる映像信号線を対応する映像信号線群内で前記時分割に応じて切り換える接続切換ステップと
を含み、
前記映像信号出力ステップでは、接続される映像信号線に隣接する映像信号線の電位変化に応じ、接続される映像信号線によって伝達されるべき映像信号の電圧を補正することを特徴とする。

第８の発明は、第７の発明において、
前記映像信号出力ステップでは、前記映像信号を与えられる映像信号線に隣接する一方の映像信号線の電位変化量をΔＶＬとし、所定の比例定数をαとするとき、当該隣接する一方の映像信号線の電位変化の影響を受ける複数の画素形成部に繋がる映像信号線によって伝達されるべき映像信号の電圧から（α・ΔＶＬ）の電圧が差し引かれた電圧を有する信号を出力することを特徴とする。

第９の発明は、第７の発明において、
前記映像信号出力ステップでは、前記映像信号を与えられる映像信号線に隣接する一方の映像信号線の電位変化量をΔＶＬとし、隣接する他方の映像信号線の電位変化量をΔＶＲとし、所定の比例定数をα，βとするとき、隣接する双方の映像信号線の電位変化の影響を受ける複数の画素形成部に繋がる映像信号線によって伝達されるべき映像信号の電圧から（α・ΔＶＬ＋β・ΔＶＲ）の電圧が差し引かれた電圧を有する信号を出力することを特徴とする。

第１の発明によれば、映像信号出力回路が各出力端子に対応する映像信号線群によって伝達されるべき映像信号を時分割で当該出力端子から出力するとき、出力端子に接続される映像信号線に隣接する映像信号線の電位変化に応じ、出力端子に接続される映像信号線によって伝達されるべき映像信号の電圧を補正する。このことにより、隣接する映像信号線間の寄生容量等による表示輝度または表示色のシフトやにじみなどの影響を低減または解消することができる。

第２の発明によれば、映像信号出力回路により、隣接する一方の映像信号線の電位変化の影響を受ける映像信号線によって伝達されるべき映像信号の電圧から（α・ΔＶＬ）の電圧が差し引かれた電圧を有する信号が出力される。このことにより、隣接する一方の映像信号線との間の寄生容量等による表示輝度または表示色のシフトやにじみなどの影響を低減または解消することができる。

第３の発明によれば、映像信号出力回路により、隣接する双方の映像信号線の電位変化の影響を受ける映像信号線によって伝達されるべき映像信号の電圧から（α・ΔＶＬ＋β・ΔＶＲ）の電圧が差し引かれた電圧を有する信号が出力される。このことにより、隣接する双方の映像信号線との間の寄生容量等による表示輝度または表示色のシフトやにじみなどの影響を低減または解消することができる。

第４の発明によれば、遅延回路が映像信号の１水平走査期間前の信号を出力し、補正部がこの遅延回路から出力される信号に基づき、出力端子に接続される映像信号線に隣接する映像信号線の電位変化を算出することにより出力端子に接続される映像信号線に伝達されるべき映像信号の電圧を補正する。このことにより、隣接する映像信号線の電位変化を容易に算出することができるので、隣接する映像信号線間の寄生容量等による表示輝度または表示色のシフトやにじみなどの影響を低減または解消することができる。

第５の発明によれば、補正部に含まれる電圧生成回路が、Ｄ／Ａ変換回路から出力されるアナログ電圧信号の電圧から、電圧算出回路により算出された補正電圧値を差し引いた電圧を有する補正電圧信号を出力する。このようにＤ／Ａ変換回路から出力されるアナログ電圧信号の電圧を基準とすることにより、誤差のない正確な補正動作に行うことができる。

第６の発明によれば、所定の３原色を表示する３種類の画素形成部にそれぞれ繋がる３つの隣り合う映像信号線を１組とすることにより、一般的なカラー表示装置において隣接する映像信号線間の寄生容量等による表示輝度または表示色のシフトやにじみなどの影響を低減または解消することができる。

第７の発明によれば、第１の発明と同様の効果を奏する。

第８の発明によれば、第２の発明と同様の効果を奏する。

第９の発明によれば、第３の発明と同様の効果を奏する。

以下、本発明の実施形態について添付図面を参照して説明する。
＜１． 液晶表示装置の構成および動作＞
＜１．１ 全体の構成および動作＞
図１（ａ）は、本発明の一実施形態に係る液晶表示装置の構成を示すブロック図である。この液晶表示装置は、表示制御回路２００と、映像信号線駆動回路（「列電極駆動回路」とも呼ばれる）３００と、走査信号線駆動回路（「行電極駆動回路」とも呼ばれる）４００と、アクティブマトリクス型の液晶パネル５００とを備えている。

この液晶表示装置における表示部としての液晶パネル５００は、外部のコンピュータにおけるＣＰＵ等から受け取る画像データＤｖの表す画像における水平走査線にそれぞれが対応する複数本の走査信号線（行電極）と、それら複数本の走査信号線のそれぞれと交差する複数本の映像信号線（列電極）と、それら複数本の走査信号線と複数本の映像信号線との交差点にそれぞれ対応して設けられた複数の画素形成部とを含む。各画素形成部の構成は、基本的には従来のアクティブマトリクス型液晶パネルにおける構成と同様である（詳細は後述する）。

本実施形態では、液晶パネル５００に表示すべき画像を表す（狭義の）画像データおよび表示動作のタイミング等を決めるデータ（例えば表示用クロックの周波数を示すデータ）（以下「表示制御データ」という）は、外部のコンピュータにおけるＣＰＵ等から表示制御回路２００に送られる（以下、外部から送られるこれらのデータＤｖを「広義の画像データ」という）。すなわち、外部のＣＰＵ等は、広義の画像データＤｖを構成する（狭義の）画像データおよび表示制御データを、アドレス信号ＡＤｗを表示制御回路２００に供給して、表示制御回路２００内の後述の表示メモリおよびレジスタにそれぞれ書き込む。

表示制御回路２００は、レジスタに書き込まれた表示制御データに基づき、表示のため映像信号線駆動回路２００に与えられるソース用クロック信号ＳＣＫおよびソース用スタートパルス信号ＳＳＰと、表示のため走査信号線駆動回路４００に与えられるゲート用クロック信号ＧＣＫおよびゲート用スタートパルス信号ＧＳＰとを含む各種信号を生成する。これらの信号は公知であるため詳しい説明は省略する。また、表示制御回路２００は、外部のＣＰＵ等によって表示メモリに書き込まれた（狭義の）画像データを表示メモリから読み出して、デジタル画像信号Ｄａとして出力する。さらに、表示制御回路２００は、映像信号線の時分割駆動のための切換制御信号ＧＳａ〜ＧＳｃ（これらの信号を以下では「切換制御信号ＧＳ」とも言う）を生成し、これらも出力する。このようにして、表示制御回路２００によって生成される信号のうち、デジタル画像信号Ｄａは映像信号線駆動回路３００に、切換制御信号ＧＳａ〜ＧＳｃは映像信号線駆動回路３００および液晶パネル５００内の後述の接続切換回路に、それぞれ供給される。なお、表示制御回路２００から映像信号線駆動回路３００にデジタル画像信号Ｄａを供給するための信号線としては、表示画像の階調数に応じた数の信号線が配設される。

映像信号線駆動回路３００には、上記のようにして、液晶パネル５００に表示すべき画像を表すデータが画素単位でシリアルにデジタル画像信号Ｄａとして供給されると共に、タイミングを示す信号としてソース用クロック信号ＳＣＫおよびソース用スタートパルス信号ＳＳＰ、および切換制御信号ＧＳが供給される。映像信号線駆動回路３００は、これらのデジタル画像信号Ｄａとソース用クロック信号ＳＣＫとソース用スタートパルス信号ＳＳＰと切換制御信号ＧＳとに基づき、液晶パネル５００を駆動するための映像信号（以下「駆動用映像信号」ともいう）を生成し、これを液晶パネル５００の各映像信号線に印加する。このとき、映像信号線駆動回路３００は、隣接する映像信号線間の寄生容量等による表示色のシフトやにじみなどの影響を低減または解消するため、各映像信号線に印加される電圧を補正する動作を行うが、この動作については後述する。

走査信号線駆動回路４００は、ゲート用クロック信号ＧＣＫおよびゲート用スタートパルス信号ＧＳＰに基づき、液晶パネル５００における走査信号線を１水平走査期間ずつ順次に選択するために各走査信号線に印加すべき走査信号Ｇ１，Ｇ２、Ｇ３，…を生成し、全走査信号線のそれぞれを順に選択するためのアクティブな走査信号の各走査信号線への印加を１垂直走査期間を周期として繰り返す。

液晶パネル５００では、上記のようにして映像信号線に、映像信号線駆動回路３００によってデジタル画像信号Ｄａに基づく駆動用の映像信号Ｓ１，Ｓ２，Ｓ３，…が印加され、走査信号線には、走査信号線駆動回路４００によって走査信号Ｇ１，Ｇ２，Ｇ３，…が印加される。これにより液晶パネル５００は、外部のＣＰＵ等から受け取った画像データＤｖの表す画像を表示する。

＜１．２ 表示制御回路＞
図１（ｂ）は、上記の液晶表示装置における表示制御回路２００の構成を示すブロック図である。この表示制御回路２００は、入力制御回路２０と表示メモリ２１とレジスタ２２とタイミング発生回路２３とメモリ制御回路２４と信号線切換制御回路２５とを備えている。

この表示制御回路２００が外部のＣＰＵ等から受け取る広義の画像データＤｖを示す信号（以下、この信号も符号“Ｄｖ”で表すものとする）およびアドレス信号ＡＤｗは、入力制御回路２０に入力される。入力制御回路２０は、アドレス信号ＡＤｗに基づき、広義の画像データＤｖを、画像データＤＡと表示制御データＤｃとに振り分ける。そして、画像データＤＡを表す信号（以下、これらの信号も符号“ＤＡ”で表すものとする）をアドレス信号ＡＤｗに基づくアドレス信号ＡＤと共に表示メモリ２１に供給することで画像データＤＡを表示メモリ２１に書き込むと共に、表示制御データＤｃをレジスタ２２に書き込む。表示制御データＤｃは、ソース用クロック信号ＳＣＫを含むクロック信号の周波数や画像データＤｖの表す画像を表示するための水平走査期間および垂直走査期間を指定するタイミング情報を含んでいる。

タイミング発生回路（以下「ＴＧ」と略記する）２３は、レジスタ２２の保持する上記表示制御データに基づき、ソース用クロック信号ＳＣＫ、ソース用スタートパルス信号ＳＳＰを生成する。また、ＴＧ２３は、表示メモリ２１およびメモリ制御回路２４をソース用クロック信号ＳＣＫに同期させて動作させるためのタイミング信号を生成する。

メモリ制御回路２４は、外部から入力されて入力制御回路２０を介して表示メモリ２１に格納された画像データＤＡのうち液晶パネル５００に表示すべき画像を表すデータを読み出すためのアドレス信号ＡＤｒと、表示メモリ２１の動作を制御するための信号とを生成する。これらのアドレス信号ＡＤｒおよび制御信号は表示メモリ２１に与えられ、これにより、液晶パネル５００に表示すべき画像を表すデータがデジタル画像信号Ｄａとして表示メモリ２１から読み出され、表示制御回路２００から出力される。このデジタル画像信号Ｄａは、既述のように映像信号線駆動回路３００に供給される。

信号線切換制御回路２５は、ソース用クロック信号ＳＣＫに基づき、映像信号線の時分割駆動のための切換制御信号ＧＳａ〜ＧＳｃを生成する。この切換制御信号ＧＳａ〜ＧＳｃは、後述のように映像信号線を時分割的に駆動するために、映像信号線駆動回路３００から出力される映像信号を印加すべき映像信号線を１水平走査期間内で切り換えるための制御信号である。本実施形態では、図３に示すように各水平走査期間（走査信号がアクティブとなる期間）を第１から第３までの期間に３等分したときの第１の期間でＨレベルとなりその他の期間でＬレベルとなる信号を切換制御信号ＧＳａとして生成し、第２の期間でＨレベルとなりその他の期間でＬレベルとなる信号を切換制御信号ＧＳｂとして生成し、第３の期間でＨレベルとなりその他の期間でＬレベルとなる信号を切換制御信号ＧＳｃとして生成する。

＜１．３ 液晶パネルとその駆動方法＞
＜１．３．１ 液晶パネルの構成＞
図２（ａ）は、従来の構成と同様の本実施形態における液晶パネル５００の構成を示す模式図であり、図２（ｂ）は、この液晶パネルの一部（４画素に相当する部分）５１０の等価回路図であり、図２（ｃ）は、液晶パネルにおける後述の接続切換回路５０１を構成する切換スイッチを示す等価回路図である。

この従来構成と同様の液晶パネルは、アナログスイッチＳＷ１，ＳＷ２，ＳＷ３，…を含む接続切換回路５０１を介して映像信号線駆動回路３００に接続される複数の映像信号線Ｌｓと、走査信号線駆動回路４００に接続される複数の走査信号線Ｌｇとを備え、当該複数の映像信号線Ｌｓと当該複数の走査信号線Ｌｇとは、各映像信号線Ｌｓと各走査信号線Ｌｇとが交差するように格子状に配設されている。そして既述のように、当該複数の映像信号線Ｌｓと当該複数の走査信号線Ｌｇとの交差点に対応して複数の画素形成部Ｐｘがそれぞれ設けられている。各画素形成部Ｐｘは、図２（ｂ）に示すように、対応する交差点を通過する映像信号線Ｌｓにソース端子が接続されたＴＦＴ１０と、そのＴＦＴ１０のドレイン端子に接続された画素電極Ｅｐと、上記複数の画素形成部Ｐｘに共通的に設けられた対向電極Ｅｃと、上記複数の画素形成部Ｐｘに共通的に設けられ画素電極Ｅｐと対向電極Ｅｃとの間に挟持された液晶層とからなる。そして、画素電極Ｅｐと対向電極Ｅｃとそれらの間に挟持された液晶層とにより画素容量Ｃｐが形成される。

上記のような画素形成部Ｐｘは、マトリクス状に配置されて画素形成マトリクスを構成する。ところで、画素形成部Ｐｘの主要部である画素電極Ｅｐは、液晶パネルに表示される画像の画素と１対１に対応し同一視できる。そこで、以下では、説明の便宜上、画素形成部Ｐｘと画素を同一視するものとし、「画素形成マトリクス」を「画素マトリクス」ともいう。

図２（ａ）において、各画素形成部Ｐｘに付されている“Ｒ”“Ｇ”または“Ｂ”は、当該画素形成部Ｐｘにより形成される画素の色である赤、緑、または青を表している。なお、これらの色は典型的な３原色であるが、その他の３原色であってもよい。また、一般に液晶表示装置では、液晶の劣化を抑えると共に表示品位を維持するために交流化駆動が行われており、本実施形態では、典型的な交流化駆動方式として、画素を形成する液晶層への印加電圧の正負極性を１走査信号線毎かつ１フレーム毎にも反転させるいわゆるライン反転駆動方式が採用されるものとする。また、このライン反転駆動方式に代えて、画素液晶への印加電圧の正負極性を１フレーム毎にのみ反転させる駆動方式であるフレーム反転駆動方式や、１走査信号線毎かつ１映像信号線毎に反転させる（さらに１フレーム毎にも反転させる）いわゆるドット反転駆動方式が採用されてもよい。

この液晶パネルには、上記のように、各映像信号線Ｌｓを映像信号線駆動回路３００に接続するための部分として、液晶パネル上の映像信号線Ｌｓにそれぞれ対応するアナログスイッチＳＷ１，ＳＷ２，ＳＷ３，…を含む接続切換回路５０１が形成されており（図２（ａ））、これらのアナログスイッチＳＷ１，ＳＷ２，ＳＷ３，…は、隣接する３個を１組として複数組（映像信号線Ｌｓの本数の１／３の数）のアナログスイッチ群にグループ化されている。そして、各アナログスイッチＳＷｉ（ｉ＝１，２，３，…）の一端は、そのアナログスイッチＳＷｉに対応する映像信号線Ｌｓに接続され、他端は、そのアナログスイッチＳＷｉと同一組に属するアナログスイッチの他端と互いに接続されると共に、映像信号線駆動回路３００における１つの出力端子ＴＳｊ（ｊ＝１，２，３，…）に接続されている。このようにして、液晶パネルにおける映像信号線Ｌｓは３本を１組として複数組の映像信号線群にグループ化され、各映像信号線群（同一組となった３本の映像信号線Ｌｓ）は、同一組となった３個のアナログスイッチを介して映像信号線駆動回路３００における１つの出力端子ＴＳｊに接続される。このようにして、映像信号線駆動回路３００の出力端子ＴＳｊは、映像信号線群と１対１に対応付けられており、同一組となった３個のアナログスイッチを介して同一組の映像信号線群（３本の映像信号線Ｌｓ）に接続される。

ここで、各アナログスイッチＳＷｉは、例えば液晶パネル基板に形成された薄膜トランジスタ（ＴＦＴ）により実現され、図２（ｃ）に示すように、同一組となった３個のアナログスイッチＳＷ（３ｊ−２），ＳＷ（３ｊ−１），ＳＷ３ｊは、切換制御信号ＧＳａ〜ＧＳｃに応じてオン・オフするように構成されている（ｊ＝１，２，３，…）。したがって、各組の３個のアナログスイッチＳＷ（３ｊ−２），ＳＷ（３ｊ−１），ＳＷ３ｊは、切換スイッチを構成し、映像信号線駆動回路３００における各出力端子ＴＳｊをその出力端子に対応する映像信号線群内の３本の映像信号線に時分割的に接続する。

＜１．３．２ 駆動方法＞
次に、図３を参照しつつ、本液晶表示装置の駆動方法を説明する。図３は、本液晶表示装置における駆動方法を説明するためのタイミングチャートである。図３に示すように、液晶パネルにおける走査信号線Ｌｇには、１水平走査期間（１走査線選択期間）ずつ順次Ｈレベルとなる走査信号Ｇ１，Ｇ２，Ｇ３，…がそれぞれ印加される。このような走査信号Ｇ１，Ｇ２，Ｇ３，…により、各走査信号線Ｌｇは、Ｈレベルが印加されると選択状態（アクティブ）となり、その選択状態の走査信号線Ｌｇに接続される画素形成部ＰｘにおけるＴＦＴ１０はオン状態となり、一方、Ｌレベルが印加されると非選択状態（非アクティブ）となり、その非選択状態の走査信号線Ｌｇに接続される画素形成部ＰｘにおけるＴＦＴ１０はオフ状態となる。図３に示すように、切換制御信号ＧＳａは、各水平走査期間（各走査信号Ｇｋ（ｋ＝１，２，３，…）がＨレベルとなる期間）を３等分した第１から第３までの期間のうちの第１の期間でＨレベルとなり、残りの第２および第３の期間でＬレベルとなる。

ここで、接続切換回路５０１における各アナログスイッチのうち（３ｊ−２）番目の映像信号線Ｌｓに接続されるアナログスイッチＳＷ（３ｊ−２）は、切換制御信号ＧＳａがＨレベルのときオンし、切換制御信号ＧＳａがＬレベルのときオフする。また、（３ｊ−１）番目の映像信号線Ｌｓに接続されるアナログスイッチＳＷ（３ｊ−１）は、切換制御信号ＧＳｂがＨレベルのときオンし、切換制御信号ＧＳｂがＬレベルのときオフする。さらに、３ｊ番目の映像信号線Ｌｓに接続されるアナログスイッチＳＷ３ｊは、切換制御信号ＧＳｃがＨレベルのときオンし、切換制御信号ＧＳｃがＬレベルのときオフする。

したがって、映像信号線駆動回路３００の各出力端子ＴＳｊは、各水平走査期間の第１の期間では（３ｊ−２）番目の映像信号線Ｌｓに接続され、各水平走査期間の第２の期間では（３ｊ−１）番目の映像信号線Ｌｓに接続され、各水平走査期間の第３の期間では（３ｊ−２）番目の映像信号線Ｌｓに接続される。

よって、例えば映像信号線駆動回路３００における出力端子ＴＳ１から出力すべき映像信号Ｓ１と、出力端子ＴＳ２から出力すべき映像信号Ｓ２とは、図３に示すような信号となる。ここで、これらの映像信号Ｓ１，Ｓ２を示す図３におけるタイミングチャートはそれぞれ上下２段から構成されており、上段はその映像信号Ｓ１，Ｓ２により画素形成部Ｐｘに表示されるべき色（の画素値）を示しており、下段はその映像信号Ｓ１，Ｓ２が印加されるべき映像信号線を示している。

このような映像信号を出力するために映像信号線駆動回路３００は、まず、画素マトリクスにおける（３ｊ−２）番目の画素列の画素形成部Ｐｘのうち走査信号ＧｋによってＴＦＴ１０がオンされる画素形成部Ｐｘに書き込むべき画素値（ここではＲを表示するための画素値）を表示制御回路２００から順次入力して、水平走査期間の第１の期間においてそれらの画素値に相当する映像信号Ｓｊを出力端子ＴＳｊから出力する。

次に、画素マトリクスにおける（３ｊ−１）番目の画素列の画素形成部Ｐｘのうち走査信号ＧｋによってＴＦＴ１０がオンされる画素形成部Ｐｘに書き込むべき画素値（ここではＧを表示するための画素値）を表示制御回路２００から順次入力して、水平走査期間の第２の期間においてそれらの画素値に相当する映像信号Ｓｊを出力端子ＴＳｊから出力する。

続いて、画素マトリクスにおける３ｊ番目の画素列の画素形成部Ｐｘのうち走査信号ＧｋによってＴＦＴ１０がオンされる画素形成部Ｐｘに書き込むべき画素値（ここではＢを表示するための画素値）を表示制御回路２００から順次入力して、水平走査期間の第３の期間においてそれらの画素値に相当する映像信号Ｓｊを出力端子ＴＳｊから出力する。

このように映像信号線駆動回路３００は、１水平期間毎にＲＧＢの順で各映像信号線Ｌｓを介して各画素形成部Ｐｘへ各色に対応した画素値を書き込む動作を繰り返すことになる。しかし、このような映像信号線時分割駆動方式の液晶表示装置は、前述したように隣接する映像信号線間の寄生容量のため、画素形成部Ｐｘに書き込まれるべき映像信号の電圧に変動が生じ、その結果として表示色のシフトやにじみなどの影響が生じることがある。そこで、本実施形態における映像信号線駆動回路３００は、このような影響を低減または解消するため、画素形成部Ｐｘに書き込まれるべき映像信号の電圧を補正する動作を行う。以下、この映像信号線駆動回路３００の構成および動作について詳述する。

＜１．４ 映像信号線駆動回路＞
＜１．４．１ 映像信号線駆動回路の構成＞
図４は、上記映像信号線駆動回路３００の構成を示すブロック図である。以下、図４をを参照し各構成要素について説明する。この映像信号線駆動回路３００は、図１に示す表示制御回路２００から出力されるソース用クロック信号ＳＣＫおよびソース用スタートパルス信号ＳＳＰを受け取ることにより所定のサンプリングパルスＳｍｐを出力するシフトレジスタ回路３０１と、表示制御回路２００から出力されるデジタル画像信号Ｄａと切換制御信号ＧＳと上記サンプリングパルスＳｍｐを受け取ることによりデジタル画像信号Ｄａに含まれる画素値を示すデータをラッチするデータラッチ回路３０２と、このデータラッチ回路３０２によりラッチされたデータの電圧をシフトさせるレベルシフタ回路３０３と、このレベルシフタ回路３０３により電圧をシフトされたデジタルデータをアナログ電圧信号に変換するＤ／Ａ変換回路３０４と、このＤ／Ａ変換回路３０４からのアナログ電圧信号を対応する映像信号線Ｌｓに印加するための出力バッファ回路３０５とを備える。なお、これらの構成要素は従来の映像信号線駆動回路の構成要素とほぼ同様である。

さらに、映像信号線駆動回路３００は、表示制御回路２００から出力されるデジタル画像信号Ｄａを受け取り、そのデジタル画像信号Ｄａの１水平走査期間前の信号であるデジタル画像信号Ｄａｐを出力するラインメモリ３１０と、このラインメモリ３１０からのデジタル画像信号Ｄａｐと、表示制御回路２００からのデジタル画像信号Ｄａとに基づき、隣接する映像信号線間の寄生容量等による映像信号の電圧変動を補正するための補正電圧信号Ｖｃｒ，Ｖｃｇを出力する補正部３２０とを備える。

そして、以下、上記各構成要素のうち従来の映像信号線駆動回路の構成要素とほぼ同様の構成要素の動作（以下この動作を、映像信号線駆動回路の「基本動作」という）について図４を参照して説明する。

＜１．４．２ 映像信号線駆動回路の基本動作＞
シフトレジスタ回路３０１は、複数段のフリップフロップ回路を直列に接続した構成であり、上記ソース用クロック信号ＳＣＫに同期して上記ソース用スタートパルス信号ＳＳＰを上記各段において順次転送することにより、各段から所定のサンプリングパルスＳｍｐを順次出力する。

データラッチ回路３０２は、上記シフトレジスタ回路３０１の各段に対応して１つずつ設けられた複数のラッチ回路を備えており、上記サンプリングパルスＳｍｐによりデジタル画像信号Ｄａに含まれるデータをサンプリングし、その後サンプリングされたデータを所定の期間出力し続ける。ここで、デジタル画像信号Ｄａは、ＲＧＢ各色の画素値を示すデジタル表示データＤＲ，ＤＧ，ＤＢ（ここでは各６ビットであるものとする）を含んでおり、これらのデジタル表示データＤＲ，ＤＧ，ＤＢは図示されない３組の信号線（ここでは各色６本ずつの合計１８本であるものとする）を介して表示制御回路２００から同時に与えられる。データラッチ回路３０２は、シフトレジスタ回路３０１からのサンプリングパルスＳｍｐに同期して上記デジタル表示データＤＲ，ＤＧ，ＤＢを順に時分割でサンプリングする。

具体的には、１水平走査期間を３等分した第１の期間において、画素マトリクスにおける或る行（例えば１行目）のＲの画素形成部Ｐｘに与えられるデジタル表示データＤＲは、データラッチ回路３０２に含まれるサンプリングメモリ回路（不図示）に一旦記憶され、記憶されたデータはデータラッチ回路３０２に含まれるホールドメモリ回路（不図示）に与えられる。このホールドメモリ回路は、ラッチ信号に相当する切換制御信号ＧＳ（ここでは切換制御信号ＧＳａ）の立ち上がりで対応するサンプリングメモリ回路の各段からの出力信号を取り込み、その出力信号を出力信号Ｄｈとしてレベルシフタ回路３０３に与える。このホールドメモリ回路は、次の切換制御信号ＧＳ（ここでは切換制御信号ＧＳｂ）の立ち上がりまで上記出力信号Ｄｈの出力状態を維持する。次に、第２の期間において画素マトリクスにおける或る行のＧの画素形成部Ｐｘに与えられるデジタル表示データＤＲは、切換制御信号ＧＳ（ここでは切換制御信号ＧＳｂ）の立ち上がりで同様にサンプリングメモリ回路に一旦記憶され、ホールドメモリ回路に与えられる。続く第３の期間においても同様に、切換制御信号ＧＳ（ここでは切換制御信号ＧＳｃ）の立ち上がりでデジタル表示データＤＧはサンプリングメモリ回路に一旦記憶され、ホールドメモリ回路に与えられる。

レベルシフタ回路３０３は、上記データラッチ回路３０２からの出力信号Ｄｈを受け取り、Ｄ／Ａ変換回路３０４において適正な入力信号レベルになるよう当該信号の電圧レベルをシフトさせ（一般的には上昇させ）、レベルシフト信号Ｄｓとして出力する。

Ｄ／Ａ変換回路３０４は、レベルシフタ回路３０３から出力されるデジタル信号であるレベルシフト信号Ｄｓを受け取り、これを上記デジタル表示データＤＲ，ＤＧ，ＤＢに対応するアナログ電圧信号Ｖａｒ，Ｖａｇ，Ｖａｂに変換する。具体的には、Ｄ／Ａ変換回路３０４は、基準電圧発生回路（不図示）により生成された階調表示のための複数種類のアナログ電圧から、受け取ったデジタル信号に相当するアナログ電圧を選択しアナログ電圧信号Ｖａｒ，Ｖａｇ，Ｖａｂとして出力する。

出力バッファ回路３０５は、例えばボルテージフォロワ回路で構成されており、上記アナログ電圧信号Ｖａｒを補正した信号である補正電圧信号Ｖｃｒと、上記アナログ電圧信号Ｖａｇを補正した信号である補正電圧信号Ｖｃｇと、補正されないアナログ信号Ｖａｂとを映像信号Ｓｊとして、対応する出力端子ＴＳｊから映像信号線Ｌｓに出力する。なお、アナログ信号Ｖａｂを補正する必要がないことについては後述する。ここで、この出力バッファ回路３０５は、アナログ電圧信号Ｖａｒ，Ｖａｇを補正することにより得られる上記補正電圧信号Ｖｃｒ，Ｖｃｇを補正部３２０から受け取り出力する。以下、ラインメモリ３１０および補正部３２０によりこの補正電圧信号Ｖｃｒ，Ｖｃｇを生成する動作（以下この動作を、映像信号線駆動回路の「補正動作」という）について図４を参照して説明する。

＜１．４．３ 映像信号線駆動回路の補正動作＞
ラインメモリ３１０は、先入れ先出し（ＦＩＦＯ：Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）方式のメモリであって、表示制御回路２００から出力されるデジタル画像信号Ｄａを１水平走査期間記憶することにより、そのデジタル画像信号Ｄａの１水平走査期間前の信号であるデジタル画像信号Ｄａｐを出力する。なお、ラインメモリ３１０は、１水平走査期間だけデジタル画像信号Ｄａを遅延させる機能を有するので、このラインメモリ３１０に代えて、他の公知の遅延回路が使用されてもよい。このデジタル画像信号Ｄａｐは、具体的にはデジタル画像信号Ｄａに含まれる各６ビットのデジタル表示データＤＲ，ＤＧ，ＤＢを１組とする１８ビットのデジタルデータに対する１水平走査期間前のデジタルデータであって、画素マトリクスにおける前行同列の各ＲＧＢの画素値に相当するデジタルデータである。なお、これらのデジタル画像信号Ｄａ，Ｄａｐは、各６ビットのデジタル表示データＤＲ，ＤＧ，ＤＢを１組とする１８ビットのデジタルデータが１水平走査期間内で画素マトリクスにおける１行の各列毎に順に含まれている。

補正部３２０は、上記ラインメモリ３１０からのデジタル画像信号Ｄａｐと、表示制御回路２００からのデジタル画像信号Ｄａとに基づき、隣接する映像信号線間の寄生容量等による映像信号の電圧変動を補正するための補正電圧値Ｃｒ，Ｃｇを算出し、Ｄ／Ａ変換回路３０４から受け取ったアナログ電圧信号Ｖａｒ，Ｖａｇを基準として表示制御回路２００から受け取った切換制御信号ＧＳの立ち上がりに合わせて映像信号の電圧値から上記補正電圧値Ｃｒ，Ｃｇが差し引かれた値に相当する補正電圧信号Ｖｃｒ，Ｖｃｇを出力する。この補正部３２０は、上記補正電圧値Ｃｒ，Ｃｇを算出する電圧算出回路３２１と、上記補正電圧信号Ｖｃｒ，Ｖｃｇを出力する電圧生成回路３２２とを含む。

電圧算出回路３２１は、例えば複数の論理回路から構成されており、隣接する映像信号線間の寄生容量等により映像信号線に印加される映像信号の電圧の予想される変動量を算出することにより、その変動量を映像信号電圧から差し引くための補正電圧値Ｃｒ，Ｃｇを算出する。

この変動量は、隣接する双方の映像信号線の電位変動の影響を受ける場合（ここではＲの画素形成部Ｐｘに繋がる映像信号線の場合）、隣接する一方の（ここではＢの画素形成部Ｐｘに繋がる右側の）映像信号線電圧の変動量ΔＶＳにより予想される変動量と、隣接する他方の（ここではＧの画素形成部Ｐｘに繋がる右側の）映像信号線電圧の変動量ΔＶＤにより予想される変動量との和である。以下この変動量をΔＶｓｄとする。この変動量ΔＶｓｄは、例えば前述した図５に示す映像信号ＳＬの時刻ｔ４における電位差ΔＶ４に相当する。ここで、隣接する左側の映像信号線電圧の変動により予想される変動量は、液晶パネル内の容量や配線間の寄生容量などに応じ、隣接する左側の映像信号線電圧の変動量ΔＶＳにほぼ比例する。よってその比例定数をαとするとき、隣接する左側の映像信号線電圧の変動により予想される変動量はα・ΔＶＳと表すことができる。同様に、隣接する左側の映像信号線電圧の変動により予想される変動量は、その比例定数をβとするときβ・ΔＶＤと表すことができる。以上より、隣接する双方の映像信号線の電位変動の影響を受ける場合、隣接する映像信号線間の寄生容量等により映像信号線に印加される映像信号の電圧の予想される変動量ΔＶｓｄは次式（１）のように表すことができる。
ΔＶｓｄ＝α・ΔＶＳ＋β・ΔＶＤ …（１）

なお、上記比例定数α，βは対応する映像信号線毎に個別に設定されてもよい。例えば、上記比例定数α，βは、液晶パネル内の容量や配線間の寄生容量などを予め計測しまたは数値シミュレーションをすることにより得られる値に基づき算出される。

また、隣接する映像信号線のうちの一方の電位変動の影響のみを受ける場合（ここではＧの画素形成部Ｐｘに繋がる映像信号線の場合）、隣接する一方の（ここではＲの画素形成部Ｐｘに繋がる左側の）映像信号線電圧の変動量ΔＶＳにより予想される変動量は１水平走査期間の終了時（選択期間終了時）においては無視できる程度に小さい０とみなせる値であり、隣接する他方の（ここではＧの画素形成部Ｐｘに繋がる右側の）映像信号線電圧の変動量ΔＶＤにより予想される変動量のみが隣接する映像信号線間の寄生容量等により映像信号線に印加される映像信号の電圧の予想される変動量となる。以下この変動量をΔＶｄと表記するものとする。この変動量ΔＶｄは、例えば前述した図５に示す映像信号ＳＬ５の時刻ｔ４における電位差ΔＶ５に相当する。なお、図５に示すように、時刻ｔ４より後の時刻ｔ５までの時点では映像信号線ＳＬ５の電位は映像信号ＳＬ４の電位変動に応じて変化しているが、映像信号線ＳＬ５に繋がる画素形成部Ｐｘには時刻ｔ４における電位が画素値として書き込まれるため、それより後の時点での上記電位変動は上記画素形成部Ｐｘの画素値には影響を与えない。ここで、このような場合に隣接する左側の映像信号線電圧の変動により予想される変動量は、隣接する左側の映像信号線電圧の変動量ΔＶＳに関わらず０となるので、変動量ΔＶｄは次式（２）のように表すことができる。
ΔＶｄ＝β・ΔＶＤ …（２）

さらに、隣接する映像信号線のうちのいずれの電位変動の影響も受けない場合（ここではＢの画素形成部Ｐｘに繋がる映像信号線の場合）、隣接する双方の（ここではＲの画素形成部Ｐｘに繋がる右側およびＧの画素形成部Ｐｘに繋がる左側の）映像信号線電圧の変動により予想される変動量は０であるので、この変動量を算出することにより、その変動量を映像信号電圧から差し引くための補正電圧値を算出する必要はない。

なお、全映像信号線が本実施形態とは異なり（逆方向の）Ｂ，Ｇ，Ｒの順で時分割的に駆動される場合には、ここでのＧの画素形成部Ｐｘに繋がる映像信号線は、Ｒの画素形成部Ｐｘに繋がる左側の映像信号線電圧の変動量ΔＶＳにより予想される変動量のみが隣接する映像信号線間の寄生容量等により映像信号線に印加される映像信号の電圧の予想される変動量となる。この変動量をΔＶｓと表記するものとすると、変動量ΔＶｓは次式（３）のように表すことができる。
ΔＶｓ＝α・ΔＶＳ …（３）

次に、上記変動量ΔＶｓｄおよびΔＶｄについてＲＧＢ各色の画素形成部Ｐｘにそれぞれ繋がる各映像信号線Ｌｓ毎に考える。前述したように、ＲＧＢ各色に対応する３つの映像信号線Ｌｓは１つの出力端子ＴＳｊに繋がっているので、これらの映像信号線Ｌｓは画素マトリクスにおける（３ｊ−２）列目、（３ｊ−１）列目、および３ｊ列目に対応している。ここで、画素マトリクスにおける或るｎ行目に対応する走査信号線が選択されているとき、画素マトリクスにおける（３ｊ−２）列目のＲの画素形成部Ｐｘに繋がる映像信号線の電圧をＶｒ（ｊ，ｎ）、（３ｊ−１）列目のＧの画素形成部Ｐｘに繋がる映像信号線の電圧をＶｇ（ｊ，ｎ）、３ｊ列目のＢの画素形成部Ｐｘに繋がる映像信号線の電圧をＶｂ（ｊ，ｎ）と表すものとする。例えば、画素マトリクスにおけるｎ行目が選択されるときの（３ｊ−２）列目の画素形成部Ｐｘの左上に配される（ｎ−１）行目が選択されるときの（３ｊ−３）列目のＢの画素形成部Ｐｘに繋がる映像信号線の電圧はＶｂ（ｊ−１，ｎ−１）と表される。

ここで、ＲＧＢ各色の画素形成部Ｐｘにそれぞれ繋がる各映像信号線の電圧変動量のうち隣接する映像信号線間の寄生容量等による電圧変動をそれぞれΔＶｒ（ｊ，ｎ）、ΔＶｇ（ｊ，ｎ）、ΔＶｂ（ｊ，ｎ）とするとき、これらは次式（４）〜（６）のように表すことができる。なお、ここでは隣接する映像信号線に対してさらに隣接する他の映像信号線と当該隣接する映像信号線との間の寄生容量等による電圧変動による影響は、その変動量が小さいことから考慮しないものとする。
ΔＶｒ（ｊ，ｎ）＝α・（Ｖｂ（ｊ−１，ｎ）−Ｖｂ（ｊ−１，ｎ−１））
＋β・（Ｖｇ（ｊ，ｎ）−Ｖｇ（ｊ，ｎ−１）） …（４）
ΔＶｇ（ｊ，ｎ）＝β・（Ｖｂ（ｊ，ｎ）−Ｖｂ（ｊ，ｎ−１）） …（５）
ΔＶｂ（ｊ，ｎ）＝０ …（６）

電圧算出回路３２１は、上式（４）および（５）に基づき、ΔＶｒ（ｊ，ｎ）、ΔＶｇ（ｊ，ｎ）を算出することにより、これらの変動量に相当する補正電圧値Ｃｒ，Ｃｇを算出する。なお、ΔＶｂ（ｊ，ｎ）に対応する補正電圧値を算出する必要がないことは上述したとおりである。ここで、上式（４）および（５）からわかるように、ΔＶｒ（ｊ，ｎ）、ΔＶｇ（ｊ，ｎ）を算出するためには、画素マトリクスにおける１行前の画素値を示すデータに相当する電圧値が必要になる。電圧算出回路３２１は、ラインメモリ３１０から１水平走査期間前のデジタル画像信号Ｄａであるデジタル画像信号Ｄａｐに含まれるデジタル表示データＤＲ，ＤＧを受け取ることにより、上記画素マトリクスにおける１行前のデータに相当する電圧値を得ることができる。

以上のように各映像信号線毎に算出された補正電圧値Ｃｒ，Ｃｇは、電圧算出回路３２１内の図示されない記憶部に一旦記憶され、データラッチ回路３０２による上述したラッチ動作のタイミング、すなわち切換制御信号ＧＳの立ち上がりに合わせて、各Ｄ／Ａ変換回路３０４および出力バッファ回路３０５に対応して設けられる電圧生成回路３２２にそれぞれ与えられる。

電圧生成回路３２２は、上記補正電圧値Ｃｒ，Ｃｇを受け取ると、Ｄ／Ａ変換回路３０４から出力されるアナログ電圧信号Ｖａｒ，Ｖａｇを基準として、出力バッファ回路３０５から出力される映像信号Ｓｊの電圧値の絶対値がアナログ電圧信号Ｖａｒ，Ｖａｇの電圧値の絶対値よりも補正電圧値Ｃｒ，Ｃｇだけ小さくなるような補正電圧信号Ｖｃｒ，Ｖｃｇを出力する。この補正電圧信号Ｖｃｒ，Ｖｃｇはアナログ電圧信号Ｖａｒ，Ｖａｇを補正したものであるのでで、隣接する映像信号線間の寄生容量等による表示色のシフトやにじみなどの影響を低減または解消することができる。なお、電圧生成回路３２２は、Ｄ／Ａ変換回路３０４から出力されるアナログ電圧信号Ｖａｒ，Ｖａｇが基準とすることにより、デジタル表示データＤＲ，ＤＧを基準とするよりも、誤差のない正確な補正動作に行うことができる。

＜２． 効果＞
以上のように、本実施形態においては、隣接する映像信号線間の寄生容量等による電圧変動量が予め差し引かれた電圧が各映像信号線に印加されるため、隣接する映像信号線間の寄生容量等による電圧変動の影響を結果的に低減または解消することができる。このことを図５を参照して詳しく説明する。

図５は、図３に示した本液晶表示装置の映像信号線ＳＬ３〜ＳＬ５に印加される映像信号の電位変化を詳細に示す図である。なお、説明のため、図では上記寄生容量により生じる電圧変動量を実際の変動量よりも大きく示している。ここで、映像信号線ＳＬ４の電位変化に着目すると、時刻ｔ１において映像信号線駆動回路から隣接する映像信号線間の寄生容量等による電圧変動量ΔＶが予め差し引かれた電圧を有する映像信号が映像信号線ＳＬ４に印加されることにより、映像信号線ＳＬ４の電位は所望の電位から電圧変動量ΔＶだけ低い電位となる。なお、対応する画素形成部Ｐｘにこの電圧の値が画素値として最終的に書き込まれてはならないが、対応する走査信号線により選択されている間の映像信号線の電位変動は最終的な表示色に影響を与えないのでここでは問題とならない。その後、時刻ｔ２において、映像信号線ＳＬ５に映像信号線駆動回路から映像信号が印加されると、映像信号線ＳＬ５の電位変化に応じて、保持されるべき映像信号線ＳＬ４の電位も変化する。さらに、時刻ｔ３において映像信号線ＳＬ３に映像信号線駆動回路から映像信号が印加されると、映像信号線ＳＬ３の電位変化に応じて映像信号線ＳＬ４の電位が変化する。この結果、映像信号線ＳＬ４の電位は電位差ΔＶの変動により理想的な電位となり、表示色のシフトやにじみなどを解消することができる。このように隣接する映像信号線間の寄生容量等による電圧変動量ΔＶが予め差し引かれた電圧を映像信号線ＳＬ４に印加すれば、時刻ｔ７においても同様に理想的な電位となり、また、映像信号線ＳＬ５の電位も同様の理由により理想的な電位となるので、結果的に全画面にわたって表示色のシフトやにじみを解消することができる。

＜３． 変形例＞
本実施形態においては、ＲＧＢ各色の隣接３画素に映像信号を伝達する３本の映像信号線を１組としてグループ化した時分割数が３の映像信号線時分割駆動方式の液晶表示装置であるが、この時分割数は２であっても、４以上であってもよい。また、各画素形成部により多階調の白黒表示が行われる構成であっても、同様に全画面にわたって表示輝度（表示階調）のシフトやにじみを解消することができる。

本実施形態においては、映像信号線駆動回路３００内にラインメモリ３１０と補正部３２０とが備えられるが、これらの１つ以上は映像信号線駆動回路３００外に設けられてもよい。例えば、ラインメモリ３１０は表示制御回路２００内に設けられ、デジタル画像信号Ｄａｐは表示制御回路２００から映像信号線駆動回路３００に与えられてもよい。また、電圧算出回路３２１は表示制御回路２００内に設けられ、算出された補正電圧値Ｃｒ，Ｃｇが適宜映像信号線駆動回路３００内の電圧生成回路３２２に与えられてもよい。このように、映像信号線駆動回路３００とラインメモリ３１０と補正部３２０とにより、上記のように補正された電位を有する映像信号を各映像信号線に出力する映像信号出力機能が実現されている。なお、この映像信号出力機能に含まれる補正部３２０に対応する補正機能は、電圧算出回路３２１および電圧生成回路３２２により実現されるが、この電圧算出回路３２１に対応する電圧算出機能は公知の計算機構（例えば所定の論理回路やソフトウェアなど）により実現されてもよいし、電圧生成回路３２２に対応する電圧生成機能はＤ／Ａ変換回路３０４により実現されてもよい。例えば、上記電圧算出機能により隣接する映像信号線間の寄生容量等による電圧変動量が算出され、算出された電圧変動量を予め差し引いた電圧を有する映像信号が映像信号線駆動回路３００に含まれるＤ／Ａ変換回路３０４に与えられてもよい。

本実施形態においては、走査信号線は１行毎に順次選択されるが、１行おきまたは２行おき以上を飛び越して順次選択される駆動態様、すなわちインタレース走査による駆動であっても、選択される行および１つ前に選択された行に関連する電圧変動量のみを考慮する構成とすれば、上記と同様の効果を得ることができる。

本発明の一実施形態に係る液晶表示装置の構成を示すブロック図である。 上記実施形態における液晶パネルの基本となる構成を説明するための模式図（ａ）ならびに等価回路図（ｂ），（ｃ）である。 従来構成と同様の液晶パネルを備える液晶表示装置における駆動方法を説明するためのタイミングチャートである。 上記映像信号線駆動回路の構成を示すブロック図である。 上記実施形態に係る本液晶表示装置の映像信号線ＳＬ３〜ＳＬ５に印加される映像信号の電位変化を詳細に示す図である。 従来の液晶表示装置の映像信号線ＳＬ３〜ＳＬ５に印加される映像信号の電位変化を詳細に示す図である。

符号の説明

１０ …ＴＦＴ（薄膜トランジスタ）
２５ …信号線切換制御回路
２００ …表示制御回路
３００ …映像信号線駆動回路
３０１ …シフトレジスタ回路
３０２ …データラッチ回路
３０３ …レベルシフタ回路
３０４ …Ｄ／Ａ変換回路
３０５ …出力バッファ回路
３１０ …ラインメモリ
３２０ …補正部
３２１ …電圧算出回路
３２２ …電圧生成回路
４００ …走査信号線駆動回路
５００ …液晶パネル
５０１ …接続切換回路
ＳＣＫ …ソース用クロック信号
ＳＳＰ …ソース用スタートパルス信号
ＧＣＫ …ゲート用クロック信号
ＧＳＰ …ゲート用スタートパルス信号
Ｄａ …デジタル画像信号
ＧＳａ〜ＧＳｃ …切換制御信号
ＴＳｊ …出力端子
Ｇｋ …走査信号（ｋ＝１，２，３，…）
Ｓｊ …映像信号（ｊ＝１，２，３，…）
Ｌｓ …映像信号線（列電極）
Ｌｇ …走査信号線（行電極）
Ｐｘ …画素形成部（画素）
Ｃｐ …画素容量
Ｅｐ …画素電極
Ｅｃ …対向電極
Ｃｒ，Ｃｇ…補正電圧値
Ｖｃｒ，Ｖｃｇ …補正電圧信号
Ｖａｒ，Ｖａｇ，Ｖａｂ …アナログ電圧信号
ＳＷｉ …アナログスイッチ（ｉ＝１，２，３，…）

Claims (9)

1. 表示すべき画像を形成するための複数の画素形成部と、前記表示すべき画像を示す複数の映像信号を前記複数の画素形成部に伝達するための複数の映像信号線と、前記複数の映像信号線と交差する複数の走査信号線とを備え、前記複数の画素形成部が前記複数の映像信号線と前記複数の走査信号線との交差点にそれぞれ対応してマトリクス状に配置されたアクティブマトリクス型の表示装置であって、
   前記複数の走査信号線を選択的に駆動する走査信号線駆動回路と、
   ２以上の映像信号線を１組として前記複数の映像信号線をグループ化することにより得られる複数組の映像信号線群にそれぞれ対応する複数の出力端子を有し、各出力端子に対応する映像信号線群によって伝達されるべき映像信号を時分割で当該出力端子から出力する映像信号出力回路と、
   前記映像信号出力回路の各出力端子を対応する映像信号線群内のいずれかの映像信号線に接続すると共に、各出力端子が接続される映像信号線を対応する映像信号線群内で前記時分割に応じて切り換える接続切換回路と
   を備え、
   前記映像信号出力回路は、前記出力端子に接続される映像信号線に隣接する映像信号線の電位変化に応じ、前記出力端子に接続される映像信号線によって伝達されるべき映像信号の電圧を補正することを特徴とする表示装置。
2. 前記映像信号出力回路は、前記出力端子に接続される映像信号線に隣接する一方の映像信号線の電位変化量をΔＶＬとし、所定の比例定数をαとするとき、当該隣接する一方の映像信号線の電位変化の影響を受ける複数の画素形成部に繋がる映像信号線であって前記出力端子に接続される映像信号線によって伝達されるべき映像信号の電圧から（α・ΔＶＬ）の電圧が差し引かれた電圧を有する信号を前記出力端子から出力することを特徴とする、請求項１に記載の表示装置。
3. 前記映像信号出力回路は、前記出力端子に接続される映像信号線に隣接する一方の映像信号線の電位変化量をΔＶＬとし、隣接する他方の映像信号線の電位変化量をΔＶＲとし、所定の比例定数をα，βとするとき、隣接する双方の映像信号線の電位変化の影響を受ける複数の画素形成部に繋がる映像信号線であって前記出力端子に接続される映像信号線によって伝達されるべき映像信号の電圧から（α・ΔＶＬ＋β・ΔＶＲ）の電圧が差し引かれた電圧を有する信号を前記出力端子から出力することを特徴とする、請求項１に記載の表示装置。
4. 前記映像信号出力回路は、
   所定のサンプリングパルスを出力するシフトレジスタ回路と、
   前記シフトレジスタ回路から出力されるサンプリングパルスを受け取ることにより、前記表示すべき画像を示す複数の映像信号に含まれる前記画素形成部に与えられるべき画素値を示すデータをラッチするデータラッチ回路と、
   前記データラッチ回路によりラッチされたデジタルデータをアナログ電圧信号に変換し出力するＤ／Ａ変換回路と、
   前記Ｄ／Ａ変換回路から出力される前記アナログ電圧信号を前記出力端子に接続される映像信号線に出力する出力バッファ回路と、
   前記表示すべき画像を示す複数の映像信号を受け取り、当該映像信号の１水平走査期間前の信号を出力する遅延回路と、
   前記表示すべき画像を示す複数の映像信号および前記遅延回路から出力される信号に基づき、前記出力端子に接続される映像信号線に隣接する映像信号線の電位変化を算出することにより、前記出力端子に接続される映像信号線に伝達されるべき映像信号の電圧を補正する補正部と
   を含むことを特徴とする、請求項１から請求項３までのいずれか１項に記載の表示装置。
5. 前記補正部は、
   前記表示すべき画像を示す複数の映像信号および前記遅延回路から出力される信号に基づき、前記出力端子に接続される映像信号線に隣接する映像信号線の電位変化を算出することにより、前記出力端子に接続される映像信号線によって伝達されるべき映像信号の電圧を補正するための補正電圧値を算出する電圧算出回路と、
   前記Ｄ／Ａ変換回路から出力される前記アナログ電圧信号の電圧から、前記電圧算出回路により算出された前記補正電圧値が差し引かれた電圧を有する信号である補正電圧信号を出力する電圧生成回路とを含み、
   前記出力バッファ回路は、前記Ｄ／Ａ変換回路から出力される前記補正電圧信号を前記出力端子から出力することを特徴とする、請求項４に記載の表示装置。
6. 前記映像信号出力回路は、所定の３原色を表示する３種類の画素形成部にそれぞれ繋がる３つの隣り合う映像信号線を１組として前記複数の映像信号線をグループ化することにより得られる複数組の映像信号線群にそれぞれ対応する複数の出力端子を有し、各出力端子に対応する映像信号線群によって伝達されるべき映像信号を時分割で当該出力端子から出力することを特徴とする、請求項１から請求項５に記載の表示装置。
7. 表示すべき画像を形成するための複数の画素形成部と、前記表示すべき画像を示す複数の映像信号を前記複数の画素形成部に伝達するための複数の映像信号線と、前記複数の映像信号線と交差する複数の走査信号線とを備え、前記複数の画素形成部が前記複数の映像信号線と前記複数の走査信号線との交差点にそれぞれ対応してマトリクス状に配置されたアクティブマトリクス型の表示装置の駆動方法であって、
   前記複数の走査信号線を選択的に駆動する走査信号線駆動ステップと、
   ２以上の映像信号線を１組として前記複数の映像信号線をグループ化することにより得られる複数組の映像信号線群によって伝達されるべき映像信号を時分割で出力する映像信号出力ステップと、
   前記映像信号線群内のいずれかの映像信号線に前記映像信号出力ステップにおいて出力される映像信号を選択的に与えると共に、当該映像信号が与えられる映像信号線を対応する映像信号線群内で前記時分割に応じて切り換える接続切換ステップと
   を含み、
   前記映像信号出力ステップでは、前記映像信号を与えられる映像信号線に隣接する映像信号線の電位変化に応じ、接続される映像信号線によって伝達されるべき映像信号の電圧を補正することを特徴とする駆動方法。
8. 前記映像信号出力ステップでは、前記映像信号を与えられる映像信号線に隣接する一方の映像信号線の電位変化量をΔＶＬとし、所定の比例定数をαとするとき、当該隣接する一方の映像信号線の電位変化の影響を受ける複数の画素形成部に繋がる映像信号線によって伝達されるべき映像信号の電圧から（α・ΔＶＬ）の電圧が差し引かれた電圧を有する信号を出力することを特徴とする、請求項７に記載の駆動方法。
9. 前記映像信号出力ステップでは、前記映像信号を与えられる映像信号線に隣接する一方の映像信号線の電位変化量をΔＶＬとし、隣接する他方の映像信号線の電位変化量をΔＶＲとし、所定の比例定数をα，βとするとき、隣接する双方の映像信号線の電位変化の影響を受ける複数の画素形成部に繋がる映像信号線によって伝達されるべき映像信号の電圧から（α・ΔＶＬ＋β・ΔＶＲ）の電圧が差し引かれた電圧を有する信号を出力することを特徴とする、請求項７に記載の駆動方法。

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