KR101246965B1 - 반도체 집적 회로 장치의 검사 장치 및 검사 방법 - Google Patents

반도체 집적 회로 장치의 검사 장치 및 검사 방법 Download PDF

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Abstract

반도체 집적 회로 장치 (IC2) 에 형성된 n 개의 출력 단자 (503) 각각으로부터 출력되는, n 종류의 아날로그 전압으로부터, 전압값이 가장 큰 아날로그 전압 또는 전압값이 가장 작은 아날로그 전압을 포함하는, 1 종류 이상 n 종류 미만의 아날로그 전압을, n-1 개의 아날로그 전압 비교 선택 회로 (501) 를 사용하여 선택하고, 선택한 아날로그 전압만을 검사함으로써, 반도체 집적 회로 장치 (IC2) 의 검사를 실시한다. 이로써, 검사의 저비용화 및 고속화를 도모할 수 있기 때문에, 복수의 반도체 집적 회로 장치를 동시에 검사하는 검사 기술의 실현에 바람직한 반도체 집적 회로 장치의 검사 장치 및 검사 방법을 실현할 수 있다.

Description

반도체 집적 회로 장치의 검사 장치 및 검사 방법{APPARATUS AND METHOD FOR INSPECTING SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE}
본 발명은, 입력된 디지털 신호를 아날로그 전압으로 변환하여 출력하는 디지털­아날로그 (이하, 「DA」라고 한다) 변환기를 내장하고, 그 DA 변환기로부터의 아날로그 전압을 출력하는 출력 단자를 갖고 있는 반도체 집적 회로 장치의 검사 및 시험을 위한 검사 장치 및 검사 방법에 관한 발명이다.
복수의 아날로그 전압 출력 단자로부터 아날로그 전압을 출력하는 반도체 집적 회로 장치의 검사 장치에서는, 그 반도체 집적 회로 장치에 있어서의 출력 전압의 단수 (段數) 와 출력 단자의 개수의 증가에 기인하여, 고비용화가 진행되고 있다. 그 검사 장치에 있어서는, 저비용화 및 검사의 고정밀도화에 대한 대응이 필요하고, 저비용이고 또한 정밀도가 높은 검사 장치의 개발이 요구되고 있다.
상기 반도체 집적 회로 장치의 구성 및 그 동작에 대해, 도 8 을 참조하여 설명한다.
구체적으로 도 8 에는, 복수 (여기서는, n 개) 의 출력 단자 (104) 각각으로부터 아날로그 전압을 출력하는 반도체 집적 회로 장치 (IC1) 의 개략 구성 및 그 동작을 나타내고 있다.
반도체 집적 회로 장치 (IC1) 에서는, 입력 단자 (101) 에 입력된, 장치 외부로부터의 지시를 나타내는 디지털 신호가 n 개의 분배 회로 (102) 에 순차 분배되고, 각 분배 회로 (102) 에 각각 접속된 n 개의 DA 변환기 (103) 에 공급되어 DA 변환이 실시되고, 그 DA 변환에 의해 생성된 각 아날로그 전압이 각 DA 변환기 (103) 의 출력단에 각각 형성된 n 개의 출력 단자 (104) 로부터 각각 출력된다. 또한, 이들 각 아날로그 전압은, 장치 외부로부터 지시된 원하는 전압값을 갖고 있다.
도 9 에는, 반도체 집적 회로 장치 (IC1) 의, n 개의 출력 단자 (104) 각각으로부터 일제히 출력되는 아날로그 전압의 검사 장치 및 검사 방법의 일례를 나타내고 있다.
n 개의 출력 단자 (104) 각각으로부터 출력된 아날로그 전압은, 각 출력 단자 (104) 에 각각 접속된 n 개의 아날로그­디지털 (이하, 「AD」라고 한다) 변환기 (201) 에서, 부호 202 로 나타내는 디지털 신호로 각각 변환되고, 이들 각 디지털 신호 (202) 는, 디지털값으로서 각 AD 변환기 (201) 에 각각 접속된 n 개의 기억 장치 (203) 에 각각 기억된다. 그 후, 소정의 각 디지털값 전부가 얻어진 시점에서, 연산기 (204) 는 각 기억 장치 (203) 에 기억되어 있는 각 디지털값에 기초하여, 반도체 집적 회로 장치 (IC1) 로부터의 각 아날로그 전압의 평가 및 판정에 관한 각종 처리 (즉, 반도체 집적 회로 장치 (IC1) 의 검사) 를 실시한다.
도 9 에 나타내는 검사 장치 및 검사 방법은, 출력 단자 (104) 와 동일한 수의 AD 변환기 (201) 가 필요하기 때문에, 고가의 AD 변환기 (201) 가 다수 필요하여, 검사의 고비용화를 초래한다는 문제가 발생한다. 특히, 도 9 에 나타내는 검사 장치 및 검사 방법은, 출력 단자 (104) 의 개수 증가 및 아날로그 전압의 분해능 향상에 수반되는, 검사 장치에 있어서의 디지털 신호를 취급하는 회로 (이하, 「디지털 회로」라고 한다) 의 대형화 (물리적인 대형화 및 필요한 기억 용량의 증대) 및 그 대형화에 수반되는 고비용화의 정도가 크다는 문제가 발생한다.
도 10 에는, 도 9 에 나타내는 검사 장치 및 검사 방법으로 AD 변환기의 개수를 감소시키는 기술의 일례를 나타내고 있다.
도 10 에 나타내는 검사 장치 및 검사 방법에서는, 스캐너 (전환기) (300) 에 의해, n 개 존재하는 출력 단자 (104) 로부터 출력되는 각 아날로그 전압을 적절히 전환함으로써, 아날로그 전압의 AD 변환 및 측정에 관한 처리를 1 개의 AD 변환기 (301) 에 의해 실시하고 있다.
도 10 에 나타내는 검사 장치 및 검사 방법은, 도 9 에 나타내는 검사 장치 및 검사 방법과 비교하면, 고가의 AD 변환기 등의 개수를 크게 감소시킬 수 있기 때문에 비용 관점에서 유리한 한편, 아날로그 전압 측정에 관련된 처리 공수 (工數) 가 출력 단자의 개수에 비례하여 증가하기 (출력 단자수배가 되기) 때문에, 특히 출력 단자 (104) 의 개수가 많은 경우에 검사 속도 관점에서 불리하다.
즉, 도 10 에 나타내는 검사 장치 및 검사 방법에서는, AD 변환기 (301) 에 의해 각 아날로그 전압을 측정하기 위한 공정이 증가되기 때문에, 검사 비용에 걸맞는 시간 내에 검사를 완료하기가 곤란하다는 문제가 발생한다.
비교적 저렴한 전자 부품을 사용함으로써 저비용화를 도모하고, 또한 고속 검사를 가능하게 하는 반도체 집적 회로 장치의 검사 장치로는, 특허문헌 1 에 개시된 반도체 테스트 장치가 존재한다.
특허문헌 1 에 개시된 반도체 테스트 장치에서는, 도 11 에 나타내는 바와 같이, 도 9 에 나타내는 검사 장치에 있어서의 각 AD 변환기 (201) 가 생략되어 있다. 한편, 그 반도체 테스트 장치는, 각 출력 단자 (104) 로부터의 아날로그 전압과, DA 변환기 (402) 로부터의 판정값을 나타내는 아날로그 전압의 전위차를, 각 출력 단자 (104) 에 각각 접속된 n 개의 감산기 (401) 에 의해 각각 구하고, 구해진 각 전위차에 따라, 각 출력 단자 (104) 로부터의 아날로그 전압의 양부 판정을 실시하여 검사를 행하는 구성으로 되어 있다. 각 감산기 (401) 에 의한 감산 결과는, 각 감산기 (401) 에 각각 접속된 n 개의 컴퍼레이터 (403) 에서, 감산 결과 판정용 전압 발생기 (404) 로부터의 전압과 각각 비교된다. 그 반도체 테스트 장치에서는, 이 비교 결과에 기초하여 연산기 (405) 에 의해, 모든 출력 단자 (104) 로부터 출력되는 각 아날로그 전압이 허용 범위 (우량품 범위) 내인지의 여부를 검사하고 있다.
일본 공개특허공보 2001­13218호 (2001년 1월 19일 공개)
그러나, 도 11 에 나타내는 특허문헌 1 에 개시된 반도체 테스트 장치에 있어서는, 연산기 (405) 의 구성이 복잡하고 또한 대형으로 되어 버린다. 구체적으로, 연산기 (405) 에는, 측정 대상이 되는 각 아날로그 전압의 차분 비교 기능 및 각 아날로그 전압에 있어서의 최소 및 최대 아날로그 전압의 소트 기능을 추가로 부가할 필요가 있다. 그리고 이로써 연산기 (405) 의 구성은 복잡하고 또한 대형으로 되어 버린다.
연산기 (405) 로는, 디지털 신호를 취급하는 비교적 고가의 부품인 디지털 컴퍼레이터가 사용되기 때문에, 연산기 (405) 로서의 디지털 컴퍼레이터의 구성의 복잡화 및 대형화는, 대폭적인 고비용화를 초래한다는 문제가 발생한다. 특히, 도 11 에 나타내는 특허문헌 1 에 개시된 반도체 테스트 장치에서는, 출력 단자 (104) 의 개수 증가 및 아날로그 전압의 분해능 향상에 수반되는, 검사 장치에 있어서의 디지털 회로의 대형화 및 그 대형화에 수반되는 고비용화도가 크다는 문제가 발생한다.
또한 도 9 및 도 10 에 나타내는 검사 장치 및 검사 방법, 나아가서는 도 11 에 나타내는 특허문헌 1 에 개시된 반도체 테스트 장치에서는 전부, 모든 출력 단자 (104) 로부터 출력되는 각 아날로그 전압을 측정 대상으로 하고 있다. 모든 출력 단자 (104) 로부터 출력되는 각 아날로그 전압을 측정 대상으로 하는 이들의 기술에 있어서는, 검사 속도의 고속화를 목적으로 한, 복수의 반도체 집적 회로 장치를 동시에 검사하는 검사 기술 (반도체 집적 회로 장치의 다수 개 동측화) 의 실현시에, 출력 단자 (104) 의 개수가 증가할수록 그 실현이 곤란해진다는 문제가 발생한다. 구체적으로, 출력 단자 (104) 의 개수 증가에 수반되는, 도 9 에 나타내는 검사 장치 및 검사 방법 및 도 11 에 나타내는 특허문헌 1 에 개시된 반도체 테스트 장치에서는, 검사 장치에서의 디지털 회로의 대형화 및 검사의 고비용화가, 도 10 에 나타내는 검사 장치 및 검사 방법에서는, 검사 비용에 알맞은 시간 내에 검사를 완료하기가 곤란해지는 (즉, 검사가 저속인) 것이, 그 검사 기술의 실현을 곤란하게 하는 원인이 되고 있다.
본 발명은, 상기 문제를 감안하여 이루어진 것으로서, 그 목적은, 검사의 저비용화 및 고속화를 도모할 수 있기 때문에, 복수의 반도체 집적 회로 장치를 동시에 검사하는 검사 기술의 실현에 바람직한 반도체 집적 회로 장치의 검사 장치 및 검사 방법을 제공하는 것에 있다.
본 발명에 관련된 반도체 집적 회로 장치의 검사 방법은, 상기 문제를 해결하기 위해, 반도체 집적 회로 장치에 형성된 n 개의 출력 단자 각각으로부터 출력되는, n 종류의 아날로그 전압으로부터, 1 종류 이상 n 종류 미만의 그 아날로그 전압을 선택하고, 선택한 그 아날로그 전압만을 검사함으로써, 그 반도체 집적 회로 장치의 검사를 실시하는 것을 특징으로 하고 있다. 본 명세서에 있어서, 문자 「n」은 2 이상의 자연수이다.
본 발명에 관련된 반도체 집적 회로 장치의 검사 장치는, 상기 문제를 해결하기 위해, 반도체 집적 회로 장치에 형성된 n 개의 출력 단자 각각으로부터 출력되는, n 종류의 아날로그 전압으로부터, 1 종류 이상 n 종류 미만의 그 아날로그 전압을 선택하여 출력하는 선택 회로를 구비하는 것을 특징으로 하고 있다.
상기 구성에 의하면, n 종류의 아날로그 전압으로부터, 1 종류 이상 n 종류 미만의 아날로그 전압을 선택하고, 선택한 아날로그 전압만을 검사함으로써, 반도체 집적 회로 장치의 검사를 실시하기 때문에, 반도체 집적 회로 장치의 출력 단자의 개수 증가에 대한, 검사 대상 (측정 대상) 이 되는 아날로그 전압의 종류 수의 증가를 억제할 수 있다. 이 때문에, 반도체 집적 회로 장치의 출력 단자의 개수가 증가한 경우에도, 검사 대상이 되는 아날로그 전압을 AD 변환하여 얻어지는 디지털값을 취급하게 되는, 후단의 디지털 회로의, 물리적인 대형화 및 필요한 기억 용량의 증대를 억제할 수 있다.
또한 상기 구성에 의하면, 아날로그 전압의 선택은 아날로그 전압만을 취급하는 비교적 저렴한 회로에 의해 실시할 수 있다. 이 때문에, 본 발명에 있어서는 검사의 저비용화를 도모할 수 있게 된다.
또한 상기 구성에 의하면, 반도체 집적 회로 장치의 검사시에, 아날로그 전압의 측정 대상의 수는 감소시킬 수 있다. 이 때문에, 본 발명에 있어서는 검사의 고속화를 도모할 수 있게 된다.
이상으로부터, 본 발명에 관련된 반도체 집적 회로 장치의 검사 장치 및 검사 방법은, 검사의 저비용화 및 고속화를 도모할 수 있기 때문에, 상기 서술한 복수의 반도체 집적 회로 장치를 동시에 검사하는 검사 기술의 실현을 곤란하게 하는 원인이 되는 각 문제를 극복할 수 있어, 당해 검사 기술의 실현에 바람직하다.
이상과 같이, 본 발명에 관련된 반도체 집적 회로 장치의 검사 방법은, 반도체 집적 회로 장치에 형성된 n 개의 출력 단자 각각으로부터 출력되는, n 종류의 아날로그 전압으로부터, 1 종류 이상 n 종류 미만의 그 아날로그 전압을 선택하고, 선택한 그 아날로그 전압만을 검사함으로써, 그 반도체 집적 회로 장치의 검사를 실시한다.
또한 본 발명에 관련된 반도체 집적 회로 장치의 검사 장치는, 반도체 집적 회로 장치에 형성된 n 개의 출력 단자 각각으로부터 출력되는, n 종류의 아날로그 전압으로부터, 1 종류 이상 n 종류 미만의 그 아날로그 전압을 선택하여 출력하는 선택 회로를 구비한다.
따라서, 본 발명에 관련된 반도체 집적 회로 장치의 검사 장치 및 검사 방법은, 검사의 저비용화 및 고속화를 도모할 수 있기 때문에, 복수의 반도체 집적 회로 장치를 동시에 검사하는 검사 기술의 실현에 바람직하다는 효과를 발휘한다.
도 1 은 본 발명의 일 실시형태에 관련된 반도체 집적 회로 장치의 검사 장치의 개략을 나타내는 블록도.
도 2 는 본 발명에 관련된 아날로그 전압 비교 선택 회로의 구체적인 회로 구성을 나타내는 도면.
도 3 은 본 발명의 다른 실시형태에 관련된 반도체 집적 회로 장치의 검사 장치의 개략을 나타내는 블록도.
도 4 는 반도체 집적 회로 장치로부터 출력되는 각 아날로그 전압 전부를 직접 검사하는 경우에 있어서의 반도체 집적 회로 장치 및 그 검사 장치의 개략 구성을 나타내는 블록도.
도 5(a) 는 도 4 에 나타내는 상기 반도체 집적 회로 장치의 복수의 단자 각각으로부터 출력된 아날로그 전압 전부에 있어서의, 출력처의 단자 번호에 대한 아날로그 전압값의 관계의 일례를 나타내는 그래프이고, 도 5(b) ∼ 도 5(d) 는 도 5(a) 의 그래프에 나타내는 관계를 갖고 있는 각 아날로그 전압을 전부 검사함으로써, 반도체 집적 회로 장치의 검사를 실시하는 흐름을 나타내는 그래프.
도 6 은 반도체 집적 회로 장치로부터 출력되는 각 아날로그 전압 중, 전압값이 최대가 되는 아날로그 전압 및 전압값이 최소가 되는 아날로그 전압의 적어도 일방만을 검사하는 경우에 있어서의 반도체 집적 회로 장치 및 그 검사 장치의 개략 구성을 나타내는 블록도.
도 7(a) 는 도 6 에 나타내는 상기 반도체 집적 회로 장치의, 복수의 단자 각각으로부터 출력된 아날로그 전압 전부에 있어서의, 출력처의 단자 번호에 대한 아날로그 전압값의 관계의 일례를 나타내는 그래프이고, 도 7(b) ∼ 도 7(e) 는 도 7(a) 의 그래프에 나타내는 관계를 갖고 있는 각 아날로그 전압 중, 선택 회로에 의해 선택된 아날로그 전압만을 검사함으로써, 반도체 집적 회로 장치의 검사를 실시하는 흐름을 나타내는 그래프.
도 8 은 복수의 출력 단자 각각으로부터 아날로그 전압을 출력하는 반도체 집적 회로 장치의 개략 구성을 나타내는 블록도.
도 9 는 도 8 에 나타내는 상기 반도체 집적 회로 장치의 복수의 출력 단자 각각으로부터 일제히 출력되는 아날로그 전압의 검사 장치 및 검사 방법의 일례를 나타내는 개략 블록도.
도 10 은 도 9 에 나타내는 검사 장치 및 검사 방법으로 AD 변환기의 개수를 감소시키는 기술의 일례를 나타내는 개략 블록도.
도 11 은 특허문헌 1 에 개시된 반도체 테스트 장치의 개략 구성을 나타내는 블록도.
도 12 는 반도체 집적 회로 장치로부터 출력되는 각 아날로그 전압 중, 전압값이 최대가 되는 아날로그 전압 및 전압값이 최소가 되는 아날로그 전압의 적어도 일방만을 검사하는 경우에 있어서의, 다른 반도체 집적 회로 장치 및 그 검사 장치의 개략 구성을 나타내는 블록도.
도 13 은 도 3 에 나타내는 상기 검사 장치에 있어서의 비교 결과 처리 회로의 구체적인 구성을 나타내는 블록도.
도 14 는 도 3 및 도 13 에 나타내는 상기 검사 장치에서의 처리의 흐름을 나타내는 플로우 차트.
도 1 은 본 발명의 일 실시형태에 관련된 반도체 집적 회로 장치의 검사 장치의 개략을 나타내는 블록도이다.
먼저, 반도체 집적 회로 장치 (IC2) 는, 반도체 집적 회로 장치 (IC1) (도 8 참조) 와 동일한 구성을 갖고 있는 것으로서, 입력 단자 (504), n 개의 분배 회로 (505), n 개의 DA 변환기 (506) 및 n 개의 출력 단자 (503) 를 구비한다. 상기 서술한 바와 같이, 본 명세서에 있어서 문자 「n」은, 2 이상의 자연수이다.
입력 단자 (504) 는, 1 단째 (st1) 의 분배 회로 (505) 에 접속되어 있다.
문자 「m」을 1 이상 n 미만의 임의의 하나의 자연수로 하면, m 단째 (stm) 의 분배 회로 (505) 는, m 단째 (stm) 의 DA 변환기 (506) 의 입력단에 접속되어 있다. m 단째 (stm) 의 DA 변환기 (506) 의 출력단은, m 단째 (stm) 의 출력 단자 (503) 에 접속되어 있다. 또한 m 단째 (stm) 의 분배 회로 (505) 는, m＋1 단째 (st(m＋1)) 의 분배 회로 (505) 에 접속되어 있다.
n 단째 (stn) 의 분배 회로 (505) 는, n 단째 (stn) 의 DA 변환기 (506) 의 입력단에 접속되어 있다. n 단째 (stn) 의 DA 변환기 (506) 의 출력단은, n 단째 (stn) 의 출력 단자 (503) 에 접속되어 있다.
반도체 집적 회로 장치 (IC2) 외부로부터의 지시를 나타내는 디지털 신호는, 입력 단자 (504) 로부터 반도체 집적 회로 장치 (IC2) 내부에 입력된다. 그 디지털 신호는, 입력 단자 (504) 로부터 먼저 1 단째 (st1) 의 분배 회로 (505) 에 공급된다. 또한, 그 디지털 신호가 1 단째 (st1) 의 분배 회로 (505) 에 공급되는 시각은, 시각 (t1) 으로 하고 있다. 그 후, 그 디지털 신호는, m 단째 (stm) 의 분배 회로 (505) 로부터 m＋1 단째 (st(m＋1)) 의 분배 회로 (505) 에 순차 공급된다. 또한, 그 디지털 신호가 m 단째 (stm) 의 분배 회로 (505) 에 공급되는 시각은, 시각 (tm) 으로 하고 있는데, 시각 (tm) 은 1 이상 n 미만의 자연수인 m 이 클수록 나중의 시각이 된다. 그 디지털 신호는, 시각 (tm) 보다 나중의 시각 (tn) 에 있어서, n-1 단째 (st(n-1)) 의 분배 회로 (505) 로부터 n 단째 (stn) 의 분배 회로 (505) 에 공급된다.
시각 (tn) 에 있어서, 반도체 집적 회로 장치 (IC2) 외부로부터의 지시를 나타내는 상기 디지털 신호가 n 단째 (stn) 의 분배 회로 (505) 에 공급된 후, 시각 (t(n＋1)) 에 있어서, 그 디지털 신호는 각 분배 회로 (505) 로부터 일제히 출력된다. 각 분배 회로 (505) 로부터 출력된 그 디지털 신호는 각각, 그 각 분배 회로 (505) 에 각각 접속된 DA 변환기 (506) 에 공급된다.
각 DA 변환기 (506) 는, 입력된 반도체 집적 회로 장치 (IC2) 외부로부터의 지시를 나타내는 상기 디지털 신호를 아날로그 전압으로 변환하는 DA 변환이 실시된다. 그 DA 변환에 의해 생성된 각 아날로그 전압은, 시각 (t(n＋1)) 보다 나중의 시각 (t(n＋2)) 에 있어서, 각 DA 변환기 (506) 의 출력단에 각각 형성된 각 출력 단자 (503) 로부터 각각 출력된다.
검사 대상이 되는 반도체 집적 회로 장치 (IC2) 의 구체예로는, 예를 들어 액정 표시 장치의 구동 장치, 복수 개의 DA 변환기 (각 DA 변환기 (506) 에 대응), 1 개의 장치 혹은 회로 블록에 복수 개의 전압 출력 증폭기가 구비된 다른 반도체 집적 회로 장치를 들 수 있는데, 형성된 n 개의 출력 단자 각각으로부터 n 종류의 아날로그 전압을 출력할 수 있는 반도체 집적 회로 장치이면, 특별히 한정되지 않는다.
종래에는, 도 9 및 도 11 에 나타내는 바와 같이, 각 출력 단자 (104) 로부터 각각 출력된 아날로그 전압에 대해, 출력 단자 (104) 의 개수에 거의 비례한 규모의 전압계 (도 9 에 나타내는 AD 변환기 (201) 참조) 또는 측정 전압값의 연산기 (도 11 에 나타내는 연산기 (405) 참조) 를 사용하여 모든 그 아날로그 전압을 검사 (양부의 판정 등) 함으로써, 반도체 집적 회로 장치의 검사 (양부의 판정 등) 를 실시하였다. 혹은, 도 10 에 나타내는 바와 같이, 전압계 또는 측정 전압값의 연산기의 규모 증대를 억제하기 위해, 스캐너 (전환기) (300) 를 사용하여 모든 그 아날로그 전압을 적절히 전환하여 검사하는 저속의 반도체 집적 회로 장치의 검사를 실시하였다.
한편 본 발명은, 모든 상기 아날로그 전압 중, 피크값 (최대값 또는 최소값) 을 갖고 있는 아날로그 전압만을 선택하고, 선택한 그 아날로그 전압에 대해서만 검사를 실시함으로써, 반도체 집적 회로 장치의 검사를 실시하는 것이다. 그 선택은, 반도체 집적 회로 장치의 n 개의 출력 단자 각각으로부터 아날로그 전압이 일제히 출력되고 나서, 이들 각 아날로그 전압이 AD 변환기에 입력될 때까지의 동안에 실시한다. 이로써, 본 발명에 관련된 검사 장치 및 검사 방법에서는, AD 변환기의 개수를 감소시킬 수 있게 된다. 또한 이로써, 본 발명에 관련된 검사 장치 및 검사 방법에서는, 소수의 아날로그 전압을 검사하기만 하면 되므로, 고속의 반도체 집적 회로 장치의 검사를 실시할 수 있게 된다.
도 1 에 나타내는 검사 장치는, 본 발명에 관련된 선택 회로인 n-1 개의 아날로그 전압 비교 선택 회로 (501) 를 구비하고 있다 (편의상, 8 개의 출력 단자 (503) 에 대한 7 개의 아날로그 전압 비교 선택 회로 (501) 만 도시하고 있다).
아날로그 전압 비교 선택 회로 (501) 의 각각은, 2 개의 입력단 (6061 및 6062) 과 1 개의 출력단 (605) 을 갖고 있다.
각 출력 단자 (503) 및 각 아날로그 전압 비교 선택 회로 (501) 의 출력단 (605) 은, 각각 상이한 각 아날로그 전압 비교 선택 회로 (501) 의 어느 1 개의 입력단 (6061 또는 6062) 에 접속되어 있다. 각 아날로그 전압 비교 선택 회로 (501) 에 형성된 입력단 (6061 및 6062) 에는 각각 서로 상이한 각 출력 단자 (503) 및 각 아날로그 전압 비교 선택 회로 (501) 의 출력단 (605) 중 어느 1 개가 반드시 접속되어 있는데, 동일한 아날로그 전압 비교 선택 회로 (501) 에 형성된 출력단 (605) 이 접속되어 있는 경우는 없다.
각 출력 단자 (503) 및 각 아날로그 전압 비교 선택 회로 (501) 를 상기 요령에 따라 접속하면, 어느 1 개의 아날로그 전압 비교 선택 회로 (501) 의 출력단 (605) 은, 다른 아날로그 전압 비교 선택 회로 (501) 에 접속할 수 없게 된다. 그 접속할 수 없게 되는 어느 1 개의 아날로그 전압 비교 선택 회로 (501) 의 출력단 (605) 에는, 피크 전압 출력 단자 (502) 가 형성되어 있다.
n-1 개의 아날로그 전압 비교 선택 회로 (501) 각각은, 입력단 (6061) 과 입력단 (6062) 에 각각 입력된 각 아날로그 전압을 비교하여, 전압값이 큰 아날로그 전압 또는 전압값이 작은 아날로그 전압만을 출력단 (605) 으로부터 출력하는 회로이다. 단, 각 아날로그 전압 비교 선택 회로 (501) 에 있어서, 전압값이 큰 아날로그 전압과 전압값이 작은 아날로그 전압의 어느 쪽을 출력할 것인지에 대해서는, 모든 아날로그 전압 비교 선택 회로 (501) 에서 통일되어 있다. 요컨대, n-1 개의 아날로그 전압 비교 선택 회로 (501) 는, n 개의 출력 단자 (503) 각각으로부터 출력되는 n 종류의 아날로그 전압으로부터, 전압값이 가장 큰 아날로그 전압 또는 전압값이 가장 작은 아날로그 전압을 토너먼트 방식에 의해 선택하고, 선택한 그 아날로그 전압만을 피크 전압 출력 단자 (502) 에 공급하는 회로라고 해석할 수 있다.
도 2 는 아날로그 전압 비교 선택 회로 (501) 의 구체적인 회로 구성을 나타내는 도면이다.
도 2 에 나타내는 아날로그 전압 비교 선택 회로 (501) 는, 컴퍼레이터 (601), 비교 선택 회로 (602), 서로 극성이 상이한 2 개의 스위치 (6031 및 6032), 선택 신호 입력 단자 (604), 출력단 (605) 및 입력단 (6061 및 6062) 을 구비하는 구성이다. 비교 선택 회로 (602) 는, 컴퍼레이터 (6021) 및 배타적 논리합 회로 (6022) 를 구비한다. 스위치 (6031 및 6032) 는 각각 n 채널형의 MOS (Metal Oxide Semiconductor) 트랜지스터 (609) 및 p 채널형의 MOS 트랜지스터 (610) (이하, 각각 「트랜지스터 (609)」 「트랜지스터 (610)」라고 한다) 를 구비한다.
입력단 (6061) 은, 컴퍼레이터 (601) 의 일방의 입력단 및 스위치 (6031) 의 트랜지스터 (609 및 610) 의 각 소스 단자에 접속되어 있다. 입력단 (6062) 은, 컴퍼레이터 (601) 의 타방의 입력단 및 스위치 (6032) 의 트랜지스터 (609 및 610) 의 각 소스 단자에 접속되어 있다. 컴퍼레이터 (601) 의 출력단은, 비교 선택 회로 (602) 의, 컴퍼레이터 (6021) 의 일방의 입력단에 접속되어 있다. 컴퍼레이터 (6021) 의 타방의 입력단은, 판정 기준 전압 입력용 저항인 저항 (607 및 608) 이 서로 직렬 접속된 노드에 접속되어 있다. 컴퍼레이터 (6021) 의 출력단은, 비교 선택 회로 (602) 의 배타적 논리합 회로 (6022) 의 일방의 입력단에 접속되어 있다. 배타적 논리합 회로 (6022) 의 타방의 입력단은, 선택 신호 입력 단자 (604) 에 접속되어 있다. 배타적 논리합 회로 (6022) 의 출력단은, 스위치 (6031 및 6032) 각각의 트랜지스터 (609 및 610) 의 각 게이트 단자에 접속되어 있다. 스위치 (6031 및 6032) 각각의 트랜지스터 (609 및 610) 의 각 드레인 단자는 서로 접속되어 있고, 그 접속된 노드로부터는 출력단 (605) 이 나와 있다.
입력단 (6061) 에 입력된 아날로그 신호는 컴퍼레이터 (601) 의 일방의 입력단에, 입력단 (6062) 에 입력된 아날로그 신호는 컴퍼레이터 (601) 의 타방의 입력단에 각각 입력된다. 컴퍼레이터 (601) 는, 입력된 이들 각 아날로그 신호의 대소를 비교하고, 그 비교한 결과를 나타내는 신호를 비교 선택 회로 (602) 의 컴퍼레이터 (6021) 에 출력한다.
컴퍼레이터 (601) 가 출력하는, 상기 비교한 결과를 나타내는 신호의 형태는, 예를 들어 고레벨 및 저레벨로 이루어지는 로직 신호를 들 수 있다. 구체적으로 그 로직 신호는, 일례로서, 입력단 (6061) 에 입력된 아날로그 신호가 입력단 (6062) 에 입력된 아날로그 신호보다 큰 경우에 고레벨의 신호가, 작은 경우에 저레벨의 신호가 컴퍼레이터 (601) 로부터 각각 출력되면 된다.
컴퍼레이터 (601) 에 의한 비교 결과를 나타내는 신호는 컴퍼레이터 (6021) 의 일방의 입력단에, 컴퍼레이터 (6021) 의 타방의 입력단에는 소정의 판정 기준 전압이 각각 입력된다. 컴퍼레이터 (6021) 는, 입력된 이들 각 신호의 대소를 비교하고, 그 비교한 결과를 나타내는 신호를 비교 선택 회로 (602) 의 배타적 논리합 회로 (6022) 에 출력한다.
컴퍼레이터 (601) 와 동일하게, 컴퍼레이터 (6021) 가 출력하는, 상기 비교한 결과를 나타내는 신호의 형태는, 예를 들어 로직 신호를 들 수 있다. 구체적으로 그 로직 신호는, 일례로서, 컴퍼레이터 (601) 에 의한 비교 결과를 나타내는 신호가 판정 기준 전압보다 큰 경우에 고레벨의 신호가, 작은 경우에 저레벨의 신호가 컴퍼레이터 (6021) 로부터 각각 출력되면 된다.
컴퍼레이터 (6021) 에 의한 비교 결과를 나타내는 신호는 배타적 논리합 회로 (6022) 의 일방의 입력단에, 배타적 논리합 회로 (6022) 의 타방의 입력단에는 선택 신호 입력 단자 (604) 로부터의 대소 선택 신호가 각각 입력된다. 배타적 논리합 회로 (6022) 는, 입력된 이들 각 신호의 배타적 논리합을 나타내는 신호를 스위치 (6031 및 6032) 각각의, 트랜지스터 (609 및 610) 의 각 게이트 단자에 공급한다. 트랜지스터 (609 및 610) 는, 배타적 논리합을 나타내는 상기 신호에 따라, 도통(導通) 및 비도통을 전환한다.
여기서, 스위치 (6031 및 6032) 는 서로 극성이 상이하기 때문에, 서로 동일한 배타적 논리합 회로 (6022) 로부터의 신호가 입력되면, 일방이 도통되고 타방이 비도통으로 된다. 구체적으로, 배타적 논리합 회로 (6022) 가 출력하는 신호는, 입력단 (6061) 으로부터의 아날로그 신호를 출력단 (605) 으로부터 출력해야 하는 경우에 있어서, 스위치 (6031) 를 도통시킴과 함께 스위치 (6032) 를 비도통시키는 신호로 되어 있다. 또한 배타적 논리합 회로 (6022) 가 출력하는 신호는, 입력단 (6062) 으로부터의 아날로그 신호를 출력단 (605) 으로부터 출력해야 하는 경우에 있어서, 스위치 (6032) 를 도통시킴과 함께 스위치 (6031) 를 비도통시키는 신호로 되어 있다.
배타적 논리합 회로 (6022) 는, 선택 신호 입력 단자 (604) 로부터의 대소 선택 신호에 의해, 입력단 (6061 및 6062) 에 입력된 각 아날로그 전압 중, 전압값이 큰 아날로그 전압을 출력단 (605) 으로부터 출력하기 위해 스위치 (6031 및 6032) 의 도통 및 비도통을 제어할 것인지, 전압값이 작은 아날로그 전압을 출력단 (605) 으로부터 출력하기 위해 스위치 (6031 및 6032) 의 도통 및 비도통을 제어할 것인지가 미리 설정되어 있다. 대소 선택 신호로서, 비교 선택 회로 (602) 의 전원 전압 (Vcc) (고레벨의 신호) 이 타방의 입력단에 입력되면, 배타적 논리합 회로 (6022) 는, 전압값이 큰 아날로그 전압을 출력단 (605) 으로부터 출력하도록 스위치 (6031 및 6032) 의 도통 및 비도통을 제어한다. 한편, 타방의 입력단이 접지되어 있어 대소 선택 신호가 접지 전위 (저레벨의 신호) 인 경우, 배타적 논리합 회로 (6022) 는, 전압값이 작은 아날로그 전압을 출력단 (605) 으로부터 출력하도록 스위치 (6031 및 6032) 의 도통 및 비도통을 제어한다. 그리고, 대소 선택 신호에 의한 상기 설정에 기초하여, 비교 선택 회로 (602) 는, 컴퍼레이터 (601) 로부터의 상기 비교한 결과를 나타내는 신호에 따라 스위치 (6031 및 6032) 의 어느 일방만을 도통시키도록 동작한다.
이로써, 아날로그 전압 비교 선택 회로 (501) 는, 입력단 (6061 및 6062) 각각에 입력된 아날로그 전압 중, 전압값이 큰 아날로그 전압과 전압값이 작은 아날로그 전압의 어느 일방만을 출력단 (605) 으로부터 출력할 수 있게 된다. 그리고, n-1 개의 아날로그 전압 비교 선택 회로 (501) 를 사용하여, 상기 서술한 토너먼트 방식에 의해 n 종류의 아날로그 전압으로부터 전압값이 가장 큰 아날로그 전압 또는 전압값이 가장 작은 아날로그 전압을 선택하고, 선택한 그 아날로그 전압만을 피크 전압 출력 단자 (502) 에 공급함으로써, n-1 개의 아날로그 전압 비교 선택 회로 (501) 는, 본 발명에 관련된 선택 회로로서 기능시킬 수 있다.
n 개의 출력 단자 (503) 각각으로부터, n 종류의 각 아날로그 전압이 출력되는 것과 동시에, 피크 전압 출력 단자 (502) 에는, n 종류의 각 아날로그 전압 중, 전압값이 가장 큰 아날로그 전압 또는 전압값이 가장 작은 아날로그 전압이 인가된다.
그리고, 피크 전압 출력 단자 (502) 에는, AD 변환기 (902) 및 연산기 (903) (도 12 참조) 가 이 순서로 접속되어 있다. AD 변환기 (902) 는, 피크 전압 출력 단자 (502) 에 인가된 아날로그 전압을 AD 변환하여 디지털값으로서 출력한다. 연산기 (903) 는, 그 디지털값이 규정의 전압 범위 내에 들어가 있는지의 여부를 판정함으로써, 반도체 집적 회로 장치 (IC2) 의 검사 (양부 판정) 를 실시한다.
도 1 에 나타내는 검사 장치는, 전압값이 가장 큰 아날로그 전압 또는 전압값이 가장 작은 아날로그 전압을 출력하는 구성이기 때문에, 아날로그 전압값을 측정하기 위한 AD 변환기를 1 개로 할 수 있게 된다.
상기 검사 장치를 사용한 검사에서는 먼저, n 종류의 각 아날로그 전압의 출력 상태 (아날로그 전압값 등) 가 안정된 후, 전압값이 큰 아날로그 전압을 출력하도록, 상기 서술한 바와 같이 동작이 제어된 n-1 개의 아날로그 전압 비교 선택 회로 (501) 에 각 아날로그 전압을 통과시킴으로써, 전압값이 가장 큰 아날로그 전압을 선택하고, 선택한 그 아날로그 전압만을 측정한다. 계속해서, 상기 검사 장치를 사용한 검사에서는, 각 아날로그 전압 비교 선택 회로 (501) 의 동작을, 전압값이 작은 아날로그 전압을 출력하도록 제어하고, 각 아날로그 전압 비교 선택 회로 (501) 에 각 아날로그 전압을 통과시킴으로써, 전압값이 가장 작은 아날로그 전압을 선택하고, 선택한 그 아날로그 전압만을 측정한다. 이로써, 상기 검사 장치를 사용한 검사에서는, 1 개의 AD 변환기를 사용하여 n 종류의 아날로그 전압 중 피크값을 갖고 있는 아날로그 전압을 검사할 수 있게 된다.
도 3 은 본 발명의 다른 실시형태에 관련된, 반도체 집적 회로 장치의 검사 장치의 개략을 나타내는 블록도이다. 또한 도 13 은 도 3 에 나타내는 검사 장치에 있어서의 비교 결과 처리 회로 (704) 의 구체적인 구성을 나타내는 블록도이다.
도 3 에 나타내는 검사 장치는, 반도체 집적 회로 장치 (IC2) 의 검사 장치로서, 본 발명에 관련된 선택 회로인 스위치 (SWa1 ∼ SWan 및 SWb1 ∼ SWbn) 를 구비한 매트릭스 스위치 회로 (701), 컴퍼레이터 (703) 및 비교 결과 처리 회로 (704) 를 구비하고 있다. 도 3 에 나타내는 매트릭스 스위치 회로 (701) 에서는, 설명의 편의상 8 개의 출력 단자 (503) 에 대응하는 16 개의 스위치만을 도시하고 있다.
매트릭스 스위치 회로 (701) 는, 각 스위치 (SWa1 ∼ SWan) 가 어느 1 열을 구성하도록, 각 스위치 (SWb1 ∼ SWbn) 가 다른 1 열을 구성하도록 각각 형성되어 있는 2 열의 스위치군이다. 또한 매트릭스 스위치 회로 (701) 는, 각 스위치 (SWa1 및 SWb1) 가 어느 1 행을 구성하도록, 각 스위치 (SWa2 및 SWb2) 가 다른 1 행을 구성하도록, ···, 각 스위치 (SWan 및 SWbn) 가 다른 1 행을 구성하도록 각각 형성되어 있는 n 행의 스위치군이다.
1 단째 (st1) 의 출력 단자 (503) 에는 스위치 (SWa1 및 SWb1) 의 각 일단이, 2 단째 (st2) 의 출력 단자 (503) 에는 스위치 (SWa2 및 SWb2) 의 각 일단이, ···, n 단째 (stn) 의 출력 단자 (503) 에는 스위치 (SWan 및 SWbn) 의 각 일단이 각각 접속되어 있다.
각 스위치 (SWa1 ∼ SWan) 의 타단은 전부, 컴퍼레이터 (703) 의 타방의 입력단과, 피크 전압 출력 단자 (707) 에 접속되어 있다. 각 스위치 (SWb1 ∼ SWbn) 의 타단은 전부, 컴퍼레이터 (703) 의 일방의 입력단과, 피크 전압 출력 단자 (708) 에 접속되어 있다.
각 스위치 (SWa1 ∼ SWan 및 SWb1 ∼ SWbn) 는 전부, 자체적인 일단과 타단의 도통 및 비도통이 전환되는 일반적인 스위치 회로이다.
비교 결과 처리 회로 (704) 는, 도 13 에 나타내는 바와 같이, DA 변환기 (711a1 ∼ 711an 및 711b1 ∼ 711bn), 래치 회로 (712a1 ∼ 712an 및 712b1 ∼ 712bn), 토너먼트·알고리즘 발생 회로 (713), 극성 결정 회로 (최대 전압/최소 전압 선택 회로) (714) 및 래치 회로 (715) 를 구비하는 구성이다.
컴퍼레이터 (703) 의 출력단은, 극성 결정 회로 (714) 에 접속되어 있다.
극성 결정 회로 (714) 는, 선택 전환 신호 입력 단자 (710) 및 래치 회로 (715) 에 접속되어 있다. 래치 회로 (715) 는, 토너먼트·알고리즘 발생 회로 (713) 에 접속되어 있다. 토너먼트·알고리즘 발생 회로 (713) 는, 리셋 신호 입력 단자 (705), 클록 입력 단자 (706), 피크 전압 출력 단자 정보 출력 단자 (709) 및 각 래치 회로 (712a1 ∼ 712an 및 712b1 ∼ 712bn) 의 일단에 접속되어 있다. 각 래치 회로 (712a1 ∼ 712an 및 712b1 ∼ 712bn) 의 타단은, 리셋 신호 입력 단자 (705) 에 접속되어 있다.
래치 회로 (712a1) 의 출력단은 DA 변환기 (711a1) 의 입력단에, 래치 회로 (712a2) 의 출력단은 DA 변환기 (711a2) 의 입력단에, ···, 래치 회로 (712an) 의 출력단은 DA 변환기 (711an) 의 입력단에 각각 접속되어 있다. 래치 회로 (712b1) 의 출력단은 DA 변환기 (711b1) 의 입력단에, 래치 회로 (712b2) 의 출력단은 DA 변환기 (711b2) 의 입력단에, ···, 래치 회로 (712bn) 의 출력단은 DA 변환기 (711bn) 의 입력단에 각각 접속되어 있다.
DA 변환기 (711a1) 의 출력단은 스위치 (SWa1) 에, DA 변환기 (711a2) 의 출력단은 스위치 (SWa2) 에, ···, DA 변환기 (711an) 의 출력단은 스위치 (SWan) 에 각각 접속되어 있다. DA 변환기 (711b1) 의 출력단은 스위치 (SWb1) 에, DA 변환기 (711b2) 의 출력단은 스위치 (SWb2) 에, ···, DA 변환기 (711bn) 의 출력단은 스위치 (SWbn) 에 각각 접속되어 있다.
DA 변환기 (711a1 ∼ 711an 및 711b1 ∼ 711bn) 는, 각각 접속된 스위치 (SWa1 ∼ SWan 및 SWb1 ∼ SWbn) 에 대해 전환 신호를 공급하고, 각 스위치 (SWa1 ∼ SWan 및 SWb1 ∼ SWbn) 는, 공급된 그 전환 신호에 따라 도통 및 비도통이 전환된다.
토너먼트·알고리즘 발생 회로 (713) 는 예를 들어 FPGA (Field Programmable Gate Array) 등에 의해, 알고리즘 또는 프로그램을 하드웨어로서 구성한 회로이다.
리셋 신호 입력 단자 (705) 는, 도시되지 않은 집적 회로 시험 장치 (테스터) 의 패턴 발생기에 동기 (同期) 된 리셋 신호 (드라이브 신호) 의 입력 단자이다.
클록 입력 단자 (706) 는, 검사 장치 외부로부터의 동작 클록의 입력 단자이다.
피크 전압 출력 단자 정보 출력 단자 (709) 는, 피크 전압 출력 단자 (707 및 708) 에 공급해야 하는 아날로그 전압을 출력하는 출력 단자 (503) 를 특정 (선택) 하기 위해 필요한 각종 정보를, 상기 패턴 발생기에 동기된 도시되지 않은 컴퍼레이터의 입력 단자에 출력하기 위한 출력 단자이다. 또한 그 각종 정보 중, 특히 스위치 (SWa1 ∼ SWan 및 SWb1 ∼ SWbn) 각각이 도통되어 있는지 비도통인지를 나타내는 시리얼 데이터는, 피크 전압 출력 단자 정보 출력 단자 (709) 로부터 상기 집적 회로 시험 장치에 공급된다. 그 집적 회로 시험 장치는, 주지의 시리얼 데이터 해석 기능 또는 해석 프로그램을 사용하여 그 시리얼 데이터를 해석함으로써, n 개의 출력 단자 (503) 중 피크 전압 출력 단자 (707 또는 708) 에 아날로그 전압을 공급하고 있는 출력 단자 (503) 를 특정 (선택) 할 수 있게 된다.
선택 전환 신호 입력 단자 (710) 는, 각 아날로그 전압 중, 전압값이 가장 큰 아날로그 전압과 전압값이 가장 작은 아날로그 전압 중 어느 쪽을 선택할지를 결정하기 위한 선택 전환 신호를, 상기 패턴 발생기로부터 극성 결정 회로 (714) 에 공급하기 위한 입력 단자이다.
도 14 는 도 3 및 도 13 에 나타내는 상기 검사 장치에서의 처리의 흐름을 나타내는 플로우 차트이다.
도 3 및 도 13 에 나타내는 검사 장치에 있어서의 일련의 처리가 개시 (단계 S1) 되면, 반도체 집적 회로 장치 (IC2) 의 각 출력 단자 (503) 로부터 아날로그 신호가 일제히 출력된 후에, 즉 시각 (t(n＋2)) 보다 나중의 시각에, 토너먼트·알고리즘 발생 회로 (713) 에는 동작 클록이 공급된다 (단계 S2). 계속해서, 래치 회로 (712a1 ∼ 712an 및 712b1 ∼ 712bn) 와 토너먼트·알고리즘 발생 회로 (713) 에는, 리셋 신호가 공급된다 (단계 S3).
공급된 리셋 신호에 따라, 래치 회로 (712a1 ∼ 712an 및 712b1 ∼ 712bn) 및 토너먼트·알고리즘 발생 회로 (713) 는, 매트릭스 스위치 회로 (701) 의 각 스위치를 초기 상태로 한다 (단계 S4).
단계 S4 에 있어서, 토너먼트·알고리즘 발생 회로 (713) 는, 리셋 신호가 공급되면, 그 리셋 신호가 공급된 래치 회로 (712a1 ∼ 712an 및 712b1 ∼ 712bn) 중, 래치 회로 (712b1 및 712a2) 의 출력을 고레벨 (이하 「1」이라고 한다) 로 하고, 다른 출력을 저레벨 (이하 「0」이라고 한다) 로 하도록, 래치 회로 (712a1 ∼ 712an 및 712b1 ∼ 712bn) 의 출력 제어를 실시한다.
이로써, 단계 S4 에 나타내는 상기 초기 상태에서는, 래치 회로 (712b1) 로부터의 디지털 신호인 「1」의 신호를 DA 변환기 (711b1) 에서 DA 변환하여 얻어진 아날로그 신호가 스위치 (SWb1) 에 공급되고, 스위치 (SWb1) 가 그 아날로그 신호에 따라 도통된다. 또한 그 초기 상태에서는, 래치 회로 (712a2) 로부터의 디지털 신호인 「1」의 신호를 DA 변환기 (711a2) 에서 DA 변환하여 얻어진 아날로그 신호가 스위치 (SWa2) 에 공급되고, 스위치 (SWa2) 가 그 아날로그 신호에 따라 도통된다. 한편, 그 초기 상태에 있어서, 매트릭스 스위치 회로 (701) 의 다른 (스위치 (SWb1 및 SWa2) 이외) 스위치는, 래치 회로 (712a1 ∼ 712an 및 712b1 ∼ 712bn) 의 대응하는 어느 것으로부터의 디지털 신호인 「0」의 신호가, 그 스위치의 각각에 접속된 DA 변환기 (711a1 ∼ 711an 및 711b1 ∼ 711bn) 의 대응하는 어느 것에서 DA 변환되어 얻어진 아날로그 신호에 따라 비도통으로 된다.
이하, 스위치 (SWa1 ∼ SWan 및 SWb1 ∼ SWbn) 는, 래치 회로 (712a1 ∼ 712an 및 712b1 ∼ 712bn) 의 대응하는 어느 것으로부터의 「1」또는 「0」의 신호가, 그 스위치 (SWa1 ∼ SWan 및 SWb1 ∼ SWbn) 의 각각에 접속된 DA 변환기 (711a1 ∼ 711an 및 711b1 ∼ 711bn) 의 대응하는 어느 것에서 DA 변환되어 얻어진 아날로그 신호에 따라 적절히 전환된다. 그 아날로그 신호가 「1」의 디지털 신호로부터 생성되어 있는 경우, 이 아날로그 신호가 공급된 스위치 (SWa1 ∼ SWan 및 SWb1 ∼ SWbn) 의 어느 것은 도통된다. 그 아날로그 신호가 「0」의 디지털 신호로부터 생성되어 있는 경우, 이 아날로그 신호가 공급된 스위치 (SWa1 ∼ SWan 및 SWb1 ∼ SWbn) 의 어느 것은 비도통으로 된다. 또한, 도통 및 비도통의 전환 제어는, 토너먼트·알고리즘 발생 회로 (713) 에 의해 실시한다.
그 후, 토너먼트·알고리즘 발생 회로 (713) 는, 동작 클록의 카운트값이 미리 지정된 값, 즉 n 이 되어 있는지의 여부를 확인한다 (단계 S5).
동작 클록의 카운트값이 미리 지정된 값으로 되어 있지 않은 (단계 S5 의 결과가 NO 인) 경우, 컴퍼레이터 (703) 는, 타방의 입력단에 입력된 스위치 (SWak) 로부터의 아날로그 전압값과 일방의 입력단에 입력된 스위치 (SWbl) 로부터의 아날로그 전압값을 비교한다 (단계 S6).
또한 「스위치 (SWak)」에 부여된 문자 「k」및 「스위치 (SWbl)」에 부여된 문자 「l」은 전부, 1 이상 n 미만의 임의의 하나의 자연수인 것으로 한다. 그리고 「스위치 (SWak)」란, 「k」가 나타내는 자연수의 값에 대응하여 결정되는, 직전의 단계 S5 완료 시점에서 도통되어 있는 스위치 (SWa1 ∼ SWan) 의 어느 것이다. 또한 「스위치 (SWbl)」란, 「l」이 나타내는 자연수의 값에 대응하여 결정되는, 직전의 단계 S5 완료 시점에서 도통되어 있는 스위치 (SWb1 ∼ SWbn) 의 어느 것이다.
스위치 (SWbl) 로부터의 아날로그 전압값이 스위치 (SWak) 로부터의 아날로그 전압값보다 큰 경우, 컴퍼레이터 (703) 의 출력은 「1」이 된다. 컴퍼레이터 (703) 로부터 출력된 「1」의 신호는, 극성 결정 회로 (714) 에 입력된다.
여기서, 도 14 에 나타내는 플로우 차트에서는, 구체예로서, 극성 결정 회로 (714) 가 미리, 선택 전환 신호에 의해 n 종류의 각 아날로그 전압 중, 전압값이 가장 큰 아날로그 전압을 선택하는 극성으로 설정되어 있는 경우를 나타내고 있다. 이 경우, 극성 결정 회로 (714) 는, 「1」의 신호가 입력되면 「1」의 신호를, 「0」의 신호가 입력되면 「0」의 신호를 래치 회로 (715) 에 출력한다.
요컨대, 스위치 (SWbl) 로부터의 아날로그 전압값이 스위치 (SWak) 로부터의 아날로그 전압값보다 큰 경우, 극성 결정 회로 (714) 는 「1」의 신호를 래치 회로 (715) 에 공급한다. 래치 회로 (715) 는, 극성 결정 회로 (714) 로부터의 「1」의 신호를 토너먼트·알고리즘 발생 회로 (713) 에 출력한다.
래치 회로 (715) 로부터 「1」의 신호가 입력되면, 토너먼트·알고리즘 발생 회로 (713) 는, 이 「1」의 신호를 일 비교 결과로서 유지한다 (단계 S71).
계속해서, 토너먼트·알고리즘 발생 회로 (713) 는, 출력하는 아날로그 전압값이 큰 편인 스위치 (SWbl) 를 HOLD (도통을 유지) 하고, 출력하는 아날로그 전압값이 작은 편인 스위치 (SWak) 를 비도통으로 한다. 또한 토너먼트·알고리즘 발생 회로 (713) 는, 자연수 「k」의 값이 자연수 「l」의 값 이상인 경우에 스위치 (SWa(k＋1)) 를 도통시키고, 자연수 「k」의 값이 자연수 「l」의 값 미만인 경우에 스위치 (SWa(l＋1)) 를 도통시킨다 (단계 S81).
스위치 (SWbl) 로부터의 아날로그 전압값이 스위치 (SWak) 로부터의 아날로그 전압값보다 작은 경우, 컴퍼레이터 (703) 의 출력은 「0」이 된다. 컴퍼레이터 (703) 로부터 출력된 「0」의 신호는, 극성 결정 회로 (714) 에 입력된다.
이 경우, 극성 결정 회로 (714) 는, 「0」의 신호를 래치 회로 (715) 에 공급한다. 래치 회로 (715) 는, 극성 결정 회로 (714) 로부터의 「0」의 신호를 토너먼트·알고리즘 발생 회로 (713) 에 출력한다.
래치 회로 (715) 로부터 「0」의 신호가 입력되면, 토너먼트·알고리즘 발생 회로 (713) 는, 이 「0」의 신호를 다른 비교 결과로서 유지한다 (단계 S72).
계속해서, 토너먼트·알고리즘 발생 회로 (713) 는, 출력하는 아날로그 전압값이 큰 편인 스위치 (SWak) 를 HOLD 하고, 출력하는 아날로그 전압값이 작은 편인 스위치 (SWbl) 를 비도통으로 한다. 또한 토너먼트·알고리즘 발생 회로 (713) 는, 자연수 「k」의 값이 자연수 「l」의 값 이상인 경우에 스위치 (SWb(k＋1)) 를 도통시키고, 자연수 「k」의 값이 자연수 「l」의 값 미만인 경우에 스위치 (SWb(l＋1)) 를 도통시킨다 (단계 S82).
또한, 스위치 (SWbl) 로부터의 아날로그 전압값이 스위치 (SWak) 로부터의 아날로그 전압값과 동등한 경우에는, 단계 S71 과 단계 S81 의 어느 것으로 진행되어도 된다.
그 후, 토너먼트·알고리즘 발생 회로 (713) 는, 동작 클록의 카운트값이 미리 지정된 값으로 되어 있는지의 여부를 다시 확인한다 (단계 S5). 동작 클록의 카운트값이 미리 지정된 값으로 되어 있지 않은 동안에 있어서는, 단계 S6 및 단계 S71 및 S81 과 단계 S72 및 S82 의 어느 것에 나타내는 동작을 실시한다.
동작 클록의 카운트값이 미리 지정된 값으로 되어 있는 (단계 S5 의 결과가 YES 인) 경우, 토너먼트·알고리즘 발생 회로 (713) 는, 직전의 단계 S6 및 단계 S71 및 S81 과 단계 S72 및 S82 의 어느 것에 나타내는 동작에 의해 얻어지는 비교 결과에 기초하는, 스위치 (SWa1 ∼ SWan) 의 어느 하나와 스위치 (SWb1 ∼ SWbn) 의 어느 하나의 도통을 유지한다 (단계 S9).
계속해서, 토너먼트·알고리즘 발생 회로 (713) 는, 도통되어 있는 스위치 (SWa1 ∼ SWan) 의 어느 하나 (스위치 (SWa)) 로부터의 아날로그 전압값과, 도통되어 있는 스위치 (SWb1 ∼ SWbn) 의 어느 하나 (스위치 (SWb)) 로부터의 아날로그 전압값을 비교한다 (단계 S10).
스위치 (SWb) 로부터의 아날로그 전압값이 스위치 (SWa) 로부터의 아날로그 전압값보다 큰 경우에는, 스위치 (SWb) 로부터의 아날로그 전압을 피크 전압 출력 단자 (708) 에 공급한다 (단계 S111). 스위치 (SWb) 로부터의 아날로그 전압값이 스위치 (SWa) 로부터의 아날로그 전압값보다 작은 경우에는, 스위치 (SWa) 로부터의 아날로그 전압을 피크 전압 출력 단자 (707) 에 공급한다 (단계 S112).
또한, 스위치 (SWb) 로부터의 아날로그 전압값이 스위치 (SWa) 로부터의 아날로그 전압값과 동등한 경우에는, 단계 S111 과 단계 S112 의 어느 것으로 진행되어도 된다.
이로써, 피크 전압 출력 단자 (707 또는 708) 에는, 전압값이 가장 큰 아날로그 전압을 출력하고 있는, 스위치 (SWa 또는 SWb) 로부터의 아날로그 전압이 공급된다. 여기서, 그 스위치 (SWa 또는 SWb) 의 일단에는 각각 대응하는 출력 단자 (503) 가 접속되어 있고, 스위치 (SWa 및 SWb) 에 대한 아날로그 전압은 각각, 이 대응하는 출력 단자 (503) 로부터 공급되고 있다. 요컨대, 피크 전압 출력 단자 (707 또는 708) 에 공급되는 아날로그 전압은, n 개의 출력 단자 (503) 로부터 각각 출력된 n 종류의 아날로그 전압 중, 전압값이 가장 큰 아날로그 전압으로 되어 있는 것으로 이해할 수 있다.
토너먼트·알고리즘 발생 회로 (713) 는, 상기 집적 회로 시험 장치에 상기 시리얼 데이터를 공급한다 (단계 S12). 그 집적 회로 시험 장치는, 주지의 시리얼 데이터 해석 기능 또는 해석 프로그램을 사용하여, 공급된 그 시리얼 데이터를 해석함으로써, n 개의 출력 단자 (503) 중 피크 전압 출력 단자 (707 (단계 S112 시) 또는 708 (단계 S111 시)) 에 아날로그 전압을 공급하고 있는 출력 단자 (503) 를 특정 (선택) 한다 (단계 S13).
또한 도 13 에 나타내는 검사 장치에서는, 상기 시리얼 데이터를 기억하고, 또한 단계 S13 후에, 선택 전환 신호에 의해 비교 결과 처리 회로 (704) 의 극성 결정 회로 (714) 를, n 종류의 각 아날로그 전압 중, 전압값이 가장 작은 아날로그 전압을 선택하는 극성 (「1」의 신호가 입력되면 「0」의 신호를, 「0」의 신호가 입력되면 「1」의 신호를 래치 회로 (715) 에 출력한다) 으로 설정한다. 계속해서, 단계 S6 으로부터 단계 S71 또는 S72 로 진행되는 경우에 있어서의 조건 및 단계 S10 으로부터 단계 S111 또는 S112 로 진행되는 경우에 있어서의 조건은, 도 14 에 나타내는 플로우 차트에 대해 반대로 하고, 그 이외에는 도 14 에 나타내는 플로우 차트와 동일한 처리를 실시한다. 이로써, 피크 전압 출력 단자 (707 또는 708) 에는, n 개의 출력 단자 (503) 로부터 각각 출력된 n 종류의 아날로그 전압 중, 전압값이 가장 작은 아날로그 전압을 공급할 수 있음과 함께, 상기 집적 회로 시험 장치에는 상기 시리얼 데이터를 공급할 수 있다.
또한 일련의 처리 결과, 전압값이 가장 큰 아날로그 전압과 전압값이 가장 작은 아날로그 전압은, 피크 전압 출력 단자 (707 및 708) 의 서로 상이한 일방에 공급된다.
그리고, 상세한 것에 대해서는 후술하겠지만, 피크 전압 출력 단자 (707 및 708) 에는, 각각에 AD 변환기 (902) (도 6 참조) 가 접속되어 있다. 이 AD 변환기 (902) 는 각각, 대응하는 피크 전압 출력 단자 (707 및 708) 에 인가된 아날로그 전압값을 측정하고, 그 아날로그 전압값이 규정의 전압 범위 내에 들어가 있는지의 여부를 판정함으로써, 반도체 집적 회로 장치 (IC2) 의 검사 (양부 판정) 를 실시한다.
도 4 는 반도체 집적 회로 장치로부터 출력되는 각 아날로그 전압 전부를 직접 검사하는 경우에 있어서의 반도체 집적 회로 장치 및 그 검사 장치의 개략 구성을 나타내는 블록도이다.
반도체 집적 회로 장치 (IC3) 는, 반도체 집적 회로 장치 (IC1 (도 8 참조) 및 IC2 (도 1 참조)) 와 동일한 구성을 갖고 있는 것으로서, 여기서는 일례로서 단자 「1」 ∼ 「10」의 10 개의 출력 단자를 갖고 있는 것으로 한다. 당연히, 반도체 집적 회로 장치 (IC3) 의 출력 단자의 개수는 10 개로 한정되지 않으며, 2 개 이상이면 특별히 한정되지 않는다.
단자 「1」 ∼ 「10」각각에는, 대응하는 10 개의 AD 변환기 (801) 의 입력단이 접속되어 있다. 각 AD 변환기 (801) 의 출력단은, 연산기 (802) 에 접속되어 있다.
AD 변환기 (801) 는, 접속된 단자 「1」 ∼ 「10」의 어느 것으로부터의 아날로그 전압이 입력되면, 그 아날로그 전압을 디지털 신호 (디지털값) 로 변환하여 출력하는 것으로서, 그 아날로그 전압의 전압값에 따른 디지털값을 출력하는 점에서, 전압계로서의 기능을 추가로 완수하고 있다. 또한 엄밀하게 말하면, 도 4 에 나타내는 AD 변환기 (801) 는, 전단의 주지되어 있는 AD 변환기 (AD 변환 회로) 에 추가하여, 그 AD 변환기가 출력한 디지털값을 기억하기 위한 후단의 기억 장치를 추가로 구비하고 있다.
연산기 (802) 는, 각 AD 변환기 (801) 로부터의 디지털값에 기초하여, 단자 「1」 ∼ 「10」각각으로부터 출력된 10 종류의 아날로그 전압의 검사를 실시함으로써, 반도체 집적 회로 장치 (IC3) 의 검사 (합격 여부 판정) 를 실시한다. 연산기 (802) 의 구체적인 구성은, 주지된 관용 기술로 실현할 수 있는 것이기 때문에, 상세한 설명을 생략한다.
도 5(a) 는 반도체 집적 회로 장치 (IC3) 의 단자 「1」 ∼ 「10」각각으로부터 출력된 10 종류의 아날로그 전압 전부에 있어서의 출력처의 단자 번호 (가로축) 에 대한 아날로그 전압값 (세로축) 의 관계의 일례를 나타내는 그래프이다.
도 5(b) ∼ 5(d) 는 도 5(a) 의 그래프에 나타내는 관계를 갖고 있는 각 아날로그 전압을 전부 검사함으로써, 반도체 집적 회로 장치 (IC3) 의 검사를 실시하는 흐름을 나타내는 그래프이다. 도 5(b) ∼ 5(d) 에 나타내는 그래프도, 출력처의 단자 번호 (가로축) 에 대한 아날로그 전압값 (세로축) 의 관계를 나타내는 것이다.
반도체 집적 회로 장치 (IC3) 의 단자 「1」 ∼ 「10」각각으로부터 출력된 10 종류의 아날로그 전압 (도 5(a) 참조) 은, 각각 대응하는 AD 변환기 (801) 에서 디지털값으로 변환되어, 연산기 (802) 에 공급된다.
연산기 (802) 에서는, 먼저 각 AD 변환기 (801) 로부터의 디지털값에 기초하여, 단자 「1」 ∼ 「10」각각으로부터 출력된 각 아날로그 전압 중, 전압값이 최대가 되는 단자 「9」로부터의 아날로그 전압 및 전압값이 최소가 되는 단자 「8」로부터의 아날로그 전압을 추출하는, 즉, 최소 및 최대 아날로그 전압의 소트를 실시한다 (도 5(b) 의 특히 「8」및 「9」참조).
계속해서 연산기 (802) 에서는, 추출하지 않은 단자 「1」 ∼ 「7」및 「10」으로부터의 각 아날로그 전압을 AD 변환하여 얻어진 각 디지털값을 제외한다 (도 5(c) 참조).
계속해서 연산기 (802) 에서는, 추출한 단자 「8」및 「9」로부터의 각 아날로그 전압의 전압값이, 규정되어 있는 범위 내인 Pass＿area 에 들어가 있는지의 여부를 검사하여, 각 아날로그 전압의 합격 여부 판정을 실시한다 (도 5(d) 참조).
또한 도 5(d) 에 나타내는 그래프에 있어서, Pass＿area 는, 아날로그 전압의 전압값에 있어서의 VL (Pass＿area 하한) ∼ VH (Pass＿area 상한) 로 하고 있다.
단자 「9」로부터의 아날로그 전압은 Pass＿area 에 들어가 있기 때문에, 이상이 인정되지 않는다 (합격이다). 한편, 단자 「8」로부터의 아날로그 전압은 Pass＿area 에 들어가 있지 않기 때문에, 이상이 인정된다 (불합격이다).
도 4 에 나타내는 검사 장치 및 도 5(a) ∼ 5(d) 에 관련된 검사 방법에 의하면, 반도체 집적 회로 장치 (IC3) 의 출력 단자의 개수와 동일한 수인 AD 변환기 (801) 가 필요하기 때문에, 비용 면에서 불리하다. 또한 이 검사 장치 및 검사 방법에 의하면, 연산기 (802) 에 있어서의 처리 공정이 많기 때문에 검사의 고속화가 곤란하고, 또한 연산기 (802) 의 대형화 및 복잡화, 및 이들에 수반되는 검사의 고비용화를 초래하게 된다.
도 6 은 반도체 집적 회로 장치로부터 출력되는 각 아날로그 전압 중, 전압값이 최대가 되는 아날로그 전압 및 전압값이 최소가 되는 아날로그 전압의 적어도 일방만을 검사하는 경우에 있어서의 반도체 집적 회로 장치 및 그 검사 장치의 개략 구성을 나타내는 블록도이다.
반도체 집적 회로 장치 (IC3) 의 단자 「1」 ∼ 「10」에는, 선택 회로 (901) 가 접속되어 있다. 선택 회로 (901) 에는, 2 개의 AD 변환기 (902) 의 입력단이 접속되어 있다. 각 AD 변환기 (902) 의 출력단은, 연산기 (903) 에 접속되어 있다.
선택 회로 (901) 로는, 바람직하게는 도 3 및 도 13 에 나타내는 선택 회로 (스위치 (SWa1 ∼ SWan 및 SWb1 ∼ SWbn) 를 구비한 매트릭스 스위치 회로 (701), 컴퍼레이터 (703) 및 비교 결과 처리 회로 (704)) 또는 그 선택 회로와 동일한 기능을 갖는 회로가 이용된다. 선택 회로 (901) 로서의 도 3 및 도 13 에 나타내는 그 선택 회로는, 스위치 (SWa1 ∼ SWa10 및 SWb1 ∼ SWb10) (편의상 도시는 생략함) 가 반도체 집적 회로 장치 (IC3) 의 대응하는 단자 「1」 ∼ 「10」에 각각 접속되고, 피크 전압 출력 단자 (707 및 708) 가 각 AD 변환기 (902) 의 입력단에 각각 접속된다.
AD 변환기 (902) 는, 도 4 에 나타내는 AD 변환기 (801) 와 실질적으로 동일한 구성이기 때문에, 상세한 설명을 생략한다.
연산기 (903) 는, 각 AD 변환기 (902) 로부터의 디지털값에 기초하여, 단자 「1」 ∼ 「10」각각으로부터 출력된 10 종류의 아날로그 전압 중, 선택 회로 (901) 에 의해 선택된 어느 2 종류의 아날로그 전압의 검사를 실시함으로써, 반도체 집적 회로 장치 (IC3) 의 검사 (합격 여부 판정) 를 실시한다. 연산기 (903) 의 구체적인 구성은 역시 주지된 관용 기술로 실현할 수 있기 때문에, 상세한 설명을 생략한다.
또한, 선택 회로 (901) 로서, 도 1 에 나타내는 선택 회로 (아날로그 전압 비교 선택 회로 (501)) 또는 그 선택 회로와 동일한 기능을 갖는 회로가 이용되는 경우에는, AD 변환기 (902) 를 1 개만 사용하여, 피크 전압 출력 단자 (502) 가 1 개인 AD 변환기 (902) 에 접속되는 구성으로 하면 된다 (도 12 참조).
도 7(a) 는 도 5(a) 와 동일하게, 반도체 집적 회로 장치 (IC3) 의 단자 「1」 ∼ 「10」각각으로부터 출력된 10 종류의 아날로그 전압 전부에 있어서의, 출력처의 단자 번호 (가로축) 에 대한 아날로그 전압값 (세로축) 의 관계의 일례를 나타내는 그래프이다.
도 7(b) ∼ 도 7(e) 는, 도 7(a) 의 그래프에 나타내는 관계를 갖고 있는 각 아날로그 전압 중, 선택 회로 (901) 에 의해 선택된 아날로그 전압만을 검사함으로써, 반도체 집적 회로 장치 (IC3) 의 검사를 실시하는 흐름을 나타내는 그래프이다. 도 7(b) ∼ 도 7(e) 에 나타내는 그래프도, 출력처의 단자 번호 (가로축) 에 대한 아날로그 전압값 (세로축) 의 관계를 나타내는 것이다.
반도체 집적 회로 장치 (IC3) 의 단자 「1」 ∼ 「10」각각으로부터 출력된 10 종류의 아날로그 전압 (도 7(a) 참조) 은, 선택 회로 (901) 에 의해, 전압값이 최대가 되는 단자 「9」로부터의 아날로그 전압 (도 7(b) 참조) 및 전압값이 최소가 되는 단자 「8」로부터의 아날로그 전압 (도 7(c) 참조) 의 적어도 일방만이 선택 (추출) 된다.
선택 회로 (901) 에 의해 선택된 단자 「9」로부터의 아날로그 전압은 일방의 AD 변환기 (902) 에, 단자 「8」로부터의 아날로그 전압은 타방의 AD 변환기 (902) 에 각각 공급되어, AD 변환에 의해 디지털값으로 변환되고, 이들 각 디지털값은 연산기 (903) 에 공급된다.
연산기 (903) 에서는, 일방의 AD 변환기 (902) 로부터의 디지털값에 기초하여, 단자 「9」로부터의 아날로그 전압이 Pass＿area 에 들어가 있는지의 여부를 검사하여, 단자 「9」로부터의 아날로그 전압의 합격 여부 판정을 실시한다 (도 7(d) 참조). 단자 「9」로부터의 아날로그 전압은 Pass＿area 에 들어가 있기 때문에, 이상이 인정되지 않는다 (합격이다).
또한 연산기 (903) 에서는, 타방의 AD 변환기 (902) 로부터의 디지털값에 기초하여, 단자 「8」로부터의 아날로그 전압이 Pass＿area 에 들어가 있는지의 여부를 검사하여, 단자 「8」로부터의 아날로그 전압의 합격 여부 판정을 실시한다 (도 7(e) 참조). 단자 「8」로부터의 아날로그 전압은 Pass＿area 에 들어가 있지 않기 때문에, 이상이 인정된다 (불합격이다).
또한, 선택 회로 (901) 로서의 도 1 에 나타내는 그 선택 회로는, 피크 전압 출력 단자 (502) 라는 1 개의, 피크값을 갖고 있는 아날로그 전압의 출력 단자를 갖고 있기 때문에, 도 7(b) 및 도 7(d) 에 나타내는, 전압값이 최대가 되는 단자로부터의 아날로그 전압을 사용한 검사와, 도 7(c) 및 도 7(e) 에 나타내는, 전압값이 최소가 되는 단자로부터의 아날로그 전압을 사용한 검사를 각각 상이한 타이밍으로 실시하게 된다. 한편, 선택 회로 (901) 로서의 도 3 및 도 13 에 나타내는 그 선택 회로는, 피크 전압 출력 단자 (707 및 708) 라는 2 개의 단자를 갖고 있기 때문에, 이들 검사를 동시에 실시할 수 있다.
도 6 에 나타내는 검사 장치 및 도 7(a) ∼ 도 7(e) 에 관련된 검사 방법에 의하면, AD 변환기의 개수를 감소시킬 수 있기 때문에, 비용 면에서 유리하다. 또한 이 검사 장치 및 검사 방법에 의하면, 연산기 (903) 에 있어서의 처리 공정을 줄일 수 있기 때문에 검사의 고속화를 도모할 수 있고, 또한 연산기 (903) 의 대형화 및 복잡화, 및 이들에 수반되는 검사의 고비용화의 억제를 도모할 수 있게 된다.
요컨대, 도 6 에 나타내는 검사 장치 및 도 7(a) ∼ 도 7(e) 에 관련된 검사 방법에 의하면, 10 종류의 아날로그 전압으로부터 2 종류의 아날로그 전압을 선택하고, 선택한 2 종류의 아날로그 전압만을 검사하기 때문에, 반도체 집적 회로 장치 (IC3) 의 출력 단자의 개수 증가에 대한 검사 대상 (측정 대상) 이 되는 아날로그 전압의 종류 수의 증가를 억제할 수 있다. 이 때문에, 검사 대상이 되는 아날로그 전압을, AD 변환기 (902) 에 의해 AD 변환하여 얻어지는 디지털값을 취급하게 되는 디지털 회로인 연산기 (903) 의 물리적인 대형화 및 필요한 기억 용량의 증대는 억제할 수 있다.
또한, 특히 도 1 에 나타내는 검사 장치에서는, 아날로그 전압의 선택은, 아날로그 전압만을 취급하는 비교적 저렴한 선택 회로 (901) 에 의해 실시하기 때문에, 상기 서술한 연산기 (903) 의 대형화 억제도 더불어, 큰 검사의 저비용화를 도모할 수 있게 된다.
또한, 도 6 에 나타내는 검사 장치 및 도 7(a) ∼ 도 7(e) 에 관련된 검사 방법에 의하면, 반도체 집적 회로 장치 (IC3) 의 검사시에 아날로그 전압의 측정 대상의 수는 감소될 수 있기 때문에, 검사의 고속화를 도모할 수 있게 된다.
이상으로부터, 도 6 에 나타내는 검사 장치 및 도 7(a) ∼ 도 7(e) 에 관련된 검사 방법에 의하면, 검사 장치에 있어서의 디지털 회로의 소형화와 검사의 저비용화 및 고속화를 도모할 수 있기 때문에, 복수의 반도체 집적 회로 장치를 동시에 검사하는 검사 기술의 실현을 곤란하게 하는 원인이 되는 각 문제를 극복할 수 있어, 당해 검사 기술의 실현에 바람직하다.
본 발명에 관련된 선택 회로는 전부, 서로 동일한 시각에 각 출력 단자로부터 일제히 출력되는 아날로그 전압에 대해 각 아날로그 전압의 선택을 실시하는 것으로서, 어느 특정한 시각에 있어서의 각 아날로그 전압으로부터, 예를 들어 전압값이 최대 및/또는 최소가 되는 아날로그 전압 (소정의 전압 특성을 갖는 아날로그 전압) 을 선택하는 것이다.
여기서, 본 실시형태에 있어서, 예를 들어 검사 대상이 되는 반도체 집적 회로 장치가 액정 표시 장치의 구동 장치인 경우, 그 구동 장치에 형성된 각 출력 단자로부터의 아날로그 전압은 계조 전압에 대응한다. 계조 전압은 경과 시간에 따라 전압값이 변동되는 한편, 동일한 시각에 있어서 구동 장치의 각 출력 단자로부터 출력되는 계조 전압은 이상적으로 서로 동일한 전압값이 된다.
상기 계조 전압을 이용하여 상기 구동 장치의 검사를 실시하는 본 발명에 관련된 검사 장치 및 검사 방법에 의하면, 임의의 시각에 있어서 각 출력 단자로부터 일제히 출력되는 아날로그 전압으로부터, 소정의 전압 특성을 갖는 아날로그 전압을 적절히 선택하고, 선택한 아날로그 전압에 기초해서만 구동 장치의 검사를 실시할 수 있다. 일제히 출력되는 각 아날로그 전압값의 대소 비교를 실시하기 위한 구성으로는, 도 1, 도 3 및 도 13 에 나타내는 각 선택 회로와 같이, 주지의 컴퍼레이터를 사용한 전압 비교를 실시하는 간단한 구성으로 충분하다. 또한 이 검사 장치 및 검사 방법에 의하면, 경과 시간에 따라 계조 전압값이 변동되어, 소정의 전압 특성을 갖는 아날로그 전압을 출력하는 출력 단자가 변경되었다고 해도, 그 변경 후의 시각에 있어서, 상기 서술한 각 아날로그 전압값의 대소 비교를 재차 실시함으로써, 소정의 전압 특성을 갖는 아날로그 전압을 재차 선택할 수 있다.
본 실시형태에서는, 선택 회로가 1 종류 또는 2 종류의 아날로그 전압 (전압값이 최대 및/또는 최소가 되는 아날로그 전압) 을 선택하는 구성인데, 선택하는 아날로그 전압의 종류 수는, 이 1 종류 또는 2 종류로 한정되지 않는다. 즉, 본 발명에 관련된 선택 회로는, n 종류의 아날로그 전압으로부터 소정의 전압 특성을 갖는 1 종류 이상 n 종류 미만의 그 아날로그 전압을 선택하는 구성으로만 있으면, 선택하는 아날로그 전압의 종류 수가 특별히 한정되지 않는다.
또한 본 발명에 관련된 반도체 집적 회로 장치의 검사 장치 및 검사 방법은, 선택하는 상기 아날로그 전압은, n 종류의 상기 아날로그 전압 중, 전압값이 가장 큰 아날로그 전압 및 전압값이 가장 작은 아날로그 전압의 적어도 일방을 포함하는 것을 특징으로 하는 것이 바람직하다.
상기 구성에 의하면, 검사 대상이 되는 아날로그 전압을, 최대값을 갖는 아날로그 전압 및 최소값을 갖는 아날로그 전압의 적어도 일방으로 함으로써, 이후의 검사를 간단하게 실시할 수 있다. 즉, 최대값을 갖는 아날로그 전압 및 최소값을 갖는 아날로그 전압의 적어도 일방을 검사한 검사 결과를 알 수 있으면, 이들 각 아날로그 전압을 검사한 검사 결과를 반도체 집적 회로 장치의 검사 결과로 간주하였을 때에, 모든 아날로그 전압을 검사한 경우와 대체로 동일한 반도체 집적 회로 장치의 검사 결과가 얻어진다. 또한 이 효과는, 검사 대상이 되는 아날로그 전압을, 최대값을 갖는 아날로그 전압 또는 최소값을 갖는 아날로그 전압으로 해도 얻어지는데, 최대값을 갖는 아날로그 전압 및 최소값을 갖는 아날로그 전압으로 하는 편이 보다 크다.
본 발명은 상기 서술한 실시형태로 한정되지는 않으며, 청구항에 나타낸 범위에서 다양한 변경이 가능하다. 즉, 청구항에 나타낸 범위에서 적절히 변경한 기술적 수단을 조합하여 얻어지는 실시형태에 대해서도 본 발명의 기술적 범위에 포함된다.
본 발명에 관련된 반도체 집적 회로 장치의 검사 장치 및 검사 방법은, 검사의 저비용화 및 고속화를 도모할 수 있기 때문에, 복수의 반도체 집적 회로 장치를 동시에 검사하는 검사 기술 (반도체 집적 회로 장치의 다수 개 동측화) 의 실현시에 바람직하므로, 입력된 디지털 신호를 아날로그 전압으로 변환하여 출력하는 DA 변환기를 내장하고, 이 DA 변환기로부터의 아날로그 전압을 출력하는 출력 단자를 갖고 있는 반도체 집적 회로 장치의 검사 장치 및 검사 방법에 적용할 수 있다. 또한, 그 반도체 집적 회로 장치의 일례로는, 액정 표시 장치의 구동 장치, 복수 개의 DA 변환기, 1 개의 장치 혹은 회로 블록에 복수 개의 전압 출력 증폭기가 구비된 다른 반도체 집적 회로 장치를 들 수 있다.
501 아날로그 전압 비교 선택 회로 (반도체 집적 회로 장치의 검사 장치, 선택 회로)
503 출력 단자
701 매트릭스 스위치 회로 (반도체 집적 회로 장치의 검사 장치, 선택 회로)
SWa1 ∼ SWan 및 SWb1 ∼ SWbn 스위치 (반도체 집적 회로 장치의 검사 장치, 선택 회로)
703 컴퍼레이터 (반도체 집적 회로 장치의 검사 장치, 선택 회로)
704 비교 결과 처리 회로 (반도체 집적 회로 장치의 검사 장치, 선택 회로)
901 선택 회로 (반도체 집적 회로 장치의 검사 장치)
IC2 반도체 집적 회로 장치
IC3 반도체 집적 회로 장치

Claims (4)

  1. n 은 2 이상의 자연수이고,
    반도체 집적 회로 장치에 형성된 n 개의 출력 단자 각각으로부터 출력되는, n 종류의 아날로그 전압으로부터, 1 종류 이상 n 종류 미만의 그 아날로그 전압을 선택하여, 선택한 그 아날로그 전압에 대해서만, 그 아날로그 전압값이 규정의 전압 범위 내에 들어가 있는지 아닌지를 판정함으로써, 그 반도체 집적 회로 장치의 검사를 실시하되,
    상기 아날로그 전압을 선택하는 것은, 상기 n 종류의 아날로그 전압 중 2 개의 아날로그 전압을 입력받고, 입력받은 2 개의 아날로그 전압의 대소를 비교하며, 대소 선택 신호에 따라 상기 입력받은 2 개의 아날로그 전압 중 어느 하나를 출력하는 것을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 검사 방법.
  2. 제 1 항에 있어서,
    선택하는 상기 아날로그 전압은, n 종류의 상기 아날로그 전압 중, 전압값이 가장 큰 아날로그 전압 및 전압값이 가장 작은 아날로그 전압의 적어도 일방을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 검사 방법.
  3. n 은 2 이상의 자연수이고,
    반도체 집적 회로 장치에 형성된 n 개의 출력 단자 각각으로부터 출력되는, n 종류의 아날로그 전압으로부터, 1 종류 이상 n 종류 미만의 그 아날로그 전압을 선택하여 출력하는 복수의 선택 회로와, 상기 선택 회로가 선택하는 아날로그 전압에 대해서만, 그 아날로그 전압값이 규정의 전압 범위 내에 들어가 있는지 아닌지를 판정하는 연산기를 구비하되,
    상기 복수의 선택 회로 각각은, 상기 n 종류의 아날로그 전압 중 2 개의 아날로그 전압을 입력받고, 입력받은 2 개의 아날로그 전압의 대소를 비교하며, 대소 선택 신호에 따라 상기 입력받은 2 개의 아날로그 전압 중 어느 하나를 출력하는 것을 특징으로 하는 반도체 집적 회로 장치의 검사 장치.
  4. 제 3 항에 있어서,
    상기 선택 회로가 선택하는 아날로그 전압은, n 종류의 상기 아날로그 전압 중, 전압값이 가장 큰 아날로그 전압 및 전압값이 가장 작은 아날로그 전압의 적어도 일방을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 검사 장치.
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