JP2002350498A - 半導体試験装置の並列処理方法及び半導体試験装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】複数のメモリバンクとコントローラとデータ処
理プロセッサとを備え、測定の実行とデータ処理を並行
して行う半導体試験装置と並列処理方法。 【解決手段】コントローラ２０ｂは測定の実行に対応す
る測定条件に基づいて測定データの収集を制御し、測定
条件データをメモライズドレジスタ１０へ設定するステ
ップと、コントローラ２０ｂは測定の格納が終了したら
測定の終了を通知するステップと、データ処理プロセッ
サ５０ｂはメモリバンクＭＢに格納した測定データの読
出しと共に、メモライズドレジスタ１０に格納した測定
条件データを読み出すステップと、データ処理プロセッ
サ５０ｂは同期管理された両データを受けて、測定デー
タを所定に処理して所定に判定するステップとを具備す
ることを特徴とする半導体装置の並列処理方法。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、複数のメモリバ
ンクを備えて測定の実行と測定データのデータ処理とを
並行処理する構成を備える半導体試験装置の並列処理方
法及び半導体試験装置に関する。特に、複数のメモリバ
ンクを備えて測定の実行と測定データのデータ処理とを
並行処理する構成を備える半導体試験装置において、読
出しするメモリバンクの測定データに対応する測定条件
データをハード的に関連付けして読出し可能な構成を備
えて、両者のデータの同期を管理できる並行処理構成を
備える半導体試験装置に関する。

【０００２】

【従来の技術】被試験デバイス（ＤＵＴ）としては、液
晶表示器を駆動するＬＣＤドライバＩＣの出力ピン（Ｌ
ＣＤピン）のように、出力電圧がステップ的なアナログ
電圧を発生出力するドライバＩＣがある。このＬＣＤピ
ン数は数百ピンと多数ピンである。これを対象とする半
導体試験装置とするＬＣＤドライバテスタがある。基本
構成はロジック用の半導体試験装置と類似している。
尚、半導体試験装置は公知であり技術的に良く知られて
いる為、その詳細説明については省略する。

【０００３】ＬＣＤドライバＩＣの試験項目は、液晶表
示器の表示ばらつきが生じないことが求められているの
で、所望複数ＬＣＤピン間のアナログ出力の偏差が無い
ことを検査する偏差試験や、セットリング試験等の項目
がある。例えばＬＣＤピン間で出力する階調電圧の偏差
としては±４mVが要求される。

【０００４】図１（ａ）はＬＣＤドライバＩＣの複数出
力ピン間の偏差試験等に係る要部原理構成図を示してい
る。この構成は、２系統のメモリバンクＭＢ１、ＭＢ２
の一方を測定に適用し、他方のバンクをデータ処理に適
用することで、測定実行とデータ処理とを並行して処理
できるように構成している。図１（ａ）に示す原理構成
要素は、ＡＤ変換器１００と、バンク切替スイッチＳＷ
１、ＳＷ２と、メモリバンクＭＢ１、ＭＢ２と、コント
ローラ２０と、レジスタ１０と、データ処理プロセッサ
５０と、プロセッサ３０とを備える。

【０００５】ＡＤ変換器１００は、例えば１６ビット程
度の分解能を備える数百ＫＨｚ程度までのクロック速度
でサンプリングできるデジタイザであって、所定複数チ
ャンネル、例えば１６０チャンネルを備えている。測定
は、デバイス試験の実行に基づく所望のサンプリングク
ロックＳＣＬＫによって、所定複数チャンネルのＬＣＤ
ピンのアナログ出力電圧を同期したタイミングでサンプ
リングする。ＡＤ変換された各チャンネルの測定データ
ＭＤ１である、例えば１６ビットｘ１６０チャンネルの
データは、バンク切替スイッチＳＷ１を介して２系統備
える何れかのメモリバンクへ連続的に格納する。尚、図
示無いが、ＡＤ変換器１００の前段にはマルチプレクサ
が備えられていて、ＤＵＴの多数本のＬＣＤピンとＡＤ
変換器１００とを所望に割り付け接続されている。

【０００６】バンク切替スイッチＳＷ１、ＳＷ２は、２
系統のメモリバンクＭＢ１、ＭＢ２に対して、格納と転
送とを交互に切り替えるための例えば１６ビット幅ｘ１
６０チャンネルのマルチプレクサである。切り替え制御
はコントローラ２０により所定に制御される。一方のバ
ンク切替スイッチＳＷ１は、格納対象のメモリバンクへ
測定データＭＤ１を供給し、他方のバンク切替スイッチ
ＳＷ２は前回に格納されたメモリバンクの測定データＭ
Ｄ１を読み出してデータ処理プロセッサ５０へ供給す
る。

【０００７】２系統のメモリバンクＭＢ１、ＭＢ２は、
２系統を備える一方のメモリバンクで測定を実行し、他
方のメモリバンクでデータ処理を実行できるように構成
されている。これにより、測定実行とデータ処理の実行
とを並行動作可能としている。これは、最大１２８０の
ＬＣＤピンに対して８１９２階調以上を一度に試験して
格納可能なメモリ容量を備えている。尚、１チャンネル
の測定データＭＤ１において、データの格納は１６ビッ
ト単位で行われ、データ処理プロセッサ５０への読出し
転送動作は３２ビット単位で行われる。尚、メモリバン
クＭＢ１、ＭＢ２に対して上記ＡＤ変換器１００のサン
プリング周波数が低い場合には、図５に示すように、デ
ータセレクタ１２０を追加して備えて、時分割格納形態
に構成させ、このに基づきメモリバンクＭＢ１、ＭＢ２
とバンク切替スイッチＳＷ１、ＳＷ２との回路規模を数
分の１に低減したシステム構成のものもある。書込みの
場合には、上記ＡＤ変換器１００からの測定データＭＤ
１をバンク切替スイッチＳＷ１を介して受けて、サンプ
リングクロックＳＣＬＫに対応するアドレスを内部で発
生して順次測定データＭＤ１を格納していく。読出しの
場合にはデータ処理プロセッサ５０からの読出しクロッ
クＲＣＬＫに対応するアドレスを内部で発生して順次読
み出した読出しデータをバンク切替スイッチＳＷ２を介
してデータ処理プロセッサ５０へ供給する。

【０００８】図１（ｂ）の動作シーケンスに示すよう
に、両メモリバンクは格納動作と転送動作を交互に行
う。即ち、一方のメモリバンクが測定データＭＤ１を格
納しているときに、他方のメモリバンクが格納された測
定データＭＤ１をデータ処理プロセッサ５０へ転送す
る。このように２系統による繰り返しサイクルの実行に
よって、測定実行とデータ処理とが並行して実行される
結果、デバイス試験のスループットが向上される。

【０００９】コントローラ２０は、測定データの収集制
御用であって、プロセッサ３０からの制御情報３２ｓを
受け、これに基づきレジスタ１０へ測定条件等をセット
し、更に、この測定条件等に基づきＡＤ変換器１００
と、バンク切替スイッチＳＷ１、ＳＷ２と、メモリバン
クＭＢ１、ＭＢ２とを所望に制御して測定実行の全体を
制御する。

【００１０】レジスタ１０は、システム構成／ＤＵＴの
品種によって異なるが、例えば２５個を備える。レジス
タへ格納される測定条件等のレジスタ内容は、次の測定
実行に先だってセットされる。例えばＡＤ変換器１００
の分解能を変更するパラメータ情報や、ＬＣＤピンから
出力される階段状のドライバ波形の発生条件を示すモー
ド情報や、どちらのメモリバンクへ格納するかの格納バ
ンク情報等がある。また動作状態や結果を示すフラグ等
もこのレジスタへ格納される。より具体的なレジスタ内
容を示すと、メモリバンクの接続状態の設定、測定開始
コソンド/ステイタス、測定データに付与する識別コー
ドを設定、測定データをメモリに格納するモード、測定
するステップ数を設定する、測定するレンジの設定、ア
ベレージング回数を設定、CALデータによる補正のON/OF
Fの設定、メモリマップモードの設定、データ取込みの
許可/禁止を設定、測定異常終了時の要因を示すフラ
グ、DMA転送時のLocal address の設定、DMA転送時の転
送サイズの設定、ボードID、その他がある。

【００１１】データ処理プロセッサ５０は、例えば複数
個のＤＳＰ構成を備えていて、メモリバンクから連続的
に３２ビット単位／チャンネルで読み出される読出しデ
ータＭＤ６を受けて、この読出し動作に対応して処理で
きる高速処理が可能な構成を備えている。更に、プロセ
ッサ３０との通信機能を備えて当該読出しデータＭＤ６
の測定条件等をプロセッサ３０の測定条件記憶部３４か
ら受けて、その測定条件に対応するデータ処理を行い、
その結果の良否判定等の評価結果をプロセッサ３０へ通
知等を行う。

【００１２】プロセッサ（テストプロセッサ）３０は、
半導体試験装置の全体を制御するテストプロセッサであ
り、試験の実行以外にも記憶媒体ＨＤＤからの読出し／
書込み動作や、ハンドラ装置や上位ワークステーション
や、操作端末とのインタフェースや、他のアプリケーシ
ョンの実行制御等の多様な制御を並行して実行する。ま
た、試験の実行に先立って、当該試験の実行に対応する
測定条件を測定条件記憶部３４から得てコントローラ２
０を介してレジスタ１０へ設定する。更に、プロセッサ
内の測定条件記憶部３４はデータ処理用プロセッサへも
対応するデータ処理を行う測定条件データ３４ｓを記憶
しておき、これをデータ処理プロセッサ５０へ通知す
る。従って、メモリバンクを切り替えて交互に試験実行
する都度、これに同期した測定条件データ３４ｓを通知
する必要がある。

【００１３】次に、図２のテストプロセッサ側の測定実
行とデータ処理プロセッサ側のデータ処理のフローチャ
ートを示して説明する。第１に、テストプロセッサ側の
処理ステップとしては、ステップＳ１０からステップＳ
１９が第１の測定サイクルであり、ステップＳ２０から
ステップＳ２９が第２の測定サイクルである。以下、同
様にして測定サイクルの繰り返しが行われる。

【００１４】バンクの設定ステップＳ１０は、次の空き
予定のメモリバンクへ測定データＭＤ１を格納するよう
に切り替え制御するバンク選択情報をコントローラ２０
を介してレジスタ１０の所定の位置へセットする。この
段階では回路要素に対する実際の制御は行わない。

【００１５】測定条件設定ステップＳ１２は、次のメモ
リバンクに格納する為の各種の測定条件をコントローラ
２０を介してレジスタ１０の所定の位置へセットする。
この段階でも回路要素に対して実際の制御は行わない。

【００１６】測定条件通知ステップＳ１３は、次回のデ
ータ処理を行うために必要となるデータ処理条件をレジ
スタ１０から読出して測定条件管理ステップＳ１５へ通
知する。このデータ処理条件の一例としては上述した測
定条件がある。これら測定条件の中で、データ処理用と
して使用されるものは測定条件記憶部３４にも保持され
る。測定条件管理ステップＳ１５は、データ処理ステッ
プＳ３６が次回のデータ処理条件を受信要求が生じたと
きに直ちに供給する。

【００１７】メモリ使用中かの判定ステップＳ１６は、
データ処理プロセッサ５０へ測定データＭＤ６の転送が
完了する迄ループ待ちをするステップである。即ち、第
１に転送が未完了であればループ待ちをし、第２に転送
が完了したら次の測定開始ステップＳ１８へ進む。

【００１８】測定開始ステップＳ１８は、上記バンク選
択情報と、上記各種の測定条件とを各回路要素に実際に
セットして、測定開始のイニシャライズをした後、当該
メモリバンクを適用して測定開始をする。この結果、バ
ンク切替スイッチＳＷ１、ＳＷ２が所定に切り替えられ
て、所定のＬＣＤピンが所定の測定条件で測定され、当
該メモリバンクへ測定データＭＤ１が順次格納開始され
る。

【００１９】測定終了かの判定ステップＳ１９は、格納
実行中にある当該メモリバンクに対する一連の格納動作
が完了する迄ループ待ちをするステップである。やが
て、最後の測定データが格納完了したらループ待ちを抜
け、データ処理プロセッサ側へ当該測定の終了を通知し
た後、次のステップへ進む。

【００２０】以後のステップＳ２０からステップ２９
は、上述したステップＳ１０からステップＳ１９と同様
の動作である。但し、適用するメモリバンクは他方のメ
モリバンクである。更に、以後においても同様の測定が
繰り返されていく。

【００２１】第２に、データ処理プロセッサ側の処理ス
テップとしては、ステップＳ３０からステップＳ３６が
第１のデータ処理サイクルであり、ステップＳ４０から
ステップＳ４６が第２のデータ処理サイクルである。以
下、同様にしてデータ処理サイクルが繰り返し行われ
る。

【００２２】測定終了かの判定ステップＳ３０は、テス
トプロセッサ側において格納実行中にある当該メモリバ
ンクに対する一連の格納動作が完了する迄ループ待ちを
するステップであり、ステップ１９に対応する。やが
て、最後の測定データが格納完了したらループ待ちを抜
けて、次のバンクの確認ステップＳ３２へ進む。

【００２３】バンクの確認ステップＳ３２は、測定デー
タを格納したバンクがメモリバンク１かメモリバンク２
かを測定条件管理ステップＳ１５からバンク情報を読み
出して確認する。この結果で、バンク情報に対応するメ
モリバンクが読出しできるようにバンク切替スイッチＳ
Ｗ２の切り替え制御を行う。

【００２４】データ読出しステップＳ３４は、読出し対
象のメモリバンクから格納されたワード数の測定データ
ＭＤ６を、データ処理プロセッサ５０の入力部に備える
バッファメモリへ３２ビット単位で読出して転送する。
転送完了すると、当該メモリバンクはデータ読出し制御
から切り離されて、空のメモリバンクとなり、次回の格
納に使用できる状態になる。

【００２５】データ処理ステップＳ３６は、コントロー
ラ２０側による当該メモリバンクへの測定終了を受け
て、入力部に備えるバッファメモリへ読出された測定デ
ータＭＤ６の一群を受け、更にこの測定データと対応す
る測定条件データ３４ｓを測定条件記憶部３４から読出
し、両者のデータに基づいて所定のデータ処理が行なわ
れて、ＬＣＤピン間のアナログ出力の許容偏差か否かの
ばらつき判定や良否判定等が行われる。

【００２６】ところで上述したように、測定データＭＤ
６と対応する測定条件データ３４ｓとの両者データは異
なる場所に格納されている為に、対応付けされるように
同期読み出し制御をする必要性がある。一方で、メモリ
バンクへ１回に格納するワード数は測定条件によって任
意であり、数ワードから最大格納ワード数と広範囲とな
る。この結果、読出される測定データＭＤ６の一群と、
対応する測定条件データ３４ｓとの両者のデータにおい
て、厳格に同期管理しないとデータ処理結果に不具合を
生じてしまう。従って、ソフトウエア的に両者のデータ
の同期を厳格に同期制御する必要があり、このことは、
同期管理が複雑となる難点がある。この点において実用
上の難点がある。

【００２７】また、図１に示す測定系とデータ処理系の
ハード構成を、複数系統を備える半導体試験装置の場合
には、更に上記同期管理が複雑になってくる難点があ
る。

【００２８】

【発明が解決しようとする課題】上述説明したように従
来技術においては、データ処理プロセッサ５０が受ける
メモリバンクからの測定データＭＤ６と、測定条件記憶
部３４からの測定条件データにおいて、両者のデータが
異なる場所に格納されている。これに伴い、両者が必ず
対応付けされるように厳格に同期管理する必要性があ
る。従って、ソフトウエア的に両者のデータの同期管理
を行うことは、ソフトウエアの制御が複雑となってくる
ので好ましくなく、この点において実用上の難点があ
る。そこで、本発明が解決しようとする課題は、複数の
メモリバンクを備えて測定の実行と取得後の測定データ
のデータ処理とを並行処理する構成を備える半導体試験
装置において、読出しするメモリバンクの測定データに
対応する測定条件データをハード的に関連付けして読出
し可能な構成を備えて、両者のデータの同期管理を容易
とする並行処理構成を備える半導体試験装置の並列処理
方法及び半導体試験装置を提供することである。

【００２９】

【課題を解決するための手段】第１の解決手段を示す。
ここで第４図は、本発明に係る解決手段を示している。
上記課題を解決するために、複数のメモリバンクＭＢ
１、ＭＢ２とコントローラ２０ｂとデータ処理プロセッ
サ５０ｂとを備えて測定の実行とデータ処理とを並行し
て処理を行う半導体試験装置の並列処理方法において、
上記コントローラ２０ｂは当該測定の実行に対応する測
定条件に基づいて測定データの収集を制御し、更にデー
タ処理プロセッサ５０ｂ側でデータ処理に適用する測定
条件データを、上記メモリバンクＭＢ１、ＭＢ２に対応
付けして備えるメモライズドレジスタ１０ａ、１０ｂへ
設定するステップ（例えば測定条件設定ステップＳ１２
とメモライズドレジスタ設定ステップＳ１７）を具備
し、上記コントローラ２０ｂは当該測定条件による測定
データの格納が完了したらデータ処理プロセッサ側へ当
該測定の終了を通知するステップ（例えば測定終了かの
判定ステップＳ１９）を具備し、上記データ処理プロセ
ッサ５０ｂは上記コントローラ２０ｂ側による当該メモ
リバンクへの測定終了を受けて、当該メモリバンクに格
納した測定データの読出しと共に、上記メモライズドレ
ジスタに格納した当該測定条件データを読出しするステ
ップ（例えばデータ及び測定条件読出しステップＳ３
５）を具備し、上記データ処理プロセッサ５０ｂは上記
測定データと当該測定条件データとした同期管理された
両データを受けて、当該測定条件データに基づいて上記
測定データを所定にデータ処理して、ばらつき判定や良
否判定等を所定に判定処理するステップ（例えばデータ
処理ステップＳ３７）を具備し、以上を具備することを
特徴とする半導体試験装置の並列処理方法である。上記
発明によれば、複数のメモリバンクを備えて測定の実行
と取得後の測定データのデータ処理とを並行処理する構
成を備える半導体試験装置において、測定実行時の測定
条件を示す測定条件データに基づいてメモリバンクに格
納し、格納された測定データのデータ処理を行うとき
に、読出しするメモリバンクの測定データに対応する測
定条件データをハード的に関連付けして読出し可能な構
成を備えて、両者のデータの同期管理を容易とする並行
処理構成を備える半導体試験装置の並列処理方法及び半
導体試験装置が実現できる。

【００３０】次に、第２の解決手段を示す。ここで第３
図は、本発明に係る解決手段を示している。上記課題を
解決するために、並行処理を行う為に測定データを格納
する複数のメモリバンクを備えて被試験デバイスの測定
実行と、前記メモリバンクに格納された測定データを読
み出して所定のデータ処理と、の両方を並行処理を行う
構成を備える半導体試験装置において、所定の測定条件
を単位としてＤＵＴの測定が実行され、各測定実行単位
毎にＤＵＴの出力ピンから出力される出力信号を量子化
変換した測定データＭＤ１を連続的に格納する少なくと
も２系統のメモリバンクＭＢ１、ＭＢ２を具備し、上記
メモリバンクＭＢ１、ＭＢ２の各々に対応付けしてＤＵ
Ｔの各測定実行単位毎の測定条件データを格納するメモ
ライズドレジスタ１０ａ、１０ｂを具備し、上記メモリ
バンクに格納された測定実行単位毎の測定データを読み
出し、且つ当該読出し構成を適用して当該測定実行単位
毎の測定条件データを読出し、前記測定データと前記測
定条件データとに基づいて所定にデータ処理してＤＵＴ
の判定処理を行うデータ処理プロセッサ５０ｂを具備
し、以上を具備することを特徴とする半導体試験装置が
ある。

【００３１】次に、第３の解決手段を示す。上述メモラ
イズドレジスタ１０ａ、１０ｂは、メモリバンクとは独
立したレジスタ形態で構成、若しくはメモリバンクのア
ドレス空間の一部分として適用する構成、で実現するこ
とを特徴とする上述半導体試験装置がある。

【００３２】次に、第４の解決手段を示す。上述ＤＵＴ
の出力ピンから出力される出力信号を所定の分解能で量
子化変換するデジタイザ（例えばＡＤ変換器１００）を
ＤＵＴの出力ピンと上記メモリバンクとの間に挿入して
備えることを特徴とする上述半導体試験装置がある。

【００３３】次に、第５の解決手段を示す。ここで第５
図は、本発明に係る解決手段を示している。上述所定複
数チャンネル備えるデジタイザの後段に、所定Ｎ入力１
出力型のデータセレクタ１２０を備えて、ＤＵＴの所定
Ｎピン数の測定データＭＤ１を時分割形態で受けて、対
応するメモリバンクへ格納する測定データ格納構成を備
えることを特徴とする上述半導体試験装置がある。

【００３４】次に、第６の解決手段を示す。上述半導体
試験装置は液晶ドライバ用ＩＣに適用する専用のＬＣＤ
ドライバテスタであり、試験対象は液晶ドライバ用ＩＣ
の多階調電圧出力形態を備えるＬＣＤ出力ピンを試験対
象とする、ことを特徴とする上述半導体試験装置があ
る。

【００３５】

【発明の実施の形態】以下に本発明を適用した実施の形
態の一例を図面を参照しながら説明する。また、以下の
実施の形態の説明内容によって特許請求の範囲を限定す
るものではないし、更に、実施の形態で説明されている
要素や接続関係が解決手段に必須であるとは限らない。
更に、実施の形態で説明されている要素や接続関係の形
容／形態は、一例でありその形容／形態内容のみに限定
するものではない。

【００３６】本発明について、図３のＬＣＤドライバＩ
Ｃの複数出力ピン間の偏差試験等に係る要部原理構成図
と、図４のテストプロセッサ側の測定実行とデータ処理
プロセッサ側のデータ処理のフローチャートとを参照し
て以下に説明する。尚、従来構成に対応する要素は同一
符号を付し、また重複する部位の説明は省略する。

【００３７】図３に示す原理構成要素は、図１に示す従
来の構成要素に対して、メモライズドレジスタ１０ａ、
１０ｂを追加し、コントローラ２０ｂとデータ処理プロ
セッサ５０ｂとを変更し、プロセッサ３０内の測定条件
記憶部３４を削除した構成で成る。

【００３８】一方のメモライズドレジスタ１０ａは数十
ワード未満と小さい容量のレジスタであって、レジスタ
１０の格納内容の中で、データ処理プロセッサ５０ｂで
データ処理に必要な測定条件を格納するレジスタであ
る。また、読出しはデータ処理プロセッサ５０ｂにより
メモリバンクＭＢ１からの読出しと連動した形態で行わ
れる。この結果、当該メモリバンクＭＢ１に物理的に
１：１に対応付けできる結果、両データのソフトウエア
による同期管理が不要化できる利点が得られる。他方の
メモライズドレジスタ１０ｂも上記同様に、データ処理
プロセッサ５０ｂでデータ処理を行う為の測定条件を格
納するレジスタである。また、読出しもデータ処理プロ
セッサ５０ｂによりメモリバンクＭＢ２からの読出しと
連動した形態で行われる。この結果、当該メモリバンク
ＭＢ２に物理的に１：１に対応付けできる結果、両デー
タのソフトウエアによる同期管理が不要化できる利点が
得られる。

【００３９】コントローラ２０ｂは、レジスタ１０への
格納と共に格納するメモリバンクに対応するメモライズ
ドレジスタへ必要となる測定条件をセットする制御を追
加して備える。尚、所望によりレジスタ１０への不要と
なる格納制御は、省略しても良い。

【００４０】データ処理プロセッサ５０ｂは、読出し対
象のメモリバンクから測定データを読出し、更に、当該
メモリバンクに対応するメモライズドレジスタから対応
する測定条件を読出す制御を追加して備える。以後は、
読み出した測定条件に基づいて、従来と同様のデータ処
理を行い、その結果の良否判定等の評価結果をプロセッ
サ３０へ通知等を行う。

【００４１】これによれば、測定の実行で書込み対象の
メモリバンクへ測定データが格納され、これに対応する
メモライズドレジスタへ測定条件がセットされる。この
結果、データ処理プロセッサ５０ｂは両者を単に読出し
するのみで良く、対応付けがされた測定データと測定条
件となる結果、従来のように、ソフトウエアで厳格に同
期管理をする必要性が解消できる大きな利点が得られ
る。

【００４２】次に、図４のテストプロセッサ側の測定実
行とデータ処理プロセッサ側のデータ処理のフローチャ
ートを、図２のフローチャートと相違する部位を主体に
説明する。図４のフローチャートでは、メモライズドレ
ジスタ設定ステップＳ１７、Ｓ２７を追加して備え、従
来フローチャートにおける測定条件通知ステップＳ１
３、Ｓ２３と、測定条件管理ステップＳ１５、Ｓ２５と
を削除した処理構成である。

【００４３】メモライズドレジスタ設定ステップＳ１７
は、レジスタ１０の格納内容の中で、データ処理プロセ
ッサ５０ｂで使用する測定条件を、対応するメモライズ
ドレジスタへ設定する。これにより、この段階で、測定
データと測定条件とが物理的に１：１に対応付けされる
こととなる。

【００４４】一方、データ処理プロセッサ側の、データ
及び測定条件読出しステップＳ３５は、コントローラ２
０ｂ側による当該メモリバンクへの測定終了を受けて、
上記メモライズドレジスタ設定ステップＳ１７でセット
されたメモライズドレジスタから測定条件を読み出し、
また対応するメモリバンクから格納された測定データを
読出しする。従って、両データは物理的に１：１に対応
付けされて読み出されるからして同期管理されたデータ
となる結果、従来のようにソフトウエアによる同期管理
が不要となる利点が得られることとなる。

【００４５】データ処理ステップＳ３７は、上記で同期
管理された測定条件と測定データとを受けて、従来と同
様のデータ処理が行なわれて、ＬＣＤピン間のアナログ
出力の許容偏差か否かのばらつき判定や良否判定等が行
われる。

【００４６】上述したように、図４に示す本発明のフロ
ーチャーによれば、テストプロセッサ側の測定実行とデ
ータ処理プロセッサ側のデータ処理とは、従来のように
測定条件管理ステップＳ１５、Ｓ２５が不要となる利点
が得られ、且つ、測定データと測定条件とが物理的に
１：１に対応付けできる利点が得られる。これに伴い、
テストプロセッサ側の測定実行とデータ処理プロセッサ
側のデータ処理とは独立的に処理することが可能となる
利点も得られている。従って、ソフトウエアでのリアル
タイム制御の負担が軽減される利点も得られる。

【００４７】尚、本発明の技術的思想は、上述実施の形
態の具体構成例、接続形態例に限定されるものではな
い。更に、本発明の技術的思想に基づき、上述実施の形
態を適宜変形して広汎に応用してもよい。例えば、上述
実施例では、メモライズドレジスタ１０ａ、１０ｂを独
立したレジスタ形態で構成する具体例であったが、所望
により、このメモライズドレジスタをメモリバンクのア
ドレス空間の一部分として適用する構成で実現しても良
い。

【００４８】また、図４に示すメモライズドレジスタ設
定ステップＳ１７において、メモライズドレジスタの設
定をソフト的に行う場合で説明したが、測定条件をメモ
ライズドレジスタへ転送するハードウェアを備えて、測
定開始時に、当該転送ハードウェアを起動させて自動的
に転送するように構成しても良い。

【００４９】

【発明の効果】本発明は、上述の説明内容からして、下
記に記載される効果を奏する。上述説明したように本発
明によれば、メモリバンクへ測定データが格納され、こ
れに対応するメモライズドレジスタへ測定時の測定条件
がセットされる。この両者をデータ処理プロセッサが
１：１に読出しできる構成となった結果、テストプロセ
ッサ側の測定実行とデータ処理プロセッサ側のデータ処
理とは独立的に処理することが可能となる利点も得られ
る。従って、データ処理プロセッサとプロセッサとコン
トローラとに基づいてソフトウエアによって厳格に両デ
ータを同期管理する必要性が解消できる大きな利点が得
られる。

【図面の簡単な説明】

【図１】従来の、ＬＣＤドライバＩＣの複数出力ピン間
の偏差試験等に係る要部原理構成図と、その動作シーケ
ンスの説明図。

【図２】従来の、テストプロセッサ側の測定実行と、デ
ータ処理プロセッサ側のデータ処理のフローチャート。

【図３】本発明の、ＬＣＤドライバＩＣの複数出力ピン
間の偏差試験等に係る要部原理構成図。

【図４】本発明の、テストプロセッサ側の測定実行と、
データ処理プロセッサ側のデータ処理のフローチャー
ト。

【図５】従来の、ＬＣＤドライバＩＣの複数出力ピン間
の偏差試験等に係る、他の要部原理構成図。

【符号の説明】

ＭＢ１，ＭＢ２ メモリバンク ＳＷ１，ＳＷ２ バンク切替スイッチ １０ レジスタ １０ａ，１０ｂ メモライズドレジスタ ２０，２０ｂ コントローラ ３０ テストプロセッサ（プロセッサ） ３４ 測定条件記憶部 ５０，５０ｂ データ処理プロセッサ １００ ＡＤ変換器 １２０ データセレクタ ＤＵＴ 被試験デバイス

Claims (6)

【特許請求の範囲】
1. 【請求項１】 複数のメモリバンクとコントローラとデ
   ータ処理プロセッサとを備えて測定の実行とデータ処理
   とを並行して処理を行う半導体試験装置の並列処理方法
   において、 該コントローラは当該測定の実行に対応する測定条件に
   基づいて測定データの収集を制御し、更にデータ処理プ
   ロセッサ側でデータ処理に適用する測定条件データを、
   該メモリバンクに対応付けして備えるメモライズドレジ
   スタへ設定するステップと、 該コントローラは当該測定条件による測定データの格納
   が完了したらデータ処理プロセッサ側へ当該測定の終了
   を通知するステップと、 該データ処理プロセッサは該コントローラ側による当該
   メモリバンクへの測定終了を受けて、当該メモリバンク
   に格納した測定データの読出しと共に、該メモライズド
   レジスタに格納した当該測定条件データを読出しするス
   テップと、 該データ処理プロセッサは該測定データと当該測定条件
   データとした同期管理された両データを受けて、当該測
   定条件データに基づいて該測定データを所定にデータ処
   理して所定に判定処理するステップと、 を具備することを特徴とする半導体試験装置の並列処理
   方法。
2. 【請求項２】 並行処理を行う為に測定データを格納す
   る複数のメモリバンクを備えて被試験デバイス（ＤＵ
   Ｔ）の測定実行と、該メモリバンクに格納された測定デ
   ータを読み出して所定のデータ処理と、の両方を並行処
   理を行う構成を備える半導体試験装置において、 所定の測定条件を単位としてＤＵＴの測定が実行され、
   各測定実行単位毎にＤＵＴの出力ピンから出力される出
   力信号を量子化変換した測定データを連続的に格納する
   少なくとも２系統のメモリバンクと、 該メモリバンクの各々に対応付けしてＤＵＴの各測定実
   行単位毎の測定条件データを格納するメモライズドレジ
   スタと、 該メモリバンクに格納された測定実行単位毎の測定デー
   タを読み出し、且つ当該読出し構成を適用して当該測定
   実行単位毎の測定条件データを読出し、前記測定データ
   と前記測定条件データとに基づいて所定にデータ処理し
   てＤＵＴの判定処理を行うデータ処理プロセッサと、 を具備することを特徴とする半導体試験装置。
3. 【請求項３】 メモライズドレジスタは、メモリバンク
   とは独立したレジスタ形態で構成、若しくはメモリバン
   クのアドレス空間の一部分として適用する構成、で実現
   することを特徴とする請求項２記載の半導体試験装置。
4. 【請求項４】 ＤＵＴの出力ピンから出力される出力信
   号を所定の分解能で量子化変換するデジタイザをＤＵＴ
   の出力ピンと該メモリバンクとの間に挿入して備えるこ
   とを特徴とする請求項２記載の半導体試験装置。
5. 【請求項５】 請求項４記載の所定複数チャンネル備え
   るデジタイザの後段に、所定Ｎ入力１出力型のデータセ
   レクタを備えて、ＤＵＴの所定Ｎピン数の測定データを
   時分割形態で受けて、対応するメモリバンクへ格納する
   測定データ格納構成を備えることを特徴とする請求項４
   記載の半導体試験装置。
6. 【請求項６】 半導体試験装置は液晶ドライバ用ＩＣに
   適用するＬＣＤドライバテスタであり、試験対象は液晶
   ドライバ用ＩＣの多階調電圧出力形態を備えるＬＣＤ出
   力ピンを試験対象とする、ことを特徴とする請求項２記
   載の半導体試験装置。