JPH066222A - Ａ／ｄ変換器 - Google Patents
Ａ／ｄ変換器Info
- Publication number
- JPH066222A JPH066222A JP15805292A JP15805292A JPH066222A JP H066222 A JPH066222 A JP H066222A JP 15805292 A JP15805292 A JP 15805292A JP 15805292 A JP15805292 A JP 15805292A JP H066222 A JPH066222 A JP H066222A
- Authority
- JP
- Japan
- Prior art keywords
- converter
- waveform
- integrator
- output
- differentiator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 Ａ／Ｄ変換器複数個を互いに並列に接続して
これらを順次に動作せしめるＡ／Ｄ変換器においてゲイ
ン・エラーおよびオフセット・エラーに起因する波形歪
の少ないＡ／Ｄ変換器を提供する。 【構成】 アナログ入力波形の変化分を求める微分器３
を具備し、微分器３の微分出力波形を順次に切り替え出
力する分配スイッチ４を具備し、分配スイッチ４に接続
してこれを介して供給される微分出力波形を順次に積分
する積分器５を複数個具備し、積分器５の積分出力波形
をＡ／Ｄ変換するＡ／Ｄ変換器１を積分器５のそれぞれ
に具備し、Ａ／Ｄ変換器１のＡ／Ｄ変換出力を加算する
加算器６を具備するＡ／Ｄ変換器。
これらを順次に動作せしめるＡ／Ｄ変換器においてゲイ
ン・エラーおよびオフセット・エラーに起因する波形歪
の少ないＡ／Ｄ変換器を提供する。 【構成】 アナログ入力波形の変化分を求める微分器３
を具備し、微分器３の微分出力波形を順次に切り替え出
力する分配スイッチ４を具備し、分配スイッチ４に接続
してこれを介して供給される微分出力波形を順次に積分
する積分器５を複数個具備し、積分器５の積分出力波形
をＡ／Ｄ変換するＡ／Ｄ変換器１を積分器５のそれぞれ
に具備し、Ａ／Ｄ変換器１のＡ／Ｄ変換出力を加算する
加算器６を具備するＡ／Ｄ変換器。
Description
【０００１】
【産業上の利用分野】この発明は、Ａ／Ｄ変換器に関
し、特にＡ／Ｄ変換器複数個を互いに並列に接続してこ
れらを順次に動作せしめる高速動作Ａ／Ｄ変換器に関す
る。
し、特にＡ／Ｄ変換器複数個を互いに並列に接続してこ
れらを順次に動作せしめる高速動作Ａ／Ｄ変換器に関す
る。
【０００２】
【従来の技術】Ａ／Ｄ変換器複数個を互いに並列に接続
してこれらを順次に動作せしめるＡ／Ｄ変換器の従来例
を図１を参照して説明する。図１（ａ）は従来例のＡ／
Ｄ変換器のブロック図であり、図１（ｂ）はそのタイミ
ング・チャートである。Ａ／Ｄ変換器複数個例えば２個
を互いに並列に接続してこれらを交互に動作せしめるこ
とにより単一のＡ／Ｄ変換器の動作速度の２倍の動作速
度のＡ／Ｄ変換器とすることができる。これを図１につ
いて説明するに、Ａ／Ｄ変換器ＡおよびＡ／Ｄ変換器Ｂ
は互いに並列に接続されており、供給されるアナログ入
力をそれぞれのクロックによりＡ／Ｄ Ａ出力およびＡ
／Ｄ Ｂ出力を交互に出力する。これらの出力はマルチ
プレクサ２を介して交互に切り替え出力されて、結局、
マルチプレクス後の求める最終出力とされる。最終出力
は、図示される通り、Ａ／Ｄ変換器ＡおよびＡ／Ｄ変換
器Ｂによる出力ａn およびｂn が交互に出現してＡ／Ｄ
変換器ＡおよびＡ／Ｄ変換器Ｂ個々の動作速度の２倍の
動作速度の出力をしている。
してこれらを順次に動作せしめるＡ／Ｄ変換器の従来例
を図１を参照して説明する。図１（ａ）は従来例のＡ／
Ｄ変換器のブロック図であり、図１（ｂ）はそのタイミ
ング・チャートである。Ａ／Ｄ変換器複数個例えば２個
を互いに並列に接続してこれらを交互に動作せしめるこ
とにより単一のＡ／Ｄ変換器の動作速度の２倍の動作速
度のＡ／Ｄ変換器とすることができる。これを図１につ
いて説明するに、Ａ／Ｄ変換器ＡおよびＡ／Ｄ変換器Ｂ
は互いに並列に接続されており、供給されるアナログ入
力をそれぞれのクロックによりＡ／Ｄ Ａ出力およびＡ
／Ｄ Ｂ出力を交互に出力する。これらの出力はマルチ
プレクサ２を介して交互に切り替え出力されて、結局、
マルチプレクス後の求める最終出力とされる。最終出力
は、図示される通り、Ａ／Ｄ変換器ＡおよびＡ／Ｄ変換
器Ｂによる出力ａn およびｂn が交互に出現してＡ／Ｄ
変換器ＡおよびＡ／Ｄ変換器Ｂ個々の動作速度の２倍の
動作速度の出力をしている。
【０００３】
【発明が解決しようとする課題】Ａ／Ｄ変換器複数個を
互いに並列に接続してこれらを順次に動作せしめる上述
の通りのＡ／Ｄ変換器においては、Ａ／Ｄ変換器ＡとＡ
／Ｄ変換器Ｂとの間に不可避的に存在するゲイン・エラ
ーおよびオフセット・エラーに起因して、これらは図２
に示される如く波形を歪ませることとなる。図２（ａ）
はゲイン・エラーに起因する歪を含むディジタル・デー
タ波形を示す図であり、ゲイン・エラーが１０％の例で
ある。図２（ｂ）はオフセット・エラーに起因する歪を
含むディジタル・データ波形を示す図であり、オフセッ
ト・エラーが１０％の例である。図２（ａ）および図２
（ｂ）の何れの場合も、エラーは相隣接するデータ間に
そのまま現れる。
互いに並列に接続してこれらを順次に動作せしめる上述
の通りのＡ／Ｄ変換器においては、Ａ／Ｄ変換器ＡとＡ
／Ｄ変換器Ｂとの間に不可避的に存在するゲイン・エラ
ーおよびオフセット・エラーに起因して、これらは図２
に示される如く波形を歪ませることとなる。図２（ａ）
はゲイン・エラーに起因する歪を含むディジタル・デー
タ波形を示す図であり、ゲイン・エラーが１０％の例で
ある。図２（ｂ）はオフセット・エラーに起因する歪を
含むディジタル・データ波形を示す図であり、オフセッ
ト・エラーが１０％の例である。図２（ａ）および図２
（ｂ）の何れの場合も、エラーは相隣接するデータ間に
そのまま現れる。
【０００４】この発明は、Ａ／Ｄ変換器複数個を互いに
並列に接続してこれらを順次に動作せしめるＡ／Ｄ変換
器について上述の通りの問題を解消したＡ／Ｄ変換器を
提供するものである。
並列に接続してこれらを順次に動作せしめるＡ／Ｄ変換
器について上述の通りの問題を解消したＡ／Ｄ変換器を
提供するものである。
【０００５】
【課題を解決するための手段】アナログ入力波形の変化
分を求める微分器３を具備し、微分器３の微分出力波形
を順次に切り替え出力する分配スイッチ４を具備し、分
配スイッチ４に接続してこれを介して供給される微分出
力波形を順次に積分する積分器５を複数個具備し、積分
器５の積分出力波形をＡ／Ｄ変換するＡ／Ｄ変換器１を
積分器５のそれぞれに具備し、Ａ／Ｄ変換器１のＡ／Ｄ
変換出力を加算する加算器６を具備するＡ／Ｄ変換器を
構成した。
分を求める微分器３を具備し、微分器３の微分出力波形
を順次に切り替え出力する分配スイッチ４を具備し、分
配スイッチ４に接続してこれを介して供給される微分出
力波形を順次に積分する積分器５を複数個具備し、積分
器５の積分出力波形をＡ／Ｄ変換するＡ／Ｄ変換器１を
積分器５のそれぞれに具備し、Ａ／Ｄ変換器１のＡ／Ｄ
変換出力を加算する加算器６を具備するＡ／Ｄ変換器を
構成した。
【０００６】
【実施例】この発明の実施例を図３を参照して説明す
る。図３（ａ）はこの発明のＡ／Ｄ変換器のブロック図
であり、図３（ｂ）はそのタイミング・チャートであ
る。３はアナログ入力波形を微分してその変化分を求め
る微分器である。４は分配スイッチであり、微分器３の
微分出力波形を順次に切り替え出力するためのものであ
る。５は積分器であり、分配スイッチ４に接続してこれ
を介して供給される微分出力波形を積分する。積分器５
は分配スイッチ４の固定接点のそれぞれに具備されてい
る。１はＡ／Ｄ変換器であり、積分器５それぞれの出力
に接続してそれぞれの積分出力波形をＡ／Ｄ変換するも
のである。６は加算器えあり、Ａ／Ｄ変換器１のＡ／Ｄ
変換出力を加算する。
る。図３（ａ）はこの発明のＡ／Ｄ変換器のブロック図
であり、図３（ｂ）はそのタイミング・チャートであ
る。３はアナログ入力波形を微分してその変化分を求め
る微分器である。４は分配スイッチであり、微分器３の
微分出力波形を順次に切り替え出力するためのものであ
る。５は積分器であり、分配スイッチ４に接続してこれ
を介して供給される微分出力波形を積分する。積分器５
は分配スイッチ４の固定接点のそれぞれに具備されてい
る。１はＡ／Ｄ変換器であり、積分器５それぞれの出力
に接続してそれぞれの積分出力波形をＡ／Ｄ変換するも
のである。６は加算器えあり、Ａ／Ｄ変換器１のＡ／Ｄ
変換出力を加算する。
【０００７】ここで、この発明のＡ／Ｄ変換器の動作を
各種の入出力波形を参照して説明する。先ず、図４
（ａ）は微分器３に対するアナログ入力波形を示す。
アナログ入力波形を微分した微分器３の出力波形は
図４（ｂ）に示される通りのものとなる。アナログ入力
波形が正弦波であるものとすると、これを微分器３に
おいて微分した出力波形は余弦波である。
各種の入出力波形を参照して説明する。先ず、図４
（ａ）は微分器３に対するアナログ入力波形を示す。
アナログ入力波形を微分した微分器３の出力波形は
図４（ｂ）に示される通りのものとなる。アナログ入力
波形が正弦波であるものとすると、これを微分器３に
おいて微分した出力波形は余弦波である。
【０００８】図５（ａ）および図５（ｂ）はそれぞれ分
配スイッチ４により分配された分配出力波形である。図
５（ａ）に示される分配出力波形は分配スイッチ４の
可動接点が上側固定接点に接続したときに得られる波形
であり、図５（ｂ）に示される分配出力波形は分配ス
イッチ４の可動接点が下側固定接点に接続したときに得
られる波形である。なお、分配スイッチ４は高速動作す
る電子スイッチより成るものである。
配スイッチ４により分配された分配出力波形である。図
５（ａ）に示される分配出力波形は分配スイッチ４の
可動接点が上側固定接点に接続したときに得られる波形
であり、図５（ｂ）に示される分配出力波形は分配ス
イッチ４の可動接点が下側固定接点に接続したときに得
られる波形である。なお、分配スイッチ４は高速動作す
る電子スイッチより成るものである。
【０００９】ここで、図５（ａ）に示される分配出力波
形は積分器５に供給され、ここにおいて積分される。
図６（ａ）は積分器５の出力波形である。即ち、ほぼ
短冊型の個々の入力が存在する度毎にこれは積分器５に
おいて積分され、積分器５の出力波形はその度毎に増
加或は減少する。短冊型の入力が存在しない区間におい
ては、積分器５の出力波形はその度毎に直前の増加或
は減少に引き続いて水平を維持する。上述と同様に図５
（ｂ）に示される分配出力波形は積分器５’に供給さ
れ、ここにおいて積分される。図６（ｂ）は積分器５’
の出力波形である。即ち、ほぼ短冊型の個々の入力が
存在する度毎にこれは積分器５’において積分され、積
分器５’の出力波形はその度毎に増加或は減少する。
短冊型の入力が存在しない区間においては、積分器５’
の出力波形はその度毎に直前の増加或は減少に引き続
いて水平を維持する。
形は積分器５に供給され、ここにおいて積分される。
図６（ａ）は積分器５の出力波形である。即ち、ほぼ
短冊型の個々の入力が存在する度毎にこれは積分器５に
おいて積分され、積分器５の出力波形はその度毎に増
加或は減少する。短冊型の入力が存在しない区間におい
ては、積分器５の出力波形はその度毎に直前の増加或
は減少に引き続いて水平を維持する。上述と同様に図５
（ｂ）に示される分配出力波形は積分器５’に供給さ
れ、ここにおいて積分される。図６（ｂ）は積分器５’
の出力波形である。即ち、ほぼ短冊型の個々の入力が
存在する度毎にこれは積分器５’において積分され、積
分器５’の出力波形はその度毎に増加或は減少する。
短冊型の入力が存在しない区間においては、積分器５’
の出力波形はその度毎に直前の増加或は減少に引き続
いて水平を維持する。
【００１０】図６（ａ）に示される積分器５の出力波形
は、次いでＡ／Ｄ変換器１に送り込まれる一方図６
（ｂ）に示される積分器５’の出力波形はＡ／Ｄ変換
器１’に送り込まれる。これらＡ／Ｄ変換器１およびＡ
／Ｄ変換器１’におけるＡ／Ｄ変換は、図７（ａ）およ
び図７（ｂ）に示される如く交互に実施されるようにタ
イミング制御される。Ａ／Ｄ変換器１およびＡ／Ｄ変換
器１’に送り込まれた波形の水平を維持するところにお
いてＡ／Ｄ変換を実施すると、その幅内においてタイミ
ングに裕度をもたせることができる。
は、次いでＡ／Ｄ変換器１に送り込まれる一方図６
（ｂ）に示される積分器５’の出力波形はＡ／Ｄ変換
器１’に送り込まれる。これらＡ／Ｄ変換器１およびＡ
／Ｄ変換器１’におけるＡ／Ｄ変換は、図７（ａ）およ
び図７（ｂ）に示される如く交互に実施されるようにタ
イミング制御される。Ａ／Ｄ変換器１およびＡ／Ｄ変換
器１’に送り込まれた波形の水平を維持するところにお
いてＡ／Ｄ変換を実施すると、その幅内においてタイミ
ングに裕度をもたせることができる。
【００１１】図７（ｃ）は加算器６においてＡ／Ｄ変換
器１のＡ／Ｄ出力およびＡ／Ｄ変換器１’のＡ／Ｄ出力
を加算した結果を示し、シミュレーション図は図８に示
される通りである。図９は２個のＡ／Ｄ変換器に１０％
のゲイン・エラーが存在する場合でり、全体として約５
％のゲイン・エラーとなるが、歪の成分は小さい。
器１のＡ／Ｄ出力およびＡ／Ｄ変換器１’のＡ／Ｄ出力
を加算した結果を示し、シミュレーション図は図８に示
される通りである。図９は２個のＡ／Ｄ変換器に１０％
のゲイン・エラーが存在する場合でり、全体として約５
％のゲイン・エラーとなるが、歪の成分は小さい。
【００１２】図１０は２個のＡ／Ｄ変換器に１０％のオ
フセット・エラーが存在する場合でり、全体として約５
％のオフセット・エラーを含むが、歪の成分は小さい。
フセット・エラーが存在する場合でり、全体として約５
％のオフセット・エラーを含むが、歪の成分は小さい。
【００１３】
【発明の効果】以上の通りであって、Ａ／Ｄ変換器複数
個を互いに並列に接続してこれらを順次に動作せしめる
この発明のＡ／Ｄ変換器はその加算器６の出力は、図７
（ｃ）に示される如く、一方のＡ／Ｄ変換器の出力と他
方のＡ／Ｄ変換器の出力とを相加したものとされたとこ
ろから、Ａ／Ｄ変換器の分解能は向上し、更にＡ／Ｄ変
換器間に不可避的に存在するゲイン・エラーおよびオフ
セット・エラーがＡ／Ｄ変換器全体としての特性にさほ
ど影響を及ぼすことがなくなった。
個を互いに並列に接続してこれらを順次に動作せしめる
この発明のＡ／Ｄ変換器はその加算器６の出力は、図７
（ｃ）に示される如く、一方のＡ／Ｄ変換器の出力と他
方のＡ／Ｄ変換器の出力とを相加したものとされたとこ
ろから、Ａ／Ｄ変換器の分解能は向上し、更にＡ／Ｄ変
換器間に不可避的に存在するゲイン・エラーおよびオフ
セット・エラーがＡ／Ｄ変換器全体としての特性にさほ
ど影響を及ぼすことがなくなった。
【図１】Ａ／Ｄ変換器の従来例を説明する図であり、
（ａ）はそのブロック図であり、（ｂ）はそのタイミン
グ・チャートである。
（ａ）はそのブロック図であり、（ｂ）はそのタイミン
グ・チャートである。
【図２】Ａ／Ｄ変換器の従来例による出力波形を示す図
であり、（ａ）はゲイン・エラーに起因する歪を含むデ
ィジタル・データ波形を示す図であり、ゲイン・エラー
が１０％の例である。（ｂ）はオフセット・エラーに起
因する歪を含むディジタル・データ波形を示す図であ
り、オフセット・エラーが１０％の例である。
であり、（ａ）はゲイン・エラーに起因する歪を含むデ
ィジタル・データ波形を示す図であり、ゲイン・エラー
が１０％の例である。（ｂ）はオフセット・エラーに起
因する歪を含むディジタル・データ波形を示す図であ
り、オフセット・エラーが１０％の例である。
【図３】この発明の実施例を説明する図であり、（ａ）
はこの発明のＡ／Ｄ変換器のブロック図であり、（ｂ）
はそのタイミング・チャートである。
はこの発明のＡ／Ｄ変換器のブロック図であり、（ｂ）
はそのタイミング・チャートである。
【図４】（ａ）は微分器に対するアナログ入力波形を示
す図であり、（ｂ）はアナログ入力波形を微分した微分
器の出力波形を示す図である。
す図であり、（ｂ）はアナログ入力波形を微分した微分
器の出力波形を示す図である。
【図５】（ａ）および（ｂ）はそれぞれ分配スイッチに
より分配された分配出力波形を示す図である。
より分配された分配出力波形を示す図である。
【図６】（ａ）および（ｂ）はそれぞれ積分器の出力波
形を示す図である。
形を示す図である。
【図７】（ａ）および（ｂ）は何れもＡ／Ｄ変換器にお
けるＡ／Ｄ変換のタイミング制御を説明する図であり、
（ｃ）は加算器出力を示す図である。
けるＡ／Ｄ変換のタイミング制御を説明する図であり、
（ｃ）は加算器出力を示す図である。
【図８】図７（ｃ）の加算器出力に対応する出力を示す
図である。
図である。
【図９】図７（ｃ）の加算器出力に対応する出力を示す
図であり、ゲイン・エラーが１０％の例である。
図であり、ゲイン・エラーが１０％の例である。
【図１０】図７（ｃ）の加算器出力に対応する出力を示
す図であり、オフセット・エラーが１０％の例である。
す図であり、オフセット・エラーが１０％の例である。
１ Ａ／Ｄ変換器 ３ 微分器 ４ 分配スイッチ ５ 積分器 ６ 加算器
【手続補正書】
【提出日】平成５年９月１日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正内容】
【０００６】
【実施例】この発明の実施例を図３を参照して説明す
る。図３（ａ）はこの発明のＡ／Ｄ変換器のブロック図
であり、図３（ｂ）はそのタイミング・チャートであ
る。３はアナログ入力波形を微分してその変化分を求め
る微分器である。４は分配スイッチであり、微分器３の
微分出力波形を順次に切り替え出力するためのものであ
る。５は積分器であり、分配スイッチ４に接続してこれ
を介して供給される微分出力波形を積分する。積分器５
は分配スイッチ４の固定接点のそれぞれに具備されてい
る。１はＡ／Ｄ変換器であり、積分器５それぞれの出力
に接続してそれぞれの積分出力波形をＡ／Ｄ変換するも
のである。６は加算器であり、Ａ／Ｄ変換器１のＡ／Ｄ
変換出力を加算する。
る。図３（ａ）はこの発明のＡ／Ｄ変換器のブロック図
であり、図３（ｂ）はそのタイミング・チャートであ
る。３はアナログ入力波形を微分してその変化分を求め
る微分器である。４は分配スイッチであり、微分器３の
微分出力波形を順次に切り替え出力するためのものであ
る。５は積分器であり、分配スイッチ４に接続してこれ
を介して供給される微分出力波形を積分する。積分器５
は分配スイッチ４の固定接点のそれぞれに具備されてい
る。１はＡ／Ｄ変換器であり、積分器５それぞれの出力
に接続してそれぞれの積分出力波形をＡ／Ｄ変換するも
のである。６は加算器であり、Ａ／Ｄ変換器１のＡ／Ｄ
変換出力を加算する。
Claims (1)
- 【請求項１】 アナログ入力波形の変化分を求める微分
器を具備し、微分器の微分出力波形を順次に切り替え出
力する分配スイッチを具備し、分配スイッチに接続して
これを介して供給される微分出力波形を順次に積分する
積分器を複数個具備し、積分器の積分出力波形をＡ／Ｄ
変換するＡ／Ｄ変換器を積分器のそれぞれに具備し、Ａ
／Ｄ変換器のＡ／Ｄ変換出力を加算する加算器を具備す
ることを特徴とするＡ／Ｄ変換器。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15805292A JP3209237B2 (ja) | 1992-06-17 | 1992-06-17 | Ａ／ｄ変換器 |
| EP93913522A EP0601201B1 (en) | 1992-06-17 | 1993-06-15 | Waveform a/d converter and d/a converter |
| US08/196,071 US5537113A (en) | 1992-06-17 | 1993-06-15 | A/D or D/A conversion using distribution of differential waveforms to interleaved converters |
| PCT/JP1993/000800 WO1993026093A1 (en) | 1992-06-17 | 1993-06-15 | Waveform a/d converter and d/a converter |
| DE69326528T DE69326528T2 (de) | 1992-06-17 | 1993-06-15 | Wellenform-a/d-wandler und d/a-wandler |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15805292A JP3209237B2 (ja) | 1992-06-17 | 1992-06-17 | Ａ／ｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH066222A true JPH066222A (ja) | 1994-01-14 |
| JP3209237B2 JP3209237B2 (ja) | 2001-09-17 |
Family
ID=15663245
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15805292A Expired - Lifetime JP3209237B2 (ja) | 1992-06-17 | 1992-06-17 | Ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3209237B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002350498A (ja) * | 2001-05-29 | 2002-12-04 | Advantest Corp | 半導体試験装置の並列処理方法及び半導体試験装置 |
| JP2008067144A (ja) * | 2006-09-08 | 2008-03-21 | Osaki Electric Co Ltd | 位相調整機能付きシングルビット乗算回路 |
| JP2017534062A (ja) * | 2014-11-14 | 2017-11-16 | マイクロ モーション インコーポレイテッド | 誤り率を減じるための方法及び装置 |
-
1992
- 1992-06-17 JP JP15805292A patent/JP3209237B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002350498A (ja) * | 2001-05-29 | 2002-12-04 | Advantest Corp | 半導体試験装置の並列処理方法及び半導体試験装置 |
| JP2008067144A (ja) * | 2006-09-08 | 2008-03-21 | Osaki Electric Co Ltd | 位相調整機能付きシングルビット乗算回路 |
| JP2017534062A (ja) * | 2014-11-14 | 2017-11-16 | マイクロ モーション インコーポレイテッド | 誤り率を減じるための方法及び装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3209237B2 (ja) | 2001-09-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| WO1995006980A1 (en) | Digital converter | |
| US4994803A (en) | Random number dither circuit for digital-to-analog output signal linearity | |
| KR890011227A (ko) | 디지탈-아날로그 변환기 | |
| US6489906B2 (en) | ΔΣ type A/D converter | |
| JPH066222A (ja) | Ａ／ｄ変換器 | |
| US20240007124A1 (en) | Multipath d/a converter | |
| JP3313607B2 (ja) | 信号波形発生器 | |
| JP3758849B2 (ja) | データ変換装置 | |
| KR850007175A (ko) | Pcm부호 복호기 | |
| JPH1022830A (ja) | ディジタル変調器 | |
| JPH0510867B2 (ja) | ||
| CN1516921A (zh) | 使用分路信号的预失真 | |
| JP2638814B2 (ja) | 並列形ａｄ変換器 | |
| JPS58106914A (ja) | Ａ／ｄ変換回路 | |
| JP3109316B2 (ja) | 波形発生装置 | |
| JPH0936741A (ja) | アナログディジタル変換回路 | |
| SU993288A1 (ru) | Функциональный преобразователь | |
| JPH0710411Y2 (ja) | 信号発生器 | |
| JPH0349424A (ja) | Ａ／ｄコンバータ | |
| JPH0766725A (ja) | Ａ／ｄ変換器のデータ処理方法 | |
| SU1249703A1 (ru) | Устройство дл аналого-цифрового преобразовани | |
| JPH06314954A (ja) | オーバーサンプリング回路 | |
| JPH08228153A (ja) | Ｄａコンバータ | |
| JPS6029036A (ja) | アナログ・ディジタル変換回路 | |
| JPH02184118A (ja) | オーバーサンプリング形デジタルアナログ変換器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010605 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080713 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080713 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090713 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090713 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100713 Year of fee payment: 9 |