JPH02184118A

JPH02184118A - オーバーサンプリング形デジタルアナログ変換器

Info

Publication number: JPH02184118A
Application number: JP440189A
Authority: JP
Inventors: Mitsuru Nagata; 満永田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1989-01-11
Filing date: 1989-01-11
Publication date: 1990-07-18

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明は、信号周波数と比較して非常に高い周波数で
変換動作を行うことによって高い変換速度を実現するオ
ーバーサンプリング形デジタルアナログ変換器（以下Ｄ
／Ａ変換器と記す）に関し、特に集積化に適し、かつ小
形で経済的に高精度のＤ／Ａ変換を行うことができるよ
うに改善されたものである。

（従来の技術）アナログ信号をサンプル値のデジタル信号から復号化す
る場合、ナイキストの定理により信号周波数帯域（ｆ　
ｎ）に対して２倍のサンプリング周波数（ｆ　ｓ）を設
定すれば、原信号を再現できることが知られている。従
って、−船釣なり／Ａ変換器のサンプリング周波数（ｆ
　ｓ）は、信号周波数帯域（ｆ　Ｂ）の２倍程度に選ば
れている。そしてそのＳ／Ｎ（阿＾Ｘ）は、次式であら
れされる。

（ｎはＤ／Ａ変換器のビット数）この式から、Ｓ／Ｎを良くするためには、Ｄ／Ａ変換器
のビット数を多くするか、またはサンプリング周波数（
ｆｓ）を高くすればよい。

しかしある程度以上ビット数を多くすると、素子の精度
の問題が生じる。そこで、近年、ｆｓを高くすることに
より、Ｓ／Ｎを向上するオーバーサンプリング形り／Ａ
変換技術が進歩しているので、これに着目する。しかし
従来のように、単純にｆｓを高くしただけでは、２倍で
３ｄｌｌのＳ／Ｎ改善効果しか得られない。この点を改
良したちのが、ノイズシェイパ−（又はΔΣ変調）技術
と呼ばれるもので、この技術を使ったオーバーサンプリ
ング形Ｄ／Ａ変換器の例はＩＥＥＥ　Ｊ、ＯＦ　５ＱＬ
ＩＤ−８ＴＡＴＥ　ＣＩＲＣＵＩＴＳ　ＡＵＧＬＩＳＴ
　１９８１　Ｖｏｌ、−８Ｃ−１８−ＮＯ４Ｔ、Ｍｌｓ
ａｗａ、　Ｊ、Ｅ、１ｖｅｒｓｅｎ　　’Ｓｉｎｇｌｅ
−Ｃｈｌｐ　Ｐｅｒ。

Ｃｈａｎｎｅｌ　Ｃｏｄｅ　Ｗｉｔｈ　Ｐ１１ｔｅｒｓ
υｔｌｌｉｚ１ｎｇΣ−ΔＭｏｄｕｌａｔｌｏｏ　　Ｐ
　３３３〜Ｐ　３４１がある。

第８図は、１次のΔΣ形Ｄ／Ａ変換器である。

Ｘ（Ｚ）　、Ｙ（ｚ）　、Ｅ　（Ｚ）はそれぞれ入力信
号、出力信号、量子化誤差の２変換を表わす。

入力端子５１にデジタル入力信号が供給され、減算器５
２に導かれる。減算器５２の出力は、積分回路を構成す
る加算器５３に入力される。積分回路は、加算器５３と
１クロック遅延回路５４により構成され、この積分回路
の出力は、量子化器５５に供給される。量子化器５５で
量子化された出力信号は、１クロック遅延回路５６を介
して帰還信号として減算器５２に供給される。

上記の回路においては、次式が成立する。

Ｙ（ｚ）　−Ｘ（Ｚ）　＋　（１−Ｚ’）　Ｅ（Ｚ）量
子化誤差Ｅ　（Ｚ）は、通常Ｘ　（Ｚ）に依存せず、周
波数特性もフラットであると考えられるので、こＩωＴのシステムの雑音周波数特性はＺｍｅ　　　（Ｔはタロ
ツク周期）とおいて、（１−ｅ’″”）’＝ｊωＴ　　ωＴ＜：１となり、ｆ
Ｉｌがｆｓに比較して充分低ければ、雑音（１−Ｚ−’
）Ｅ（Ｚ）は、周波数に比例して大きくなり、ｆＢ以下
では、充分小さくすることができる。

第９図は別の構成であるが、第８図と全く同じ特性を示
す。

第９図において、入力端子６１の入力デジタル信号は、
加算器６２において帰還信号と加算される。加算器６２
の出力信号は、量子化″Ｊ５６３に供給されるとともに
、誤差信号を得る減算器６４に供給される。量子化器６
３の出力信号ｊ６４、先の減算器６４に導かれる。減算
３６４の出力（誤差信号）は、１クロック遅延回路６５
を介して加算器６２に供給される。

第１０図は２次のΔΣ形Ｄ／Ａ変換器である。

即ち、入力端子の入力デジタル信号は、減算器７２に供
給され、１クロック遅延回路７９から帰還された誤差成
分を減算される。この減算器７２の出力信号は、加算器
７３と１クロック遅延回路７４からなる積分回路で積分
され、減算器７５に供給される。更にこの減算器７５の
出力信号は、加算器７６と１クロック遅延回路７７で構
成される積分回路に供給される。この積分回路の出力が
量子化器７８に入力されて量子化され、出力信号として
導出される。この出力信号は、１クロック遅延回路７９
を介して、帰還信号として、先の減算器７２及び７５に
供給されている。

第１０図の回路において出力信号Ｙ　（Ｚ）は、Ｙ（ｚ
）−Ｘ（Ｚ）＋　（１−Ｚ−１）　２Ｅ（Ｚ）となり、
雑音（１−Ｚ−’）　２Ｅ（Ｚ）Ｇ；ｉ周波数の２乗に
比例して、更に低域のＳ／Ｎが改善される。

しかしこの方式は、２次の場合、入力デジタル信号より
数ビット増加した演算が必要となり、さらに３次以上で
は系が不安定になるという欠点がある。

そこで考案された方式が第７図に示す方式（特開昭６１−１７７８１８号公報参
照）である。この方式は、１次ΔΣ形Ｄ／Ａ変換器の誤
差分Ｅ　（Ｚ）を取出してもう一度第２の１次ΔΣ形Ｄ
／Ａ変換器を通し、さらに微分器を通したものを最初の
出力と加算する方式である。そして更に、第２のΔΣ形
Ｄ／Ａ変換器の誤差分を第３のΔΣ形変換器に入力して
、その出力を２階微分し、その出力も加算するというも
ので、安定度は１次のΔΣ形と同じでありながら、雑音
周波数特性は高次のΔΣ形と同じものが得られる。

第７図において、入力デジタル信号は、入力端子８１０
を介して第１の量子化ループ８１に供給される。量子化
ループ８１は、入力デジタル信号と、１クロック遅延回
路８１５からの帰還信号との減算処理を行う減算器８１
１と、この減算器８１１の出力を積分する積分回路と、
この積分回路の出力を量子化する量子化器８１４と、量
子化器８１４の出力が供給される、先の１クロック遅延
回路８１５からなる。積分回路は、加算器８１２と１ク
ロック遅延回路８１５により構成されている。

８１７は、量子化器８１４の入力と出力との減算処理を
行って、量子化誤差を導出する減算器であり、その出力
を更に次段の第２の量子化ループ９１に入力デジタル信
号として供給している。この量子化ループ９１も、第１
の量子化ループ８１と同様な構成であり、減算器９１１
１加算器９１２．量子化器９１４．１クロック遅延回路
９１３．９１５により構成される。この量子化ループ９
１の誤差も、減算器９１７を介して、同様な構成の第３
の量子化ループ１００に供給される。この量子化ループ
１００も、減算器１０１１加算器１０２．量子化器１０
４．１クロック遅延回路１０３．１０５により構成され
る。

次に、量子化ループ８１の出力は、加算器１１０に供給
される。第２の量子化ループ９１の出力は、微分回路１
２０を介して加算器１２１に供給され、第３の量子化ル
ープ１００の出力は、２次の微分回路１３０を介して加
算器１２１に供給される。そして加算器１２１の出力は
加算器１１０に供給される。そして、この加算器１１０
の出力が、Ｄ／Ａ変換器１４０に供給される。

上記の回路において破線内の回路がある場合は、Ｙ（Ｚ
）　−Ｘ（Ｚ）　＋（１−Ｚ−１）　３Ｅ（Ｚ）破線内
の回路がない場合はＹ（Ｚ）−Ｘ（Ｚ）＋　（１−Ｚ−１）２　Ｅ（Ｚ）と
なり、２次及び３次のΔΣ形と同じ特性が得られる。

（発明が解決しようとする課題）上記のように、第７図の方式は、良好な安定度を保持し
つつ、高次ΔΣ形Ｄ／Ａ変換器と同じ低域での量子化雑
音低域効果を持つが、最終段に多値のＤ／Ａ変換を必要
とし、この部分の直線性が全体の性能に大きく影響を与
えてしまう。また、直線性を良好とするためには、素子
精度を上げるなどの対策を必要とし、当然ＩＣ化を行う
のに支障が生じ、また、コストアップになるなどの問題
が生じる。

そこで、この発明は、第７図に示したような方式の利点
を生かしながら、直線性を問題にしなくて良いように改
善し、性能向上を得るオーバーサンリング形デジタルア
ナログ変換器を提供することを目的とする。

［発明の構成］（課題を解決するための手段）この発明は、入力デジタル信号と帰還信号の差を得る減
算器、この減算器の出力が供給される積分回路、この積
分回路の出力を１ビット量子化する量子化器、この量子
化器の出力を前記帰還信号として減算器に供給する帰還
手段とを有した第１の量子化ループと、この第１の量子化ループの誤差出力を前記量子化器の入
力と出力を用いて取出す手段と、この手段から取出され
た誤差出力が、入力デジタル信号として供給される上記
第１の量子化ループと同様な構成の第２の量子化ループ
と、前記第１の量子化ループの量子化器の出力をデジタ
ルアナログ変換する１ビットデジタルアナログ変換器と
、前記１ビットデジタルアナログ変換器の出力が供給され
る加算器と、から成る構成を基本とする。

そして、第２の量子化ループの量子化器の出力に対して
、上記第１と第２の量子化ループに含まれる各積分回路
の伝達特性の積と逆数の関係にある伝達特性の微分処理
を施す場合に、微分しようとする信号をそのまま出力す
る経路と、該信号を遅延と必要によって反転する経路と
に分けて、各経路に１ビットデジタルアナログ変換器を
設け、最終的に全ての１ビットデジタルアナログ変換器
の出力を上記加算器に供給することにより微分が得られ
、該加算器から最終的なアナログ出力が得られるように
したものである。

（作用）上記の手段により、複数の量子化ループの出力をデジタ
ル値で加算したり微分する箇所がなくなり、アナログ変
換部分を全て１ビットデジタルアナログ変換器で実現で
き、構成が簡単となりＩＣ化に有利であるとともに低コ
スト化が得られ、かつ性能の向上も得られる。

（実施例）以下、このこの発明の実施例を図面を参照して説明する
。

第１図はこの発明の一実施例である。１　（０１）は、
第１の量子化ループであり、入力端子１０に入力デジタ
ル信号が供給され、この信号は、減算器ＩＩの一方の入
力端に導かれる。この減算器１１の出力は、積分回路１
６を構成する加算器１２の一方に供給される。積分回路
１６は、加算器１２と１クロック遅延回路Ｉ３により構
成され、その出力は、量子化器１４に供給される。量子
化器１４の出力は、帰還回路を構成するｌクロック遅延
回路１５に供給され、この遅延回路１５の出力が帰還信
号として前記減算Ｓｌｌの他方の入力端に供給される。

上記の量子化ループ１　（０１）の出力は、１ビットデ
ジタルアナログ（以下１ビットＤ／Ａと記す）変換器１
　（０２）に供給されるとともに、誤差成分を抽出する
減算器１７の一方の入力端に供給される。

減算器１７の他方の入力端には、前記量子化器１４の入
力部の信号が供給されており、減算器１７は両人力信号
の差を量子化誤差として出力する。

上記の量子化誤差信号は、人力デジタル信号として、次
の第２の量子化ループ２　（０１）に供給される。この
第２の量子化ループ２　（０１）も先の量子化ループ１
　（０１）と同様な構成であり、減算器２１．積分回路
２６、量子化回路２４．１クロック遅延回路２５を有す
る。積分回路２６は、加算器２２．１クロック遅延回路
２３により構成されている。

第２の量子化ループ２　（０１）の出力信号は、微分処
理を受けるために１ビットＤ／Ａ変換器２　（０２）と
１クロック遅延回路２　（０３）に供給される。１ビッ
トＤ／Ａ変換器２　＜０２）は、微分すべき信号を１ビ
ットデジタルアナログ変換してその出力を加算器４８に
供給する。また１クロック遅延回路２　（０３）の出力
は、反転回路２　（０４）を介して１ビットＤ／Ａ変換
器２　（０５）に供給する。この１ビットＤ／Ａ変換器
２　（０５）の出力は、先の加算器４８に供給される。

この加算器４８には、先の１ビットＤ／Ａ変換器２（口
２）からのアナログ出力信号も供給されている。第２の
量子化回路２　（０１）の出力信号の微分処理は、１ビ
ットＤ／Ａ変換器２　（０２）。

２　（０５）、１クロック遅延回路２　（０３）、反転
回路２　（０４）、加算器４８を見た総合的な処理で微
分されることになる。また、この微分処理部は、第１゜
第２の量子化ループ１　（０１）、　　２　（０１）に
含まれる積分回路の伝達特性の積と逆数の関係となるよ
うにその伝達特性が設定されている。

この発明の基本的な実施例は、上記のように構成される
。

第２図は、量子化器１４や２４の人力出力関係を示して
いる。本来ならば、入力Ｘに対して出力ｙは、点線で示
すように直線的であることが好ましい。

しかし、実際には斜線で示す領域が誤差部分となる。こ
の実施例では、この誤差部を更に次の量子化ループにお
いて量子化してデジタルアナログ変換し、前段の量子化
ループの出力をデジタルアナログ変換した結果に加算し
、斜線で示した誤差領域を埋めて、最終的なアナログ出
力を出力端子４９に得るようにしている。

第３図は、第１図の回路で用いられる１ビットＤ／Ａ変
換器の例であり、簡単な比較回路１　（１１）あるいは
１　（１２）により実現できる。

第４図は、微分処理が行われる部分を取出して、従来の
方式の微分回路と比較して示している。

上記したように、この実施例では、デジタルアナログ変
換部は、全て１ビットの変換部となり、従来の如く多値
のＤ／Ａ変換器を要しない。

１ビットのＤ／Ａ変換器は、第３図にも示したように、
１ビットのデジタル入力信号のハイレベル（Ｈ）　　ロ
ーレベル（Ｌ）に従って正の電圧Ｖ＋、負の電圧■−を
出力すればよく、例えばＣＭＯＳロジックのバッファ回
路やインバータを用いることができ、高精度の変換出力
を得ることができる。ここで、第１図で用いている３個
の１ビットＤ／Ａ変換器相互の出力電圧Ｖ＋、■−の誤
差と、最終アナログ加算出力があることを考える必要が
ある。この誤差が存在すると、総合的な性能は劣化する
と考えられる。しかし、第１図の１ビットＤ／Ａ変換器
１　（０１）の出力は、１次の△Σ変調形Ｄ／Ａ変換器
の出力そのものであり、それだけである程度の良好なＳ
／Ｎ特性が得られている。

１ビットＤ／Ａ変換器２　（０２）、２　（０５）の出
力は、１ビットＤ／Ａ変換器１　（０１）の出力に含ま
れるノイズ分を打消すためのもであり、多少の誤差は全
体の性能にそれ程影響しないと見て良い。

上記の誤差が無視できない程大きい場合、またはＳ／Ｎ
を極力良くしたい場合には、この発明の回路では、第５
図に示すような対策を施すことができる。

すなわち、１ビットＤ／Ａ変換器１　（０１）、２　（
０２）、２　（０５）に入力する信号を、相互に交換で
きるように切換え回路４３を設けるものである。

即ち、量子化器１４．２４及び反転回路２　（０４）の
出力が、それぞれ１ビットＤ／Ａ変換器１　（Ｏｆ）、
２　（０２）、２　（０５）のいずれにも入力できるよ
うにし、切換え回路４７によって平均化し、各信号が全
く同じ特性のアナログデジタル変換を施されるようにし
ている。切換え回路４７は、例えば３進カウンタ４６か
らの出力で制御される。なお１ビットＤ／Ａ変換器１　
（０１）、２　（０２）、２　（０５）の各出力は、演
算増幅器を用いた加算器４８で合成され出力端子４９に
導出される。

第６図は、更にこの発明の他の実施例であり、第７図の
従来の回路のように３次の量子化ループを設けた例であ
る。第１図の実施例と同一部分には第１図を同じ符号を
付している。したがって、第１図と異なる部分を説明す
る。この実施例では、第２の量子化ループ２　（０１）
の出力から、減算器２７を用いて量子化誤差を取出し、
第３の量子化ループ３（旧）の減算器３１に供給してい
る。第３の量子化ループ３　（０１）の構成も第１．第
２の量子化ループと同様な構成であり、減算器３１．加
算器３２、量子化器３４．１クロック遅延回路３３．３
５により構成される。そして、量子化器３４の出力信号
が、微分回路に供給され、微分処理が施されアナログ変
換され、加算器４８において他のアナログ変換出力と加
算される。

第３の量子化ループ３　（０１）の出力に微分処理と各
量子化ループに含まれる積分回路の伝達特性の逆数の関
係となるように微分処理経路の伝達特性が設定される。

即ち、微分手段は、量子化器３４の出力信号をそのまま
１ビットＤ／Ａ変換器３　（０２）においてアナログ変
換する経路と、量子化器３４の出力を、ｌクロツタ遅延
回路３（０３）、　　２倍の乗算器３　（０４）、反転
回路３　（０５）に通して、２つの１ビットＤ／Ａ変換
器３　（００）、３　（０７）に並列に通してアナログ
変換する経路と、量子化器３４の出力を１クロック遅延
回路３　（０８）、３　（０９）に通して１ビットＤ／
Ａ変換器３　（１０）に通してアナログ変換する経路と
を有する。そして各１ビットＤ／Ａ変換器３　（０２）
、３　（０６）、３　（０７）、３　（１０）の出力は
、加算器４８に入力される。

上記したように、この実施例においても、複数の量子化
ループを用い、多段の量子化処理を行うので、低周波帯
域の雑音レベルを大幅に低減できる。そして、多値のＤ
／Ａ変換器を使用する必要がなく、直線性の問題を生じ
ることがない。また、この実施例では、すべて１ビット
のＤ／Ａ変換であるから、高精度の素子を選定したり、
微調整などの必要もなく、構成が簡単となり経済的の利
点が大きく、ＩＣ化も容易となる。また、第５図に示し
たような切換え回路を組込むことにより、複数の１ビッ
トＤ／Ａ変換器の間の誤差も出力信号に影響のないよう
に高周波領域の移すことができ、−層性能の向上を得る
ことができる。

［発明の効果］以上説明したようにこの発明は、直線性を問題にしなく
て良いように改善し、性能向上を得ることができ、構成
も簡単となりＩＣ化に有効なオーバーサンプリング形デ
ジタルアナログ変換器を得ることができる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す回路図、第２図は量
子化誤差の説明図、第３図は第１図の１ビットＤ／Ａ変
換器の説明図、第４図は微分回路の原理説明図、第５図
はこの発明の他の実施例を示す回路図、第６図はこの発
明の更に他の実施例を示す回路図、第７図は従来のオー
バーサンプリング形デジタルアナログ変換回路を示す図
、第８図乃至第１０図はそれぞれ△Σ変調器の説明図で
ある。１　（０１）、２　（０１）、３　（０１）・・・量子
化ループ、１１．１２・・・減算器、１２．２２．１７
・・・加算器、１３．１５．２５．２３．２　（０３）
・・・１クロック遅延回路、１４．２４・・・量子化器
、１　（０２）、２　（０２）、２　（０５）・・・１
ビットＤ／Ａ変換器、２　（０４）・・・反転回路。第３図出願人代理人　弁理士　鈴江武彦第４図

Claims

【特許請求の範囲】

（１）入力デジタル信号と帰還信号の差を得る減算器、
この減算器の出力が供給される積分回路、この積分回路
の出力を１ビット量子化する量子化器、この量子化器の
出力を前記帰還信号として減算器に供給する帰還手段と
を有した第１の量子化ループと、この第１の量子化ループの量子化器の出力をデジタルア
ナログ変換する１ビットデジタルアナログ変換器と、前記１ビットデジタルアナログ変換器の出力が供給され
る加算器と、前記第１の量子化ループの誤差出力を前記量子化器の入
力と出力を用いて取出す量子化誤差出力手段と、前記第１の量子化ループ、量子化誤差出力手段、この量
子化誤差出力手段の出力が供給される第１の量子化ルー
プと同じ構成の第２の量子化ループというふうに同じ構
成を繰返すように接続されて、第ｎ番目に設けられた第
ｎの量子化ループ（ｎは２からＮまでの整数）と、前記第ｎの量子化ループの量子化器の出力に対して、上
記第１から（ｎ−１）までのそれぞれの量子化ループに
含まれる各積分回路の伝達特性の積と逆数の関係にある
伝達特性の微分処理を施すために、微分しようとする信
号をそのまま出力する経路と、該信号を遅延と必要によ
って反転する経路とに分けて、各経路に１ビットデジタ
ルアナログ変換器を設け、最終的に全ての１ビットデジ
タルアナログ変換器の出力を上記加算器に供給する手段
とを具備したことを特徴とするオーバーサンプリング形
デジタルアナログ変換器。
（２）上記デジタルアナログ変換器において、量子化ル
ープの出力及びそれに遅延と必要に応じて反転を加えた
１ビットデジタル出力をそれぞれ、前記各１ビットデジ
タルアナログ変換器に入力する際、この１ビットデジタ
ルアナログ変換器の入力部に切換え回路を設け、前記デ
ジタル出力が入力される１ビットデジタルアナログ変換
器をサンプリング周期毎に切換え、前記デジタル出力の
各々が均等に全ての１ビットデジタルアナログ変換器か
ら供給されるようにしたことを特徴とする請求項第１項
記載のオーバーサンプリング形デジタルアナログ変換器
。