JPH0537388A - ノイズシエーピング型ａ／ｄ変換器及びノイズシエーピング型ｄ／ａ変換器 - Google Patents
ノイズシエーピング型ａ／ｄ変換器及びノイズシエーピング型ｄ／ａ変換器Info
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- JPH0537388A JPH0537388A JP14619591A JP14619591A JPH0537388A JP H0537388 A JPH0537388 A JP H0537388A JP 14619591 A JP14619591 A JP 14619591A JP 14619591 A JP14619591 A JP 14619591A JP H0537388 A JPH0537388 A JP H0537388A
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Abstract
(57)【要約】
【目的】 ノイズシェーピング型Ａ／Ｄ変換器の多値化
に伴うＳ／Ｎ特性劣化を低減する。 【構成】 アナログ入力信号Ｘが入力される加算器４
と、加算器４の出力を帰還させる第１の遅延器１と、デ
ィジタル信号を出力する比較器３と、比較器３からのデ
ィジタル信号をアナログ信号として加算器４に負帰還す
る第２の遅延器２を有するノイズシェーピング型Ａ／Ｄ
変換器に、外乱に相当する仮想の乗算器５による加算器
４への帰還アナログ信号の各多値レベルの誤差に対応し
て、ディジタル出力信号Ｙを補正する量子レベル変換回
路６を加えた構成とする。
に伴うＳ／Ｎ特性劣化を低減する。 【構成】 アナログ入力信号Ｘが入力される加算器４
と、加算器４の出力を帰還させる第１の遅延器１と、デ
ィジタル信号を出力する比較器３と、比較器３からのデ
ィジタル信号をアナログ信号として加算器４に負帰還す
る第２の遅延器２を有するノイズシェーピング型Ａ／Ｄ
変換器に、外乱に相当する仮想の乗算器５による加算器
４への帰還アナログ信号の各多値レベルの誤差に対応し
て、ディジタル出力信号Ｙを補正する量子レベル変換回
路６を加えた構成とする。
Description
【０００１】
【産業上の利用分野】本発明は、デルタ−シグマ変調方
式を用いたオーバーサンプリング型のＡ／Ｄ変換器及び
Ｄ／Ａ変換器に関する。
式を用いたオーバーサンプリング型のＡ／Ｄ変換器及び
Ｄ／Ａ変換器に関する。
【０００２】
【従来の技術】ディジタルデータとアナログデータとの
相互の変換手段として、デルタ−シグマ変調方式を用い
たオーバーサンプリング型のＡ／Ｄ変換器及びＤ／Ａ変
換回路が知られている。デルタ−シグマ型のＡ／Ｄ変換
器及びＤ／Ａ変換器を用いると、量子化雑音を高周波に
追いやり、信号帯域内の量子化雑音を少なくすることが
できる。
相互の変換手段として、デルタ−シグマ変調方式を用い
たオーバーサンプリング型のＡ／Ｄ変換器及びＤ／Ａ変
換回路が知られている。デルタ−シグマ型のＡ／Ｄ変換
器及びＤ／Ａ変換器を用いると、量子化雑音を高周波に
追いやり、信号帯域内の量子化雑音を少なくすることが
できる。
【０００３】この種のＡ／Ｄ変換器及びＤ／Ａ変換器
は、多ビットで高精度のＤ／Ａ回路を用いることなく高
精度の変換を行うことができ、また、サンプリング周波
数が信号帯域に対して高いため、Ａ／Ｄ回路の前置フィ
ルタ等のアナログ部が少なくて済み、ＬＳＩ化に適して
いるという特徴を有している。
は、多ビットで高精度のＤ／Ａ回路を用いることなく高
精度の変換を行うことができ、また、サンプリング周波
数が信号帯域に対して高いため、Ａ／Ｄ回路の前置フィ
ルタ等のアナログ部が少なくて済み、ＬＳＩ化に適して
いるという特徴を有している。
【０００４】このようなデルタ−シグマ型のＡ／Ｄ変換
器及びＤ／Ａ変換器を用いて信号帯域内の量子化雑音を
少なくするためには、以下の３通りの方法が考えられ
る。即ち、高次のデルタ−シグマ変調器を用いる、
サンプリングレートを上げる、量子化レベルを細かく
する。
器及びＤ／Ａ変換器を用いて信号帯域内の量子化雑音を
少なくするためには、以下の３通りの方法が考えられ
る。即ち、高次のデルタ−シグマ変調器を用いる、
サンプリングレートを上げる、量子化レベルを細かく
する。
【０００５】上記のように、高次のデルタ−シグマ変
調器を用いれば、信号帯域内の量子化雑音をより高周波
側に追いやることができ、信号帯域内の量子化雑音を効
率よく減少させることができる。しかし、１ビットの量
子化器による３次以上のデルタ−シグマ変調システムの
系は不安定であり、容易に理論どうりの特性が得られな
いという問題がある。
調器を用いれば、信号帯域内の量子化雑音をより高周波
側に追いやることができ、信号帯域内の量子化雑音を効
率よく減少させることができる。しかし、１ビットの量
子化器による３次以上のデルタ−シグマ変調システムの
系は不安定であり、容易に理論どうりの特性が得られな
いという問題がある。
【０００６】また、のように、サンプリングレートを
上げれば、理論上は制限なく信号帯域内の量子化雑音を
減らすことが可能である。しかし、実際にはアナログ素
子、デジタル素子等のスピード、消費電力等により制限
されるという問題がある。
上げれば、理論上は制限なく信号帯域内の量子化雑音を
減らすことが可能である。しかし、実際にはアナログ素
子、デジタル素子等のスピード、消費電力等により制限
されるという問題がある。
【０００７】のように、量子化レベルを１値ではなく
多値にすれば、量子化雑音そのものを小さくすることが
できる。図３に５値の量子化レベルを有する１次デルタ
−シグマ変調回路を用いたＡ／Ｄ変換器の一般的な構成
を模式的に示す。また、図４に５値の量子化レベルを有
する１次の積分型デルタ−シグマ変調回路を用いたＤ／
Ａ変換器の一般的な構成を模式的に示す。図３及び図４
において、１及び２はそれぞれ第１及び第２の遅延器、
３は比較器、４は加算器を表わしており、出力Ｙには入
力Ｘと量子化ノイズＱとの１次の差分出力が現れる。
多値にすれば、量子化雑音そのものを小さくすることが
できる。図３に５値の量子化レベルを有する１次デルタ
−シグマ変調回路を用いたＡ／Ｄ変換器の一般的な構成
を模式的に示す。また、図４に５値の量子化レベルを有
する１次の積分型デルタ−シグマ変調回路を用いたＤ／
Ａ変換器の一般的な構成を模式的に示す。図３及び図４
において、１及び２はそれぞれ第１及び第２の遅延器、
３は比較器、４は加算器を表わしており、出力Ｙには入
力Ｘと量子化ノイズＱとの１次の差分出力が現れる。
【０００８】数１に、図３及び図４に示す１次の積分型
デルタ−シグマ変調器のシステム関数を示す。
デルタ−シグマ変調器のシステム関数を示す。
【０００９】
【数１】
【００１０】
Ｙ（ｚ）＝Ｘ（ｚ）＋ｃ（１−ｚ-1）×Ｑ（ｚ）
数１において、Ｘ（ｚ）は入力、Ｙ（ｚ）は出力、Ｑ
（ｚ）は量子化ノイズである。ｃは量子化ノイズの係数
で、一般に、２値の変調器ではｃ＝１、３値の変調器で
はｃ＝１／２、４値の変調器ではｃ＝１／３、５値の変
調器ではｃ＝１／４となる。従って、５値の変調器の量
子化雑音は、２値の変調器の量子化雑音の１／４に軽減
されることになる。
（ｚ）は量子化ノイズである。ｃは量子化ノイズの係数
で、一般に、２値の変調器ではｃ＝１、３値の変調器で
はｃ＝１／２、４値の変調器ではｃ＝１／３、５値の変
調器ではｃ＝１／４となる。従って、５値の変調器の量
子化雑音は、２値の変調器の量子化雑音の１／４に軽減
されることになる。
【００１１】図３のＡ／Ｄ変換器では、出力Ｙはディジ
タル量子化値（１，０．５，０，−０．５，−１）の何
れかであり、遅延器２の出力はアナログ量子化値であ
る。図４のＤ／Ａ変換器では、出力Ｙはアナログ量子化
値であり、遅延器２の出力はディジタル量子化値（１，
０．５，０，−０．５，−１）の何れかである。
タル量子化値（１，０．５，０，−０．５，−１）の何
れかであり、遅延器２の出力はアナログ量子化値であ
る。図４のＤ／Ａ変換器では、出力Ｙはアナログ量子化
値であり、遅延器２の出力はディジタル量子化値（１，
０．５，０，−０．５，−１）の何れかである。
【００１２】
【発明が解決しようとする課題】上記のように積分型デ
ルタ−シグマ変調器の量子レベルを多値とすることによ
り、量子化ノイズを軽減することはできる。しかし、例
えば図３及び図４において、出力Ｙ又は遅延器２の出力
に外乱による誤差が入ると、入力信号Ｘが歪んで出力さ
れることになる。図３及び図４において、例えば出力Ｙ
の値、１，０．５，０，−０．５，−１に対し、遅延器
２の出力が、それぞれ１，０．５×ａ，０，−０．５×
ａ，−１となり、絶対値０．５の項に外乱等によって誤
差係数ａが乗算されて入力信号に負帰還されたとする。
このような場合において、入力Ｘの振幅が０．５×ａ以
下であるときの等価回路を図５に示す。図５において、
符号１から４は図３及び図４に示すものと同じであり、
５は外乱等に相当する仮想の乗算器である。図５に示す
ように、遅延器２の出力０．５は乗算器５によってａ倍
されている。
ルタ−シグマ変調器の量子レベルを多値とすることによ
り、量子化ノイズを軽減することはできる。しかし、例
えば図３及び図４において、出力Ｙ又は遅延器２の出力
に外乱による誤差が入ると、入力信号Ｘが歪んで出力さ
れることになる。図３及び図４において、例えば出力Ｙ
の値、１，０．５，０，−０．５，−１に対し、遅延器
２の出力が、それぞれ１，０．５×ａ，０，−０．５×
ａ，−１となり、絶対値０．５の項に外乱等によって誤
差係数ａが乗算されて入力信号に負帰還されたとする。
このような場合において、入力Ｘの振幅が０．５×ａ以
下であるときの等価回路を図５に示す。図５において、
符号１から４は図３及び図４に示すものと同じであり、
５は外乱等に相当する仮想の乗算器である。図５に示す
ように、遅延器２の出力０．５は乗算器５によってａ倍
されている。
【００１３】この時の１次デルタ−シグマ変調器のシス
テム関数を数２に示す。
テム関数を数２に示す。
【００１４】
【数２】
【００１５】
Ｙ（ｚ）＝Ｘ（ｚ）／（１＋（ａ−１）×ｚ-1）
＋０．２５×（１−ｚ-1）×Ｑ（ｚ）／（１＋（ａ−１）×ｚ-1）
ここで、Ｘ（ｚ）、Ｙ（ｚ）及びＱ（ｚ）は数１で用い
たものと同じであり、ａは誤差係数である。数２より、
入力振幅Ｘが０．５×ａ以下では、入力信号は数２のよ
うに変調される。この変調器は、ａが１より小さい時は
低域通過フィルタとして、ａが１より大きい場合には高
域通過フィルタとして振舞うので、周波数利得特性に影
響を及ぼすが、Ｓ／Ｎ特性にはほとんど影響を及ぼさな
い。しかし、入力振幅Ｘが０．５×ａ以上の場合には、
数１で示される伝達特性と数２で表わされる伝達特性と
が非線形に混じり合い、Ｓ／Ｎ特性の劣化を引き起こ
す。
たものと同じであり、ａは誤差係数である。数２より、
入力振幅Ｘが０．５×ａ以下では、入力信号は数２のよ
うに変調される。この変調器は、ａが１より小さい時は
低域通過フィルタとして、ａが１より大きい場合には高
域通過フィルタとして振舞うので、周波数利得特性に影
響を及ぼすが、Ｓ／Ｎ特性にはほとんど影響を及ぼさな
い。しかし、入力振幅Ｘが０．５×ａ以上の場合には、
数１で示される伝達特性と数２で表わされる伝達特性と
が非線形に混じり合い、Ｓ／Ｎ特性の劣化を引き起こ
す。
【００１６】以上のように、図３及び図４のＡ／Ｄ変換
器及びＤ／Ａ変換器では、出力Ｙの各量子レベルの相対
比と、遅延器２から加算器４に負帰還される各量子レベ
ルの相対比とが相違する場合に於いて、入力の振幅が遅
延器２の最小出力レベルより大きくなると、入力Ｘが非
線形に変調され、出力ＹのＳ／Ｎ特性の低下を引き起こ
す。即ち、図３のＡ／Ｄ変換器では、出力Ｙの各量子レ
ベルの相対比と、遅延器２から加算器４に負帰還される
各アナログ多値レベルの相対比とが一致しなくなるとい
う問題点が生じる。また、図４のＤ／Ａ変換器では、出
力Ｙの各アナログ多値レベルの相対比と、遅延器２から
加算器４に負帰還される各量子レベルの相対比とが一致
しなくなるという問題点が生じる。
器及びＤ／Ａ変換器では、出力Ｙの各量子レベルの相対
比と、遅延器２から加算器４に負帰還される各量子レベ
ルの相対比とが相違する場合に於いて、入力の振幅が遅
延器２の最小出力レベルより大きくなると、入力Ｘが非
線形に変調され、出力ＹのＳ／Ｎ特性の低下を引き起こ
す。即ち、図３のＡ／Ｄ変換器では、出力Ｙの各量子レ
ベルの相対比と、遅延器２から加算器４に負帰還される
各アナログ多値レベルの相対比とが一致しなくなるとい
う問題点が生じる。また、図４のＤ／Ａ変換器では、出
力Ｙの各アナログ多値レベルの相対比と、遅延器２から
加算器４に負帰還される各量子レベルの相対比とが一致
しなくなるという問題点が生じる。
【００１７】本発明はこのような従来の問題点を解決す
るものであり、本発明の第１の目的は、ディジタル出力
の各量子レベルの相対比と、遅延器から加算器に負帰還
されるアナログ信号の各多値レベルの相対比との不一致
によるＳ／Ｎ特性の低下を抑制したノイズシェーピング
型Ａ／Ｄ変換器を提供することである。
るものであり、本発明の第１の目的は、ディジタル出力
の各量子レベルの相対比と、遅延器から加算器に負帰還
されるアナログ信号の各多値レベルの相対比との不一致
によるＳ／Ｎ特性の低下を抑制したノイズシェーピング
型Ａ／Ｄ変換器を提供することである。
【００１８】また、本発明の第２の目的は、アナログ出
力の各アナログ多値レベルの相対比と、遅延器から加算
器に負帰還されるディジタル信号の各量子レベルの相対
比との不一致によるＳ／Ｎ特性の低下を抑制したノイズ
シェーピング型Ｄ／Ａ変換器を提供することである。
力の各アナログ多値レベルの相対比と、遅延器から加算
器に負帰還されるディジタル信号の各量子レベルの相対
比との不一致によるＳ／Ｎ特性の低下を抑制したノイズ
シェーピング型Ｄ／Ａ変換器を提供することである。
【００１９】
【課題を解決するための手段】上記第１の目的を達成す
るため、請求項１の発明は、アナログ入力信号へ負帰還
されるアナログ信号の各多値レベルの誤差によって生じ
るディジタル出力信号の誤差を、ディジタル出力側に設
けた量子化レベル変換回路によって補正するものであ
る。
るため、請求項１の発明は、アナログ入力信号へ負帰還
されるアナログ信号の各多値レベルの誤差によって生じ
るディジタル出力信号の誤差を、ディジタル出力側に設
けた量子化レベル変換回路によって補正するものであ
る。
【００２０】具体的に請求項１の発明が講じた手段は、
アナログ入力信号を量子化して低ビットのディジタル信
号を出力する積分型デルタ−シグマ変調回路を有するノ
イズシェーピング型Ａ／Ｄ変換器を対象とし、アナログ
入力信号へ負帰還されるアナログ信号の各多値レベルの
誤差に対応して、前記積分型デルタ−シグマ変調回路か
らのディジタル出力信号の各量子レベルを補正する量子
化レベル変換回路を備えた構成とするものである。
アナログ入力信号を量子化して低ビットのディジタル信
号を出力する積分型デルタ−シグマ変調回路を有するノ
イズシェーピング型Ａ／Ｄ変換器を対象とし、アナログ
入力信号へ負帰還されるアナログ信号の各多値レベルの
誤差に対応して、前記積分型デルタ−シグマ変調回路か
らのディジタル出力信号の各量子レベルを補正する量子
化レベル変換回路を備えた構成とするものである。
【００２１】また、上記第２の目的を達成するため、請
求項２の発明は、ディジタル入力信号へ負帰還されるデ
ィジタル信号の各量子レベルを量子化レベル変換回路に
よって調整することによって、Ｄ／Ａ回路から出力され
るアナログ出力信号の各多値レベルの誤差を補正するも
のである。
求項２の発明は、ディジタル入力信号へ負帰還されるデ
ィジタル信号の各量子レベルを量子化レベル変換回路に
よって調整することによって、Ｄ／Ａ回路から出力され
るアナログ出力信号の各多値レベルの誤差を補正するも
のである。
【００２２】具体的に請求項２の発明が講じた手段は、
多ビットのディジタル入力信号を再量子化して低ビット
のディジタル信号を出力する積分型デルタ−シグマ変調
回路と、該積分型デルタ−シグマ変調回路から出力され
る低ビットのディジタル信号をアナログ出力信号に変換
するＤ／Ａ回路とを有するノイズシェーピング型Ｄ／Ａ
変換器を対象とし、前記Ｄ／Ａ回路から出力されるアナ
ログ出力信号の各多値レベルの誤差に対応して、ディジ
タル入力信号に負帰還されるディジタル信号の各量子レ
ベルを補正する量子化レベル変換回路を備えた構成とす
るものである。
多ビットのディジタル入力信号を再量子化して低ビット
のディジタル信号を出力する積分型デルタ−シグマ変調
回路と、該積分型デルタ−シグマ変調回路から出力され
る低ビットのディジタル信号をアナログ出力信号に変換
するＤ／Ａ回路とを有するノイズシェーピング型Ｄ／Ａ
変換器を対象とし、前記Ｄ／Ａ回路から出力されるアナ
ログ出力信号の各多値レベルの誤差に対応して、ディジ
タル入力信号に負帰還されるディジタル信号の各量子レ
ベルを補正する量子化レベル変換回路を備えた構成とす
るものである。
【００２３】
【作用】請求項１の発明の構成により、アナログ入力信
号へ負帰還されるアナログ信号の各多値レベルの誤差に
対応して、積分型デルタ−シグマ変調回路からのディジ
タル出力信号の各量子レベルを補正する量子化レベル変
換回路を備えたため、負帰還回路を経てアナログ信号と
して負帰還されるアナログ入力信号の多値レベル何れか
が外乱などによって正規の値から外れても、量子化レベ
ル変換回路によって積分型デルタ−シグマ変調回路から
のディジタル出力信号の量子レベルを補正することがで
きる。これにより、ディジタル出力信号の各量子レベル
の相対比を正規の値に保つことができる。
号へ負帰還されるアナログ信号の各多値レベルの誤差に
対応して、積分型デルタ−シグマ変調回路からのディジ
タル出力信号の各量子レベルを補正する量子化レベル変
換回路を備えたため、負帰還回路を経てアナログ信号と
して負帰還されるアナログ入力信号の多値レベル何れか
が外乱などによって正規の値から外れても、量子化レベ
ル変換回路によって積分型デルタ−シグマ変調回路から
のディジタル出力信号の量子レベルを補正することがで
きる。これにより、ディジタル出力信号の各量子レベル
の相対比を正規の値に保つことができる。
【００２４】また、請求項２の発明の構成により、Ｄ／
Ａ回路から出力されるアナログ出力信号の各多値レベル
の誤差に対応して、ディジタル入力信号へ負帰還される
ディジタル信号の各量子レベルを補正する量子化レベル
変換回路を備えたため、Ｄ／Ａ回路から出力されるアナ
ログ出力信号の多値レベルの何れかが外乱などによって
正規の値から外れても、負帰還回路を介してディジタル
入力信号に負帰還されるディジタル信号の量子レベルを
量子化レベル変換回路によって調整することにより、ア
ナログ出力信号の正規の値から外れた多値レベルを補正
することができる。これにより、アナログ出力信号の各
量子レベルの相対比を正規の値に保つことができる。
Ａ回路から出力されるアナログ出力信号の各多値レベル
の誤差に対応して、ディジタル入力信号へ負帰還される
ディジタル信号の各量子レベルを補正する量子化レベル
変換回路を備えたため、Ｄ／Ａ回路から出力されるアナ
ログ出力信号の多値レベルの何れかが外乱などによって
正規の値から外れても、負帰還回路を介してディジタル
入力信号に負帰還されるディジタル信号の量子レベルを
量子化レベル変換回路によって調整することにより、ア
ナログ出力信号の正規の値から外れた多値レベルを補正
することができる。これにより、アナログ出力信号の各
量子レベルの相対比を正規の値に保つことができる。
【００２５】
【実施例】以下、図面に基づいて本発明の実施例につい
て説明する。図１に本発明の第１実施例に係るノイズシ
ェーピング型Ａ／Ｄ変換器を模式的に示す。図１におい
て、１及び２はそれぞれ第１及び第２の遅延器、３は比
較器、４は加算器、Ｘはアナログ入力信号、Ｙはディジ
タル出力信号を表わしている。加算器４は比較器３に接
続され、加算器４の出力は第１の遅延器１を介して加算
器４へ帰還されている。比較器３は量子化レベル変換回
路６に接続されると共に、第２の遅延器２及び乗算器５
を介して加算器４へ接続されている。乗算器５はアナロ
グ素子の製造プロセスのばらつき等の外乱に相当する仮
想的なものである。積分型デルタ−シグマ変調回路は、
第１及び第２の遅延器１及び２、比較器３並びに加算器
４によって構成されている。
て説明する。図１に本発明の第１実施例に係るノイズシ
ェーピング型Ａ／Ｄ変換器を模式的に示す。図１におい
て、１及び２はそれぞれ第１及び第２の遅延器、３は比
較器、４は加算器、Ｘはアナログ入力信号、Ｙはディジ
タル出力信号を表わしている。加算器４は比較器３に接
続され、加算器４の出力は第１の遅延器１を介して加算
器４へ帰還されている。比較器３は量子化レベル変換回
路６に接続されると共に、第２の遅延器２及び乗算器５
を介して加算器４へ接続されている。乗算器５はアナロ
グ素子の製造プロセスのばらつき等の外乱に相当する仮
想的なものである。積分型デルタ−シグマ変調回路は、
第１及び第２の遅延器１及び２、比較器３並びに加算器
４によって構成されている。
【００２６】本実施例のノイズシェーピング型Ａ／Ｄ変
換器の動作について説明する。アナログ入力信号Ｘは、
加算器４、第１の遅延器１等を介して比較器３からディ
ジタル信号として出力される。出力されたディジタル信
号は、第２の遅延器２を介してアナログ信号として加算
器４へ負帰還される。その際、ディジタル出力値の０．
５及び−０．５に対応するアナログ量子化値の０．５及
び−０．５に乗算器５によって誤差係数ａが乗算された
と仮定する。この誤差係数ａが乗算されることにより、
アナログ入力信号に負帰還される信号の０．５及び−
０．５のレベルが正規の値から外れることになる。
換器の動作について説明する。アナログ入力信号Ｘは、
加算器４、第１の遅延器１等を介して比較器３からディ
ジタル信号として出力される。出力されたディジタル信
号は、第２の遅延器２を介してアナログ信号として加算
器４へ負帰還される。その際、ディジタル出力値の０．
５及び−０．５に対応するアナログ量子化値の０．５及
び−０．５に乗算器５によって誤差係数ａが乗算された
と仮定する。この誤差係数ａが乗算されることにより、
アナログ入力信号に負帰還される信号の０．５及び−
０．５のレベルが正規の値から外れることになる。
【００２７】０．５及び−０．５のレベルに誤差係数ａ
が乗算されたアナログ信号は、加算器４でアナログ入力
信号Ｘと加算され、再び比較器３からディジタル信号と
して出力され、量子化レベル変換回路６に入力される。
が乗算されたアナログ信号は、加算器４でアナログ入力
信号Ｘと加算され、再び比較器３からディジタル信号と
して出力され、量子化レベル変換回路６に入力される。
【００２８】量子化レベル変換回路６は、入力されたデ
ィジタル信号のディジタル値０．５及び−０．５に対し
て外部制御によって微少変化を与えることができる。こ
の微少変化量の範囲は、誤差係数ａを発生させるアナロ
グ素子のバラツキ量の範囲で良い。表１に本実施例の量
子化レベル変換回路６に於ける各入力レベルに対する出
力レベルを示す。
ィジタル信号のディジタル値０．５及び−０．５に対し
て外部制御によって微少変化を与えることができる。こ
の微少変化量の範囲は、誤差係数ａを発生させるアナロ
グ素子のバラツキ量の範囲で良い。表１に本実施例の量
子化レベル変換回路６に於ける各入力レベルに対する出
力レベルを示す。
【００２９】
【表１】
【００３０】このような量子化レベル変換回路６を設け
ることにより、乗算器５で表される外乱によって、アナ
ログ入力信号Ｘに負帰還される信号の０．５及び−０．
５のレベル正規の値から外れても、量子化レベル変換回
路６によってディジタル出力信号の０．５及び−０．５
のレベルが補正される。そのため、本実施例のノイズシ
ェーピング型Ａ／Ｄ変換器によれば、絶対値０．５以上
の大きな振幅の信号が入力されても、正規の値の各量子
レベルの相対比を有し良好なＳ／Ｎ特性を有するディジ
タル出力信号を常に得ることができる。
ることにより、乗算器５で表される外乱によって、アナ
ログ入力信号Ｘに負帰還される信号の０．５及び−０．
５のレベル正規の値から外れても、量子化レベル変換回
路６によってディジタル出力信号の０．５及び−０．５
のレベルが補正される。そのため、本実施例のノイズシ
ェーピング型Ａ／Ｄ変換器によれば、絶対値０．５以上
の大きな振幅の信号が入力されても、正規の値の各量子
レベルの相対比を有し良好なＳ／Ｎ特性を有するディジ
タル出力信号を常に得ることができる。
【００３１】図２に本発明の第２実施例に係るノイズシ
ェーピング型Ｄ／Ａ変換器の模式図を示す。図２に於い
て、１及び２は第１及び第２の遅延器、３は比較器、４
は加算器、６は量子化レベル変換回路、Ｘはディジタル
入力信号、Ｙはアナログ出力信号を表わしている。加算
器４は比較器３に接続されると共に、加算器４の出力は
第１の遅延器１を介して加算器４へ帰還されている。比
較器３の出力は、第１の遅延器２及び量子化レベル変換
回路６を介して加算器４に負帰還されると共に、図示し
ないＤ／Ａ回路及び乗算器５を介してアナログ出力信号
Ｙとして出力されている。乗算器５はアナログ素子の製
造プロセスのばらつき等の外乱に相当する仮想的なもの
である。積分型デルタ−シグマ変調回路は、第１及び第
２の遅延器１及び２、比較器３並びに加算器４によって
構成されている。
ェーピング型Ｄ／Ａ変換器の模式図を示す。図２に於い
て、１及び２は第１及び第２の遅延器、３は比較器、４
は加算器、６は量子化レベル変換回路、Ｘはディジタル
入力信号、Ｙはアナログ出力信号を表わしている。加算
器４は比較器３に接続されると共に、加算器４の出力は
第１の遅延器１を介して加算器４へ帰還されている。比
較器３の出力は、第１の遅延器２及び量子化レベル変換
回路６を介して加算器４に負帰還されると共に、図示し
ないＤ／Ａ回路及び乗算器５を介してアナログ出力信号
Ｙとして出力されている。乗算器５はアナログ素子の製
造プロセスのばらつき等の外乱に相当する仮想的なもの
である。積分型デルタ−シグマ変調回路は、第１及び第
２の遅延器１及び２、比較器３並びに加算器４によって
構成されている。
【００３２】本実施例のノイズシェーピング型Ｄ／Ａ変
換器の動作について説明する。ディジタル入力信号Ｘは
加算器４、第１の遅延器１等を介して比較器３から低ビ
ットのディジタル信号として出力され、Ｄ／Ａ回路（図
示せず）によってアナログ信号に変換され、乗算器５を
介してアナログ出力信号Ｙとして出力される。その際、
乗算器５によってアナログ量子化値の０．５及び−０．
５に誤差係数ａが乗算されると仮定する。この誤差係数
ａが乗算されることにより、アナログ出力信号Ｙの０．
５及び−０．５のレベルが正規の値から外れることにな
る。
換器の動作について説明する。ディジタル入力信号Ｘは
加算器４、第１の遅延器１等を介して比較器３から低ビ
ットのディジタル信号として出力され、Ｄ／Ａ回路（図
示せず）によってアナログ信号に変換され、乗算器５を
介してアナログ出力信号Ｙとして出力される。その際、
乗算器５によってアナログ量子化値の０．５及び−０．
５に誤差係数ａが乗算されると仮定する。この誤差係数
ａが乗算されることにより、アナログ出力信号Ｙの０．
５及び−０．５のレベルが正規の値から外れることにな
る。
【００３３】一方、比較器３からのディジタル出力は第
２の遅延器２にも入力され、第２の遅延器２からディジ
タル信号として出力される。更に、第２の遅延器２のデ
ィジタル出力は、量子化レベル変換回路６に入力され
る。
２の遅延器２にも入力され、第２の遅延器２からディジ
タル信号として出力される。更に、第２の遅延器２のデ
ィジタル出力は、量子化レベル変換回路６に入力され
る。
【００３４】量子化レベル変換回路６は、アナログ出力
信号Ｙの０．５及び−０．５のレベルのずれを補正する
ため、入力されたディジタル信号のディジタル値０．５
及び−０．５に対して外部制御によって微少変化を与え
ることができる。この微少変化量の範囲は、誤差係数ａ
を発生させるアナログ素子のバラツキ量の範囲で良い。
本実施例の量子化レベル変換回路６に於ける各入力レベ
ルに対する出力レベルは、上記の表１と同様である。
信号Ｙの０．５及び−０．５のレベルのずれを補正する
ため、入力されたディジタル信号のディジタル値０．５
及び−０．５に対して外部制御によって微少変化を与え
ることができる。この微少変化量の範囲は、誤差係数ａ
を発生させるアナログ素子のバラツキ量の範囲で良い。
本実施例の量子化レベル変換回路６に於ける各入力レベ
ルに対する出力レベルは、上記の表１と同様である。
【００３５】このような量子化レベル変換回路６を設け
ることにより、乗算器５で表される外乱によって、アナ
ログ出力信号Ｙの０．５及び−０．５のレベルが正規の
値から外れても、量子化レベル変換回路６によって加算
器４へ負帰還されるディジタル信号の０．５及び−０．
５のレベルが補正される。そのため、本実施例のノイズ
シェーピング型Ａ／Ｄ変換器によれば、絶対値０．５以
上の大きな振幅の信号が入力されても、正規の値の各多
値レベルを有し良好なＳ／Ｎ特性を有するアナログ出力
信号を常に得ることができる。
ることにより、乗算器５で表される外乱によって、アナ
ログ出力信号Ｙの０．５及び−０．５のレベルが正規の
値から外れても、量子化レベル変換回路６によって加算
器４へ負帰還されるディジタル信号の０．５及び−０．
５のレベルが補正される。そのため、本実施例のノイズ
シェーピング型Ａ／Ｄ変換器によれば、絶対値０．５以
上の大きな振幅の信号が入力されても、正規の値の各多
値レベルを有し良好なＳ／Ｎ特性を有するアナログ出力
信号を常に得ることができる。
【００３６】なお、上記第１及び第２実施例では、１次
の５値量子化レベルを有するノイズシェーピングＡ／Ｄ
変換器及びＤ／Ａ変換器について述べたが、量子化レベ
ルは５に限定されない。また、２次以上の高次のノイズ
シェーピング量子化器にも本発明を適用することができ
る。
の５値量子化レベルを有するノイズシェーピングＡ／Ｄ
変換器及びＤ／Ａ変換器について述べたが、量子化レベ
ルは５に限定されない。また、２次以上の高次のノイズ
シェーピング量子化器にも本発明を適用することができ
る。
【００３７】
【発明の効果】以上説明したように、請求項１の発明に
係るノイズシェーピング型Ａ／Ｄ変換器によると、アナ
ログ入力信号へ負帰還されるアナログ信号の各多値レベ
ルの誤差に対応して、積分型デルタ−シグマ変調回路か
らのディジタル出力信号の各量子レベルを補正する量子
化レベル変換回路を備えたため、負帰還回路を経てアナ
ログ信号として負帰還されるアナログ入力信号の各多値
レベルが外乱などによって正規の値から外れても、量子
化レベル変換回路によって、積分型デルタ−シグマ変調
回路からのディジタル出力信号の各量子レベルが補正さ
れる。これにより、ディジタル出力信号の各量子レベル
の相対比は正規の値に保たれ、ディジタル出力信号のＳ
／Ｎ特性を向上させることができる。
係るノイズシェーピング型Ａ／Ｄ変換器によると、アナ
ログ入力信号へ負帰還されるアナログ信号の各多値レベ
ルの誤差に対応して、積分型デルタ−シグマ変調回路か
らのディジタル出力信号の各量子レベルを補正する量子
化レベル変換回路を備えたため、負帰還回路を経てアナ
ログ信号として負帰還されるアナログ入力信号の各多値
レベルが外乱などによって正規の値から外れても、量子
化レベル変換回路によって、積分型デルタ−シグマ変調
回路からのディジタル出力信号の各量子レベルが補正さ
れる。これにより、ディジタル出力信号の各量子レベル
の相対比は正規の値に保たれ、ディジタル出力信号のＳ
／Ｎ特性を向上させることができる。
【００３８】また、請求項２の発明に係るノイズシェー
ピング型Ｄ／Ａ変換器によると、Ｄ／Ａ回路から出力さ
れるアナログ出力信号の各多値レベルの誤差に対応し
て、ディジタル入力信号へ負帰還されるディジタル信号
の各量子レベルを補正する量子化レベル変換回路を備え
たため、Ｄ／Ａ回路から出力されるアナログ出力信号の
各多値レベルが外乱などによって正規の値から外れて
も、負帰還回路を介してディジタル入力信号に負帰還さ
れるディジタル信号が量子化レベル変換回路によって補
正されるので、アナログ出力信号の各量子レベルの相対
比は正規の値に保たれ、アナログ出力信号のＳ／Ｎ特性
を向上させることができる。
ピング型Ｄ／Ａ変換器によると、Ｄ／Ａ回路から出力さ
れるアナログ出力信号の各多値レベルの誤差に対応し
て、ディジタル入力信号へ負帰還されるディジタル信号
の各量子レベルを補正する量子化レベル変換回路を備え
たため、Ｄ／Ａ回路から出力されるアナログ出力信号の
各多値レベルが外乱などによって正規の値から外れて
も、負帰還回路を介してディジタル入力信号に負帰還さ
れるディジタル信号が量子化レベル変換回路によって補
正されるので、アナログ出力信号の各量子レベルの相対
比は正規の値に保たれ、アナログ出力信号のＳ／Ｎ特性
を向上させることができる。
【図１】本発明の第１実施例に係るノイズシェーピング
型Ａ／Ｄ変換器の模式図である。
型Ａ／Ｄ変換器の模式図である。
【図２】本発明の第２実施例に係るノイズシェーピング
型Ｄ／Ａ変換器の模式図である。
型Ｄ／Ａ変換器の模式図である。
【図３】従来例のノイズシェーピング型Ａ／Ｄ変換器の
模式図である。
模式図である。
【図４】従来例のノイズシェーピング型Ｄ／Ａ変換器の
模式図である。
模式図である。
【図５】従来のノイズシェーピング型Ａ／Ｄ変換器又は
Ｄ／Ａ変換器のアナログ量子化レベルとディジタル量子
化レベルの誤差を考慮したモデル図である。
Ｄ／Ａ変換器のアナログ量子化レベルとディジタル量子
化レベルの誤差を考慮したモデル図である。
１ 第１の遅延器
２ 第２の遅延器
３ 比較器
４ 加算器
５ 乗算器
６ 量子化レベル変換回路
Ｘ 入力信号
Ｙ 出力信号
フロントページの続き
(72)発明者 中平 博幸
大阪府門真市大字門真1006番地 松下電器
産業株式会社内
Claims (2)
- 【請求項１】 アナログ入力信号を量子化して低ビット
のディジタル信号を出力する積分型デルタ−シグマ変調
回路を有するノイズシェーピング型Ａ／Ｄ変換器であっ
て、アナログ入力信号に負帰還されるアナログ信号の各
多値レベルの誤差に対応して、前記積分型デルタ−シグ
マ変調回路からのディジタル出力信号の各量子レベルを
補正する量子化レベル変換回路を備えたことを特徴とす
るノイズシェーピング型Ａ／Ｄ変換器。 - 【請求項２】 多ビットのディジタル入力信号を再量子
化して低ビットのディジタル信号を出力する積分型デル
タ−シグマ変調回路と、該積分型デルタ−シグマ変調回
路から出力される低ビットのディジタル信号をアナログ
出力信号に変換するＤ／Ａ回路とを有するノイズシェー
ピング型Ｄ／Ａ変換器であって、前記Ｄ／Ａ回路から出
力されるアナログ出力信号の各多値レベルの誤差に対応
して、ディジタル入力信号に負帰還されるディジタル信
号の各量子レベルを補正する量子化レベル変換回路を備
えたことを特徴とするノイズシェーピング型Ｄ／Ａ変換
器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14619591A JPH0537388A (ja) | 1991-06-18 | 1991-06-18 | ノイズシエーピング型ａ／ｄ変換器及びノイズシエーピング型ｄ／ａ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14619591A JPH0537388A (ja) | 1991-06-18 | 1991-06-18 | ノイズシエーピング型ａ／ｄ変換器及びノイズシエーピング型ｄ／ａ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0537388A true JPH0537388A (ja) | 1993-02-12 |
Family
ID=15402283
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14619591A Withdrawn JPH0537388A (ja) | 1991-06-18 | 1991-06-18 | ノイズシエーピング型ａ／ｄ変換器及びノイズシエーピング型ｄ／ａ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0537388A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7911535B2 (en) | 2009-03-03 | 2011-03-22 | Kabushiki Kaisha Toshiba | Image signal processing apparatus and method of controlling the same |
| JP2011142588A (ja) * | 2010-01-08 | 2011-07-21 | Fujitsu Ltd | Ａ／ｄコンバータ及びｄ／ａコンバータ |
-
1991
- 1991-06-18 JP JP14619591A patent/JPH0537388A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7911535B2 (en) | 2009-03-03 | 2011-03-22 | Kabushiki Kaisha Toshiba | Image signal processing apparatus and method of controlling the same |
| JP2011142588A (ja) * | 2010-01-08 | 2011-07-21 | Fujitsu Ltd | Ａ／ｄコンバータ及びｄ／ａコンバータ |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980903 |