JPH0335633B2 - - Google Patents
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- JPH0335633B2 JPH0335633B2 JP56177509A JP17750981A JPH0335633B2 JP H0335633 B2 JPH0335633 B2 JP H0335633B2 JP 56177509 A JP56177509 A JP 56177509A JP 17750981 A JP17750981 A JP 17750981A JP H0335633 B2 JPH0335633 B2 JP H0335633B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- test
- output
- circuit
- logic
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- 230000006870 function Effects 0.000 claims description 37
- 238000006243 chemical reaction Methods 0.000 claims description 13
- 238000010586 diagram Methods 0.000 description 5
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Measurement Of Current Or Voltage (AREA)
- Tests Of Electronic Circuits (AREA)
Description
本発明は、論理機能試験装置、特に、デジタル
ICの論理機能の良否を判定する論理機能試験装
置に関する。 一般に、デジタルICの論理機能を試験する場
合、その論理機能を試験するための入力信号を供
給してデジタルICから出力される試験出力信号
が機能どおりに出力されることを試験する。 次に、従来の論理機能試験装置について、図面
を参照して説明する。 第１図は従来の論理機能試験装置の一例を含む
ブロツク図である。 第１図に示す被試験回路１は論理機能試験装置
Ａで試験されるものであり、この論理機能試験装
置Ａは入力信号に対応した論理信号からなるパタ
ーンデータを記憶する入力パターンメモリー回路
２と、前記入力パターンメモリー回路２から出力
される論理信号を前記被試験回路１が動作すべく
入力レベルに変換する入力信号変換回路３と、被
試験回路１から出力される試験出力信号ａのスレ
ツシヨールドレベルを規定するリミツト電源５
と、前記リミツト電源５であらかじめ設定された
レベルと前記被試験回路１から出力される試験出
力信号ａのレベルとを比較するコンパレータ回路
４と、被試験回路１の論理機能に従つて出力され
るべく期待値信号ｇからなる期待パターンデータ
を記憶する期待パターンメモリ回路６と、前記コ
ンパレータ回路４から出力されるハイコンパレー
ト信号ｄおよびローコンパレート信号ｅと前記期
待パターンメモリー回路６から供給される期待値
信号ｇとを逐次比較し良否を判定するための比較
判定回路７と、前記入力パターンメモリ回路２と
前記期待パターンメモリ回路６および前記比較判
定回路７を同期して動作すべく同期信号ｆを供給
するための制御回路８とを含んで構成される。 次に、第１図に示す論理機能試験装置の動作を
第２図に示すタイムチヤートを用いて説明する。 入力パターンメモリー回路２および期待パター
ンメモリ回路６には被試験回路１の論理機能に応
じあらかじめそれぞれのパターンデータをプログ
ラムしておく。 入力パターンメモリー回路２は制御回路８によ
り出力される同期信号ｆのタイミングでプログラ
ムされたデータを連続して出力する。 前記データは入力信号変換回路３により動作レ
ベルに変換され被試験回路１に供給される。 すなわち、被試験回路１はプログラムされた入
力パターンにより動作し、その論理動作の結果と
して試験出力信号ａが出力される。 一方、リミツト電源５は被試験回路１のスレシ
ヨールドレベル（ハイリミツトｂ、ローリミツト
ｃ）にあらかじめ設定され、コンパレータ回路４
は試験出力信号ａをハイリミツトｂおよびローリ
ミツトｃと比較し論理レベル“Ｈ”および“Ｌ”
を示すハイコンパレート信号ｄおよびローコンパ
レータ信号ｅを出力する。 これと同期して、期待パターンメモリ回路６も
同期信号ｆのタイミングで期待値信号ｇを出力す
る。 比較判定回路７は、判定ストローブｈのタイミ
ングで前記期待値信号ｇが論理レベル“Ｈ”であ
ればハイコンパレート信号ｄが、また、論理レベ
ル“Ｌ”であればローコンパレート信号ｅが論理
レベル“Ｈ”であることを判定する。 すなわち、試験出力信号ａがプログラムされた
期待パターンデータと論理が一致するか否かに従
つて良否の判定をする。 このように、従来の論理機能試験装置では２値
論理を出力する被試験回路の試験が行なわれる。 しかしながら、このような従来の論理機能試験
装置では、被試験回路が３値以上の論理値を出力
する機能がある場合、リミツト電源によるスレツ
シヨールドレベルを変え同一の入力パターンによ
り何度も試験を行なう必要があつた。 このような従来の論理機能試験装置を用いた３
値論理を出力する被試験回路の試験動作を図面を
用いて説明する。 第３図および第４図は３値の論理出力機能を持
つデジタルICに対して従来の論理機能試験装置
による試験動作を説明するためのタイムチヤート
である。 最初に、第３図に示されるハイリミツトｂおよ
びローリミツトｃで期待値信号ｇと一致すること
を試験する。 次に同一の入力パターンで第４図に示されるハ
イリミツトｂとローリミツトｃおよび期待値信号
ｇの条件で試験を行なうことにより３値論理出力
の中間レベルが期待どおり出力されていることを
判定できる。 このように、従来の論理機能試験装置は、ｎ値
論理出力の被試験回路はｎ−１回、リミツト電源
および期待パターンを設定しなおして試験を繰り
返す必要があり、試験時間がｎ−１倍に長くな
り、また、期待パターンも複雑で解りにくいとい
う欠点があつた。 本発明の目的はｎ値論理出力の被試験回路の試
験のための試験時間が短縮できる論理機能試験装
置を提供することにある。 すなわち、本発明の目的は前述の欠点を補い３
値以上ｎ値の論理出力機能を有するデジタルIC
の論理機能試験において１／ｎ−１の試験時間で良 否判定を行なうことができる論理機能試験装置を
提供することにある。 本発明の論理機能試験装置は、複数の論理値出
力機能を有するデジタルICの論理機能試験にお
いて、被試験回路を試験するための入力信号を供
給するための入力手段と、前記入力信号に応じて
前記被試験回路から出力される試験出力信号の論
理値に対して各々判定信号を出力する複数のコン
パレータ手段と、前記判定信号の組合わせの状態
にそれぞれ対応した２進変換信号に変換する変換
手段と、前記試験出力信号の論理値に対応した２
審値の期待値信号を記憶する記憶手段と、前記２
進変換信号と前記期待値信号とを比較判定する比
較判定手段と、前記入力信号の供給と前記期待値
信号の出力および前記比較判定とを同一のタイミ
ングで動作すべく同期信号を供給するための制御
手段とを含んで構成される。 すなわち、本発明の論理機能試験装置は、被試
験回路の機能を動作すべく入力信号を供給する手
段と、論理値に対して各々判定信号を出力する手
段と、前記判定信号の組合わせの状態にそれぞれ
対応した２進値のデータ出力を行なう変換手段
と、論理値に対応した２進データにより期待パタ
ーンをあらかじめ記憶する手段と、前記変換手段
による２進出力信号と期待値を比較判定する手段
と、前記入力信号および期待値の出力ならびに比
較判定を同一のタイミグで動作するための制御手
段とで構成される。 次に、本発明の実施例について図面を参照して
詳細に説明する。 第５図は本発明の一実施例を含むブロツク図
で、特に、３値論理出力機能を有するデジタル
ICを試験する場合の論理機能試験装置A′を含む
ブロツク図である。 なお、第５図において第１図に示すものと同じ
機能部は同一番号を符してその説明を省略する。 第５図で第１図に示すものと異なるところは、
試験出力信号ａの高レベル“Ｈ”、中間レベル
“Ｍ”及び低レベル“Ｌ”のそれぞれに対応して
コンパレータ回路４１〜４３およびリミツト電源
５１〜５３を被試験回路１の出力論理値数分、す
なわち、３論理値分備え、さらに前記コンパレー
タ回路４１〜４３のそれぞれの出力信号K1〜K3
の組合せ状態を２ビツトの２進データｍ０，ｍ１
に変換する２進変換回路９を備えていることであ
る。 また、期待パターンメモリー回路６′および比
較判定回路７′は２進データにて機能動作が行な
われる。 次に、第５図に示す論理機能試験装置A′によ
る試験動作を第６図に示すタイムチヤートを用い
て説明する。 被試験回路１にあらかじめプログラムされた入
力信号が供給され試験出力信号ａが出力される。 リミツト電源５１〜５３は各出力論理値“Ｈ”、
“Ｍ”及び“Ｌ”の規格レベルに対応するスレツ
シヨールドレベル（ハイリミツトb1〜b3、ローリ
ミツトc1〜c3）に各々設定され、コンパレータ回
路４１〜４３は前記試験出力信号ａの“Ｈ”、
“Ｍ”及び“Ｌ”のレベルがそれぞれのリミツト
レベルの範囲に入つているか否かを比較してその
コンパレート信号Ｋ１〜Ｋ３を出力する。また、
２進変換回路９は第１表に示すように、コンパレ
ータ信号K1〜K3の信号“１”、“０”の組合せ状
態に対応する２ビツトの２進変換信号ｍ０，ｍ１
に変換する。
ICの論理機能の良否を判定する論理機能試験装
置に関する。 一般に、デジタルICの論理機能を試験する場
合、その論理機能を試験するための入力信号を供
給してデジタルICから出力される試験出力信号
が機能どおりに出力されることを試験する。 次に、従来の論理機能試験装置について、図面
を参照して説明する。 第１図は従来の論理機能試験装置の一例を含む
ブロツク図である。 第１図に示す被試験回路１は論理機能試験装置
Ａで試験されるものであり、この論理機能試験装
置Ａは入力信号に対応した論理信号からなるパタ
ーンデータを記憶する入力パターンメモリー回路
２と、前記入力パターンメモリー回路２から出力
される論理信号を前記被試験回路１が動作すべく
入力レベルに変換する入力信号変換回路３と、被
試験回路１から出力される試験出力信号ａのスレ
ツシヨールドレベルを規定するリミツト電源５
と、前記リミツト電源５であらかじめ設定された
レベルと前記被試験回路１から出力される試験出
力信号ａのレベルとを比較するコンパレータ回路
４と、被試験回路１の論理機能に従つて出力され
るべく期待値信号ｇからなる期待パターンデータ
を記憶する期待パターンメモリ回路６と、前記コ
ンパレータ回路４から出力されるハイコンパレー
ト信号ｄおよびローコンパレート信号ｅと前記期
待パターンメモリー回路６から供給される期待値
信号ｇとを逐次比較し良否を判定するための比較
判定回路７と、前記入力パターンメモリ回路２と
前記期待パターンメモリ回路６および前記比較判
定回路７を同期して動作すべく同期信号ｆを供給
するための制御回路８とを含んで構成される。 次に、第１図に示す論理機能試験装置の動作を
第２図に示すタイムチヤートを用いて説明する。 入力パターンメモリー回路２および期待パター
ンメモリ回路６には被試験回路１の論理機能に応
じあらかじめそれぞれのパターンデータをプログ
ラムしておく。 入力パターンメモリー回路２は制御回路８によ
り出力される同期信号ｆのタイミングでプログラ
ムされたデータを連続して出力する。 前記データは入力信号変換回路３により動作レ
ベルに変換され被試験回路１に供給される。 すなわち、被試験回路１はプログラムされた入
力パターンにより動作し、その論理動作の結果と
して試験出力信号ａが出力される。 一方、リミツト電源５は被試験回路１のスレシ
ヨールドレベル（ハイリミツトｂ、ローリミツト
ｃ）にあらかじめ設定され、コンパレータ回路４
は試験出力信号ａをハイリミツトｂおよびローリ
ミツトｃと比較し論理レベル“Ｈ”および“Ｌ”
を示すハイコンパレート信号ｄおよびローコンパ
レータ信号ｅを出力する。 これと同期して、期待パターンメモリ回路６も
同期信号ｆのタイミングで期待値信号ｇを出力す
る。 比較判定回路７は、判定ストローブｈのタイミ
ングで前記期待値信号ｇが論理レベル“Ｈ”であ
ればハイコンパレート信号ｄが、また、論理レベ
ル“Ｌ”であればローコンパレート信号ｅが論理
レベル“Ｈ”であることを判定する。 すなわち、試験出力信号ａがプログラムされた
期待パターンデータと論理が一致するか否かに従
つて良否の判定をする。 このように、従来の論理機能試験装置では２値
論理を出力する被試験回路の試験が行なわれる。 しかしながら、このような従来の論理機能試験
装置では、被試験回路が３値以上の論理値を出力
する機能がある場合、リミツト電源によるスレツ
シヨールドレベルを変え同一の入力パターンによ
り何度も試験を行なう必要があつた。 このような従来の論理機能試験装置を用いた３
値論理を出力する被試験回路の試験動作を図面を
用いて説明する。 第３図および第４図は３値の論理出力機能を持
つデジタルICに対して従来の論理機能試験装置
による試験動作を説明するためのタイムチヤート
である。 最初に、第３図に示されるハイリミツトｂおよ
びローリミツトｃで期待値信号ｇと一致すること
を試験する。 次に同一の入力パターンで第４図に示されるハ
イリミツトｂとローリミツトｃおよび期待値信号
ｇの条件で試験を行なうことにより３値論理出力
の中間レベルが期待どおり出力されていることを
判定できる。 このように、従来の論理機能試験装置は、ｎ値
論理出力の被試験回路はｎ−１回、リミツト電源
および期待パターンを設定しなおして試験を繰り
返す必要があり、試験時間がｎ−１倍に長くな
り、また、期待パターンも複雑で解りにくいとい
う欠点があつた。 本発明の目的はｎ値論理出力の被試験回路の試
験のための試験時間が短縮できる論理機能試験装
置を提供することにある。 すなわち、本発明の目的は前述の欠点を補い３
値以上ｎ値の論理出力機能を有するデジタルIC
の論理機能試験において１／ｎ−１の試験時間で良 否判定を行なうことができる論理機能試験装置を
提供することにある。 本発明の論理機能試験装置は、複数の論理値出
力機能を有するデジタルICの論理機能試験にお
いて、被試験回路を試験するための入力信号を供
給するための入力手段と、前記入力信号に応じて
前記被試験回路から出力される試験出力信号の論
理値に対して各々判定信号を出力する複数のコン
パレータ手段と、前記判定信号の組合わせの状態
にそれぞれ対応した２進変換信号に変換する変換
手段と、前記試験出力信号の論理値に対応した２
審値の期待値信号を記憶する記憶手段と、前記２
進変換信号と前記期待値信号とを比較判定する比
較判定手段と、前記入力信号の供給と前記期待値
信号の出力および前記比較判定とを同一のタイミ
ングで動作すべく同期信号を供給するための制御
手段とを含んで構成される。 すなわち、本発明の論理機能試験装置は、被試
験回路の機能を動作すべく入力信号を供給する手
段と、論理値に対して各々判定信号を出力する手
段と、前記判定信号の組合わせの状態にそれぞれ
対応した２進値のデータ出力を行なう変換手段
と、論理値に対応した２進データにより期待パタ
ーンをあらかじめ記憶する手段と、前記変換手段
による２進出力信号と期待値を比較判定する手段
と、前記入力信号および期待値の出力ならびに比
較判定を同一のタイミグで動作するための制御手
段とで構成される。 次に、本発明の実施例について図面を参照して
詳細に説明する。 第５図は本発明の一実施例を含むブロツク図
で、特に、３値論理出力機能を有するデジタル
ICを試験する場合の論理機能試験装置A′を含む
ブロツク図である。 なお、第５図において第１図に示すものと同じ
機能部は同一番号を符してその説明を省略する。 第５図で第１図に示すものと異なるところは、
試験出力信号ａの高レベル“Ｈ”、中間レベル
“Ｍ”及び低レベル“Ｌ”のそれぞれに対応して
コンパレータ回路４１〜４３およびリミツト電源
５１〜５３を被試験回路１の出力論理値数分、す
なわち、３論理値分備え、さらに前記コンパレー
タ回路４１〜４３のそれぞれの出力信号K1〜K3
の組合せ状態を２ビツトの２進データｍ０，ｍ１
に変換する２進変換回路９を備えていることであ
る。 また、期待パターンメモリー回路６′および比
較判定回路７′は２進データにて機能動作が行な
われる。 次に、第５図に示す論理機能試験装置A′によ
る試験動作を第６図に示すタイムチヤートを用い
て説明する。 被試験回路１にあらかじめプログラムされた入
力信号が供給され試験出力信号ａが出力される。 リミツト電源５１〜５３は各出力論理値“Ｈ”、
“Ｍ”及び“Ｌ”の規格レベルに対応するスレツ
シヨールドレベル（ハイリミツトb1〜b3、ローリ
ミツトc1〜c3）に各々設定され、コンパレータ回
路４１〜４３は前記試験出力信号ａの“Ｈ”、
“Ｍ”及び“Ｌ”のレベルがそれぞれのリミツト
レベルの範囲に入つているか否かを比較してその
コンパレート信号Ｋ１〜Ｋ３を出力する。また、
２進変換回路９は第１表に示すように、コンパレ
ータ信号K1〜K3の信号“１”、“０”の組合せ状
態に対応する２ビツトの２進変換信号ｍ０，ｍ１
に変換する。
【表】
期待パターンメモリ回路６′は、論理値に対応
した２進データであらかじめプログラムされ同期
信号ｆのタイミングで期待値信号g0，g1を出力す
る。 比較判定回路７′は判定ストローブｈのタイミ
ングで前記２進変換信号ｍ１，ｍ１と期待値信号
g0，g1が一致するか否かを判定する。 このように、本発明の論理機能試験装置は、コ
ンパレータを複数有することにより、被試験回路
の出力論理レベルが各々のコンパレータによつて
比較され逐次レベルの良否が判定されるため、従
来の論理機能試験装置で論理値数ｎの被試験回路
に対してｎ−１回試験を繰り返す必要があつたの
に対して、１回の試験でよいことになり試験時間
の大幅な短縮となる。 また、従来の論理機能試験装置で用いる期待パ
ターンに対して短く、また、解かりやすいプログ
ラムによつて、パターンデータが作成できるとい
う効果もある。
した２進データであらかじめプログラムされ同期
信号ｆのタイミングで期待値信号g0，g1を出力す
る。 比較判定回路７′は判定ストローブｈのタイミ
ングで前記２進変換信号ｍ１，ｍ１と期待値信号
g0，g1が一致するか否かを判定する。 このように、本発明の論理機能試験装置は、コ
ンパレータを複数有することにより、被試験回路
の出力論理レベルが各々のコンパレータによつて
比較され逐次レベルの良否が判定されるため、従
来の論理機能試験装置で論理値数ｎの被試験回路
に対してｎ−１回試験を繰り返す必要があつたの
に対して、１回の試験でよいことになり試験時間
の大幅な短縮となる。 また、従来の論理機能試験装置で用いる期待パ
ターンに対して短く、また、解かりやすいプログ
ラムによつて、パターンデータが作成できるとい
う効果もある。
第１図は従来の論理機能試験装置の一例を含む
ブロツク図、第２図は第１図に示す従来例におけ
る２値論理出力の試験動作を説明するためのタイ
ムチヤート、第３図および第４図は、ともに第１
図に示す従来例における３値論理出力のデジタル
ICにおける試験動作を説明するためのタイムチ
ヤート、第５図は本発明の一実施例を含むブロツ
ク図、第６図は第５図に示す実施例における３値
論理出力の試験動作を説明するためのタイムチヤ
ートである。 １……被試験回路、Ａ，A′……論理機能試験
装置、２……入力パターンメモリー回路、３……
入力信号変換回路、４，４１〜４３……コンパレ
ータ回路、５，５１〜５３……リミツト電源、
６，６′……期待パターンメモリ回路、７，７′…
…比較判定回路、８……制御回路、ａ……試験出
力信号、ｂ，b1，b2，b3……ハイリミツト、ｃ，
c1，c2，c3……ローリミツト、ｄ……ハイコンパ
レート信号、ｅ……ローコンパレート信号、ｆ…
…同期信号、ｇ，g0，g1……期待値信号、ｈ……
判定ストローブ、Ｋ１，Ｋ２，Ｋ３……コンパレ
ート信号、ｍ０，ｍ１……２進変換信号。
ブロツク図、第２図は第１図に示す従来例におけ
る２値論理出力の試験動作を説明するためのタイ
ムチヤート、第３図および第４図は、ともに第１
図に示す従来例における３値論理出力のデジタル
ICにおける試験動作を説明するためのタイムチ
ヤート、第５図は本発明の一実施例を含むブロツ
ク図、第６図は第５図に示す実施例における３値
論理出力の試験動作を説明するためのタイムチヤ
ートである。 １……被試験回路、Ａ，A′……論理機能試験
装置、２……入力パターンメモリー回路、３……
入力信号変換回路、４，４１〜４３……コンパレ
ータ回路、５，５１〜５３……リミツト電源、
６，６′……期待パターンメモリ回路、７，７′…
…比較判定回路、８……制御回路、ａ……試験出
力信号、ｂ，b1，b2，b3……ハイリミツト、ｃ，
c1，c2，c3……ローリミツト、ｄ……ハイコンパ
レート信号、ｅ……ローコンパレート信号、ｆ…
…同期信号、ｇ，g0，g1……期待値信号、ｈ……
判定ストローブ、Ｋ１，Ｋ２，Ｋ３……コンパレ
ート信号、ｍ０，ｍ１……２進変換信号。
Claims (1)
- １ 複数の論理値出力機能を有するデジタルIC
の論理機能試験において、被試験回路を試験する
ための入力信号を供給するための入力手段と、前
記入力信号に応じて前記被試験回路から出力され
る試験出力信号の論理値に対して各々判定信号を
出力する複数のコンパレータ手段と、前記判定信
号の組合わせの状態にそれぞれ対応した２進変換
信号に変換する変換手段と、前記試験出力信号の
論理値に対応した２進値の期待値信号を記憶する
記憶手段と、前記２進変換信号と前記期待値信号
とを比較判定する比較判定手段と、前記入力信号
の供給と前記期待値信号の出力および前記比較判
定とを同一のタイミングで動作すべく同期信号を
供給するための制御手段とを含むことを特徴とす
る論理機能試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56177509A JPS5879171A (ja) | 1981-11-05 | 1981-11-05 | 論理機能試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56177509A JPS5879171A (ja) | 1981-11-05 | 1981-11-05 | 論理機能試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5879171A JPS5879171A (ja) | 1983-05-12 |
| JPH0335633B2 true JPH0335633B2 (ja) | 1991-05-28 |
Family
ID=16032143
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56177509A Granted JPS5879171A (ja) | 1981-11-05 | 1981-11-05 | 論理機能試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5879171A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8896332B2 (en) | 2011-12-09 | 2014-11-25 | Advantest Corporation | Test apparatus with voltage margin test |
| US9136952B2 (en) * | 2014-01-17 | 2015-09-15 | Tektronix, Inc. | Pulse amplitude modulation (PAM) bit error test and measurement |
-
1981
- 1981-11-05 JP JP56177509A patent/JPS5879171A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5879171A (ja) | 1983-05-12 |
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