JPH05134005A - 半導体テスタのスキヤン回路 - Google Patents

Abstract

(57)【要約】 【目的】 厖大な連続パタンの発生と厖大な連続テスト
結果データの格納を簡単なハードウエアで行うパーピン
アーキテクチャの半導体テスタ用スキャン回路を提供す
る。 【構成】 パタン発生器ＰＴＧとドライバ回路ＤＲＶお
よびコンパレータ回路ＣＭＰとの間に配置されたスキャ
ンパス生成回路ＳＰＣのゲート回路ＡＧ１〜ＡＧ４とＯ
Ｇ１〜ＯＧ４により、スキャンテストを行う際にスキャ
ンの方向が順／逆方向のいずれであるかを定め、そのス
キャンタイミング信号に応じて、波形生成回路ＦＭから
ドライバ回路ＤＲＶへのドライブ信号の転送タイミング
を順次に定め、およびコンパレータ回路ＣＭＰからパタ
ン比較回路ＦＡへのテスト結果の転送の制御を行う。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、パーピンアーキテクチ
ャと呼ばれる構成の半導体テスタにおいて、各ピン毎に
設けられた限られた容量のメモリを使用して、長大な、
かつ連続したパタンを発生させたり、厖大なパタンを連
続して取り込む半導体テスタのスキャン回路に関するも
のである。

【０００２】

【従来の技術】上述した種類の半導体テスタは、たとえ
ば、米国特許第４，５１７，６６１号“Ｐｒｏｇｒａｍ
ｍａｂｌｅ Ｃｈｉｐ Ｔｅｓｔｅｒ Ｈａｖｉｎｇ
Ｐｌｕｒａｌ Ｐｉｎ Ｕｎｉｔ Ｂｕｆｆｅｒｓ Ｗ
ｈｉｃｈ Ｅａｃｈ Ｓｔｏｒｅ Ｓｕｆｆｉｃｉｅｎ
ｔ Ｔｅｓｔ Ｄａｔａ Ｆｏｒ Ｉｎｄｅｐｅｎｄｅ
ｎｔ Ｏｐｅｒａｔｉｏｎｓ Ｂｙ Ｅａｃｈ Ｐｉｎ
Ｕｎｉｔ”、またはＣ．Ｗ．Ｒｏｄｒｉｇｕｅｚ ａ
ｎｄ Ｄ．Ｅ．Ｈｏｆｆｍａｎ，“Ｔｈｅ Ｄｅｖｅｌ
ｏｐｍｅｎｔ ｏｆ Ｕｌｔｒａ−Ｈｉｇｈ−Ｆｒｅｑ
ｕｅｎｃｙ ＶＬＳＩ Ｔｅｓｔ Ｓｙｓｔｅｍ”，Ｉ
ＢＭ Ｊ．ＤＥＶＥＬＯＰ．Ｖｏｌ ３４，ｐ２６０−
２７５に開示されている。

【０００３】この種のパーピンアーキテクチャの半導体
テスタでは、パタン発生およびテスト結果格納のための
同一のハードウエアが各ピンに備えられ、各ピン毎に独
立にテスト条件を制御できる利点を持っている。

【０００４】ところが、この場合には互いにデータの変
換をすることができず、ピン相互に関連した一体の制御
ができないというパーピンアーキテクチャに固有の問題
点があった。しかも、各ピンあてに同一のハードウエア
を備えるので、各ピンに対して厖大なメモリを用意する
ことはできない。

【０００５】パーピンアーキテクチャと呼ばれる構成の
従来の半導体テスタにおいて、長大な、かつ連続したパ
タンを発生させたり、厖大なパタンを連続して取り込む
ためのスキャン回路については、パーピンアーキテクチ
ャの例外構成として、一塊の厖大な容量の専用メモリ
と、専用の制御回路を備えた専用回路を用いたＴＹＨＯ
ＯＮと呼ばれるものがあった。

【０００６】

【発明が解決しようとする課題】このように、従来のパ
ーピンアーキテクチャの構成の半導体テスタにおいて
は、特殊な専用回路を用いてしか各ピンに対するテスタ
パタンの発生とテスト結果の格納を行うことができず、
従って、ハードウエアの回路規模が大きくならざるを得
なかった。

【０００７】そこで、本発明の目的は、特殊な専用回路
だけに限定してしかスキャンが実現できなかったという
従来の制約を排除し、各ピン毎に備えたハードウエアを
そのまま使用して、パーピンアーキテクチャでありなが
ら、厖大な連続パタンの発生と厖大な連続テスト結果デ
ータの取り込みを可能にした半導体テスタのスキャン回
路を提供することにある。

【０００８】

【課題を解決するための手段】このような目的を達成す
るために、本発明は、各ピン毎に、パタン発生器、該パ
タン発生器からのテスタパタンをテスト対象デバイスに
供給するドライバ回路および当該テスト対象デバイスか
らのテスト結果を前記パタン発生器に供給するコンパレ
ータ回路を有し、前記パタン発生器は、発生波形および
期待される受信波形を記述したパタンデータを格納する
テスタパタン記憶回路と、該テスタパタン記憶回路の次
段に接続され、前記パタンデータに基づいて複数の種類
の波形を発生する波形生成回路と、前記パタンデータを
連続して取り出すために、前記テスタパタン記憶回路へ
連続してアドレスを供給するパタン発生制御回路と、前
記テスト対象の半導体デバイスから連続して発生される
信号に基づいて前記コンパレータ回路で得られた２値信
号を受信し、その連続して受信した２値信号と前記テス
タパタンで記述された期待パタンとを比較するパタン比
較回路と、その比較結果を記憶するテスト結果記憶回路
と、前記テスト結果記憶回路のアドレスを発生するテス
ト結果格納制御回路とを有し、予めテスタパタンを記憶
し、それを連続して発生し、テスト対象の半導体デバイ
スから発生される信号を受信し、テスタパタンの中に予
め記述されたパタンと比較しこれを格納するパーピンア
ーキテクチャの半導体テスタにおけるスキャン回路であ
って、各ピンあての前記パタン発生器と、前記ドライバ
回路およびコンパレータ回路との間に、それぞれのピン
あてに配置されたスキャンパス生成回路を設け、前記ス
キャンパス生成回路は、スキャンテストを行うか否かを
指示するスキャン指示信号を受け、スキャンテストを行
うときは、各ピンに対応する自己のパタン発生器の波形
生成回路に対して自己および隣り合うピンに対応するパ
タン発生器の波形生成回路のいずれからかのテスタパタ
ンデータ信号を取り込む第１手段と、スキャンテストを
行う場合に、スキャンの方向が隣り合うピン間で第１方
向であるか、または第２方向であるかを示す切り替え制
御信号を受け、当該ピンに対応するスキャンパス生成回
路に隣り合う２つのスキャンパス生成回路のいずれに前
記テスタパタンデータ信号を転送するかを制御する第２
手段と、自己のコンパレータ回路および隣り合うコンパ
レータ回路のいずれからかのテスト結果を示す信号を各
ピンに対応する自己のパタン発生器のパタン比較回路に
取り込む第３手段と、スキャンテストを行う場合に、前
記切り替え制御信号を受け、隣り合う２つのスキャンパ
ス生成回路のいずれに前記第３手段からの信号を転送す
るかを制御する第４手段とを具えたことを特徴とする。

【０００９】

【作用】本発明によれば、スキャンパス生成回路により
スキャンテストを行う際にスキャンの方向が順／逆方向
のいずれであるかを定め、そのスキャンタイミング信号
に応じて、波形生成回路からドライバ回路へのドライブ
信号の転送タイミングを順次に定め、およびコンパレー
タ回路からパタン比較回路へのテスト結果の転送の制御
を行うようにしたので、各ピン毎に備えたハードウエア
をそのまま使用して、パーピンアーキテクチャでありな
がら、厖大な連続パタンの発生と厖大な連続テスト結果
データの取り込みを行うことができる。

【００１０】

【実施例】以下に、図面を参照して本発明の実施例を詳
細に説明する。

【００１１】図１は本発明を適用するパーピンアーキテ
クチャの半導体テスタの構成を示す。この半導体テスタ
は、テスト対象デバイスＤＵＴの各ピン毎に、パタン発
生およびテスト結果の格納を行うために、各ピン毎に設
けた、パタン発生器ＰＴＧと、テスト対象デバイスＤＵ
Ｔに所定の電圧レベルの信号を出力するドライバ回路Ｄ
ＲＶと、所定の電圧レベルでテスト対象デバイスＤＵＴ
からの受信信号レベルを判定するコンパレータ回路ＣＭ
Ｐとを有する。ＳＰＣはスキャンテストを行うためのス
キャンパス生成回路であって、パタン発生器ＰＴＧとド
ライバ回路ＤＲＶおよびコンパレータ回路ＣＭＰとの間
に配置される。

【００１２】ここで、スキャンテストでは、パタン発生
とテスト結果の格納とは別々にピンで行われる。そこ
で、図１では、パタン発生用に割り付けられたピンでの
メモリブロックと、テスト結果格納のためのメモリブロ
ックとを各ピン毎に備えた構成を示しており、スキャン
パス生成回路ＳＰＣも各ピン毎に設けて、当該ピンにお
けるパタン発生器ＰＴＧからのテスタパタンをドライバ
回路ＤＲＶへ供給すること、およびコンパレータ回路Ｃ
ＭＰからのテスト結果データのパタン発生器ＰＴＧへの
格納を制御する。

【００１３】図１のパタン発生器ＰＴＧにおいて、ＰＭ
は発生波形および期待される受信波形を記述したパタン
データを格納するテスタパタン記憶回路、ＦＭは記憶回
路ＰＭの次段に接続され、前記パタンデータに基づいて
複数の種類の波形を発生する波形生成回路、ＰＣは前記
パタンデータを連続して取り出すために、記憶回路ＰＭ
へ連続してアドレスを発生供給するパタン発生制御回路
である。

【００１４】ここで、テスト対象の半導体デバイス、す
なわちＤＵＴからの信号は、アナログコンパレータを経
て、１，０の２値信号、すなわち１ビット信号に変換さ
れて、パタン比較回路ＦＡに入力される。このパタン比
較回路ＦＡは、かかる２値信号を受信し、その連続して
受信した２値信号と前記テスタパタンで記述された期待
パタンとを比較する。ＴＭはその比較結果を記憶するテ
スト結果記憶回路、ＴＣはこの記憶回路ＴＭのアドレス
を発生するテスト結果格納制御回路である。

【００１５】ここで、テスタパタン記憶回路ＰＭはすべ
てテスト結果記憶回路ＴＭとして用いることができる。
テスト結果記憶回路ＴＭは命令データ記憶回路ＩＭとし
て用いることができる。

【００１６】半導体テスタのパタン発生器は、以上の各
種回路を具えて、予めテスタパタンを記憶し、それを連
続して発生し、テスト対象の半導体デバイスから発生さ
れる信号を受信し、テスタパタンの中に予め記述された
パタンと比較しこれを格納する。波形生成回路ＦＭから
はテスタパタン出力が得られ、ＤＵＴを駆動するドライ
バ回路に供給される。

【００１７】ここで、各ピンあての記憶回路ＰＭおよび
ＴＭは、自己のピンに対するデータのみならず、他のピ
ンについてのデータも、全体の制御系ＣＰＵの制御下に
格納でき、以て記憶回路を互いに共用できるものとす
る。

【００１８】さらに、ドライバ回路ＤＲＶは波形生成回
路ＦＭで波形生成された信号を指定された電圧レベルで
出力する。コンパレータＣＭＰは指定された電圧レベル
での信号レベルの判定を行う回路である。

【００１９】なお、スキャンテストを行うか否かの指示
は、全体の制御系ＣＰＵから回路ＦＡおよびＦＭにスキ
ャン指示信号を供給することで行う。

【００２０】スキャンを実現する本発明スキャン回路の
一実施例を図２に示す。図２では、図１で示された基本
的な各ピン毎のパタン発生器ＰＴＧと、ドライバ回路Ｄ
ＲＶおよびコンパレータ回路ＣＭＰとの間にスキャンパ
ス生成回路ＳＰＣが配置される。図２は、これらの各ピ
ン毎のパタン発生器ＰＴＧ、ドライバ回路ＤＲＶ、コン
パレータ回路ＣＭＰにスキャンパス生成回路ＳＰＣを繰
り返し１６個並べた構成を示し、さらに各ピン毎のスキ
ャンパス生成回路ＳＰＣ間を４組の信号入出力端子で相
互に接続したものである。図２において、テスト対象デ
バイスＤＵＴのたとえばピン１からピン１６までに対応
して、各ブロックを示す符号には添字１から１６までを
付してある。

【００２１】図２において、スキャンパス生成回路ＳＰ
Ｃは、４つのＡＮＤゲートＡＧ１〜ＡＧ４と４つのＯＲ
ゲートＯＧ１〜ＯＧ４との簡単なゲート回路で構成され
る。Ｇ１Ａ，Ｇ２Ａ，…，Ｇ１６ＡおよびＧ１Ｂ，Ｇ２
Ｂ，…，Ｇ１６Ｂは、ピン１からピン１６までのうちで
任意に作るスキャンのパスの方向を決めるための切り替
え制御信号入力端子である。

【００２２】Ｄ１はこの図でドライバ回路ＤＲＶ側の信
号、すなわち波形生成回路ＦＭからのパタンデータ信号
を左から右へ転送する時の入力端子、Ｄ３はその時の出
力端子である。Ｄ２は図２においてかかるドライバ回路
ＤＲＶ側の信号を右から左へ転送する時の入力端子、Ｄ
４はその時の出力端子である。

【００２３】Ｃ１はこの図でコンパレータ回路ＣＭＰ側
の信号、すなわちテスト結果データを示す信号を右から
左へ転送する時の入力端子、Ｃ２はコンパレータ回路Ｃ
ＭＰからの信号を左から右へ転送する時の入力端子、Ｃ
３およびＣ４はそれぞれコンパレータ回路ＣＭＰ側の信
号を右から左へ、そして左から右へ転送する時の出力端
子である。

【００２４】ＤＩ１はスキャンテストを行わない時の波
形生成回路ＦＭよりのドライバ信号入力端子、ＤＩ２は
スキャンテストを行う時の波形生成回路ＦＭからのドラ
イバ信号入力端子、ＤＯはスキャンテストを行う時の波
形生成回路ＦＭへのドライバ信号出力、ＣＯはスキャン
テストを行う時の波形生成回路ＦＭへのコンパレータ信
号出力である。

【００２５】ここで、波形生成回路ＦＭは、図２に示す
ようにオアゲートＯＧ５を有し、このオアゲートＯＧ５
には、端子ＤＣ１から受けた順方向または逆方向の隣り
合うスキャンパス生成回路ＳＰＣからのテスタパタンデ
ータ信号と、自己のパタン発生器ＰＴＧ自体で発生した
テスタパタンデータ信号とを受けて、オアの形態でこれ
らテスタパタンデータ信号を取り出し、端子ＤＡ１に導
き、この端子ＤＡ１から端子ＤＩ１およびＤＮを経てド
ライバ回路ＤＲＶに転送する。

【００２６】かかるオアゲートＯＧ５は通常の波形生成
回路ＦＭに設けられているものである。かかる構成によ
って、たとえばピン２に対して、対応するパタン発生回
路ＰＴＧ２のみからでは厖大な連続パタンを供給できな
い場合、パタン発生回路ＰＴＧ１，ＰＴＧ３，…，ＰＴ
Ｇ１６までのいずれかあるいはすべてを用いて、必要な
パタンデータをピン１に対して供給すべく、スキャンパ
ス生成回路ＳＰＣ１，ＳＰＣ２，ＳＰＣ３，…，ＳＰＣ
１６を用いて、必要なパタンデータを順次に、順方向ま
たは逆方向にスキャンしてスキャンパス生成回路ＳＰＣ
１に集め、さらに対応する波形生成回路ＦＭ１に送り、
その端子ＤＡ１から順次にドライバ回路ＤＲＶ１に向け
て、端子ＤＩ１およびＤＮを経て、転送する。

【００２７】以上の動作をさらに詳しく説明する。

【００２８】図３は図２に示したスキャン回路におい
て、切り替え制御信号Ｇ１ＡおよびＧ１Ｂをそれぞれ
“１”および“０”に設定した場合におけるパタン発生
例を示す説明図である。ここで、波形生成回路ＦＭ１の
ＤＢ１ドライバ出力がピン１のスキャンパス生成回路Ｓ
ＰＣ１のＤＩ２から入力し、出力端子Ｄ３よりスキャン
パタン生成回路ＳＰＣ２の入力端子Ｄ１に送られ、ピン
２の波形生成回路ＦＭ２の入力端子ＤＣ２に入力され
る。

【００２９】ピン２の波形生成回路ＦＭ２では、スキャ
ンテストモードであることがあらかじめ設定され、入力
端子ＤＣ２のドライバ入力信号は、オアゲートＯＧ５に
おいて、ピン２に備えられたパタン発生器ＰＴＧ２自体
のパタンデータ信号とオア論理がとられ、入力端子ＤＡ
２よりテスタパタンデータ信号として連続して出力され
る。

【００３０】この時、波形生成回路ＦＭ１とＦＭ２とは
パタン発生の開始を予め、ピン１の波形生成回路ＦＭ１
で用意されたパタン数だけのパタン発生終了後にピン２
の波形生成回路ＦＭ２のパタン発生が開始されるよう制
御される。この結果、ピン１に用意されたメモリの容量
の連続パタンに引き続いて、ピン２に用意されたメモリ
の容量の連続パタンを続けて発生できる。

【００３１】図４は図２に示したスキャン回路におい
て、切り替え制御信号Ｇ１ＡおよびＧ１Ｂをそれぞれ
“１”および“０”に設定した場合におけるテスト結果
格納の例を示す説明図である。ここで、ピン１のスキャ
ンパス生成回路ＳＰＣ１のＣＮ１端子に入力されたコン
パレータ回路ＣＭＰ１の出力は、端子ＣＡ１とＣ２とＣ
４に出力される。

【００３２】パタン比較回路ＦＡ１内では、予め所定の
パタン数だけ取り込むように設定され、ピン１からの一
連のコンパレータ出力をテスト結果として格納する。さ
らに、スキャンパス生成回路ＳＰＣ１の出力端子Ｃ４か
ら出力されたピン１から得られたコンパレータ出力の信
号は、ピン２のスキャンパス生成回路ＳＰＣ２のＣ２の
入力端子Ｃ２を経てパタン比較回路ＦＡ２への出力端子
ＣＯ端子に送られる。

【００３３】パタン比較回路ＦＡ２内では、予め所定の
パタン数だけ経た後にコンパレータ出力の信号を取り込
むように設定され、一連のコンパレータ出力をテスト結
果として格納する。パタン比較回路ＦＡ１およびＦＡ２
では、スキャンテストモードであることを予め設定され
る。

【００３４】この時、パタン比較回路ＦＡ１とＦＡ２と
は、テスト結果の格納を開始するテストサイクル数を予
め、波形生成回路ＦＭ１で用意されたパタン数だけのパ
タン発生終了後に波形生成回路ＦＭ２のテスト結果の格
納を開始されるよう制御される。この結果、ピン１に用
意されたメモリの容量の連続パタンに引き続いて、ピン
２に用意されたメモリの容量の連続パタンが続けて格納
できる。

【００３５】以上から明らかなように、本発明における
スキャンパス生成回路ＳＰＣでは、（１）制御系ＣＰ
Ｕ、端子ＤＡ１，ＤＣ１、オアゲートＯＧ３により、ス
キャンテストを行うか否かを指示するスキャン指示信号
を受け、スキャンテストを行うときは、各ピンに対応す
る自己のパタン発生器の波形生成回路に対して自己およ
び隣り合うピンに対応するパタン発生器の波形生成回路
のいずれからかのテスタパタンデータ信号を取り込む第
１手段を構成し、（２）アンドゲートＡＧ１，ＡＧ２と
オアゲートＯＧ１，ＯＧ２、端子ＤＢ１により、スキャ
ンテストを行う場合に、スキャンの方向が隣り合うピン
間で第１方向であるか、または第２方向であるかを示す
切り替え制御信号を受け、当該ピンに対応するスキャン
パス生成回路に隣り合う２つのスキャンパス生成回路の
いずれに前記テスタパタンデータ信号を転送するかを制
御する第２手段を構成し、（３）オアゲートＯＧ４によ
り、自己のコンパレータ回路および隣り合うコンパレー
タ回路のいずれからかのテスト結果を示す信号を各ピン
に対応する自己のパタン発生器のパタン比較回路に取り
込む第３手段を構成し、（４）アンドゲートＡＧ３，Ａ
Ｇ４により、スキャンテストを行う場合に、前記切り替
え制御信号を受け、隣り合う２つのスキャンパス生成回
路のいずれに前記第３手段からの信号を転送するかを制
御する第４手段を構成する。

【００３６】

【発明の効果】本発明によれば、パーピンアーキテクチ
ャの半導体テスタの難点を、ハードウエア回路規模の大
幅な増大なく実現できる。すなわち、本発明によれば、
スキャンパス生成回路によりスキャンテストを行う際に
スキャンの方向が順／逆方向のいずれであるかを定め、
そのスキャンタイミング信号に応じて、波形生成回路か
らドライバ回路へのドライブ信号の転送タイミングを順
次に定め、およびコンパレータ回路からパタン比較回路
へのテスト結果の転送の制御を行うようにしたので、各
ピン毎に備えたハードウエアをそのまま使用して、パー
ピンアーキテクチャでありながら、厖大な連続パタンの
発生と厖大な連続テスト結果データの取り込みを行うこ
とができる。

【図面の簡単な説明】

【図１】本発明を適用するパーキンアーキテクチャの半
導体テスタの構成を示すブロック図である。

【図２】本発明スキャン回路の一実施例を示す回路図で
ある。

【図３】図２のスキャン回路によるパタン発生例の説明
図である。

【図４】図２のスキャン回路によるテスト結果格納例の
説明図である。

【符号の説明】

ＰＴＧ パタン発生器 ＳＰＣ スキャンパス生成回路 ＤＲＶ ドライバ回路 ＣＭＰ コンパレータ回路 ＤＵＴ テスト対象デバイス ＣＰＵ 全体のＣＰＵ ＰＭ テスタパタン記憶回路 ＦＭ 波形生成回路 ＦＡ パタン比較回路 ＰＣ パタン発生制御回路 ＴＭ テスト結果記憶回路 ＴＣ テスト結果格納制御回路 ＡＧ１〜ＡＧ４ アンドゲート ＯＧ１〜ＯＧ５ オアゲート

Claims (1)

【特許請求の範囲】
1. 【請求項１】 各ピン毎に、パタン発生器、該パタン発
   生器からのテスタパタンをテスト対象デバイスに供給す
   るドライバ回路および当該テスト対象デバイスからのテ
   スト結果を前記パタン発生器に供給するコンパレータ回
   路を有し、 前記パタン発生器は、発生波形および期待される受信波
   形を記述したパタンデータを格納するテスタパタン記憶
   回路と、該テスタパタン記憶回路の次段に接続され、前
   記パタンデータに基づいて複数の種類の波形を発生する
   波形生成回路と、前記パタンデータを連続して取り出す
   ために、前記テスタパタン記憶回路へ連続してアドレス
   を供給するパタン発生制御回路と、前記テスト対象の半
   導体デバイスから連続して発生される信号に基づいて前
   記コンパレータ回路で得られた２値信号を受信し、その
   連続して受信した２値信号と前記テスタパタンで記述さ
   れた期待パタンとを比較するパタン比較回路と、その比
   較結果を記憶するテスト結果記憶回路と、前記テスト結
   果記憶回路のアドレスを発生するテスト結果格納制御回
   路とを有し、 予めテスタパタンを記憶し、それを連続して発生し、テ
   スト対象の半導体デバイスから発生される信号を受信
   し、テスタパタンの中に予め記述されたパタンと比較し
   これを格納するパーピンアーキテクチャの半導体テスタ
   におけるスキャン回路であって、 各ピンあての前記パタン発生器と、前記ドライバ回路お
   よびコンパレータ回路との間に、それぞれのピンあてに
   配置されたスキャンパス生成回路を設け、前記スキャン
   パス生成回路は、 スキャンテストを行うか否かを指示するスキャン指示信
   号を受け、スキャンテストを行うときは、各ピンに対応
   する自己のパタン発生器の波形生成回路に対して自己お
   よび隣り合うピンに対応するパタン発生器の波形生成回
   路のいずれからかのテスタパタンデータ信号を取り込む
   第１手段と、 スキャンテストを行う場合に、スキャンの方向が隣り合
   うピン間で第１方向であるか、または第２方向であるか
   を示す切り替え制御信号を受け、当該ピンに対応するス
   キャンパス生成回路に隣り合う２つのスキャンパス生成
   回路のいずれに前記テスタパタンデータ信号を転送する
   かを制御する第２手段と、 自己のコンパレータ回路および隣り合うコンパレータ回
   路のいずれからかのテスト結果を示す信号を各ピンに対
   応する自己のパタン発生器のパタン比較回路に取り込む
   第３手段と、 スキャンテストを行う場合に、前記切り替え制御信号を
   受け、隣り合う２つのスキャンパス生成回路のいずれに
   前記第３手段からの信号を転送するかを制御する第４手
   段とを具えたことを特徴とする半導体テスタのスキャン
   回路。