CN115804010A

CN115804010A - 用于结构测试的集成电路边际测量

Info

Publication number: CN115804010A
Application number: CN202180046899.9A
Authority: CN
Inventors: 伊芙琳·兰德曼; 艾尔·菲纳; 莎伊·可汉; 亚历克斯·可哈津
Original assignee: Proton Tex Co ltd
Current assignee: Proton Tex Co ltd
Priority date: 2020-07-06
Filing date: 2021-07-05
Publication date: 2023-03-14
Also published as: WO2022009199A1; KR20230029991A; EP4176276A1; US20230258719A1; JP2023532942A; TW202217346A; IL299556A

Abstract

半导体集成电路(IC)的结构测试，其包含例如从测试器装置将测试样式或测试状况扫描到所述半导体IC的内部电路。一时序边际可以在所述结构测试的期间加以测量。所述边际是根据在所述半导体IC的一测试信号路径以及一延迟的信号路径之间的比较的一特征来测量的，所述延迟的信号路径是所述测试信号路径被延迟一可变的延迟时间的一信号。边际测量感测器的输出例如可被扫描出至所述测试器装置。

Description

用于结构测试的集成电路边际测量

相关申请案的交叉参照

此申请案主张2020年7月6日申请且名称为“Integrated Circuit MarginMeasurement for Structural Testing”的第63/048,265号美国临时专利申请案的优先权，所述美国临时专利申请案的内容以其整体纳入本文作为参考。

技术领域

本发明关于集成电路的领域。

背景技术

集成电路(IC)可包含在例如是硅晶圆的平坦半导体基板上的模拟及数字电子电路。微观的电晶体是利用微影技术而被印刷到所述基板之上，以在一非常小的区域中产生具有数十亿个电晶体的复杂电路，此使得现代利用IC的电子电路设计变成低成本且高效能。IC是在工厂(被称为晶圆代工厂)的装配线中制造，其已经商品化IC的制造，例如是互补金属氧化物半导体(CMOS)IC。数字IC包含被配置在所述晶圆上的功能及/或逻辑单元中的数十亿个电晶体，其具有互连所述功能单元的数据路径，所述数据路径是在所述功能单元之间传输数据值。

如同在此所用的，术语“数据路径”是表示一平行系列的电子连接或路径，以用于在一IC的功能/逻辑单元之间传输数据信号，并且每一个数据路径可包含一特定数量的位元路径，例如是64、128、256、或类似的。在所述IC的设计过程期间，所述功能单元的时序被配置成使得每一个功能单元通常可以在单一时钟周期之内完成该单元所需的处理。一安全因数可被用来考量个别IC的制造差异以及在所述IC的计画使用寿命期间可能的变化，例如是劣化。

IC的电晶体随着时间过去的劣化被称为老化。例如，电晶体随着时间过去的劣化会缓慢地导致降低的切换速度，并且当它们超过设计安全因素时，甚至可能导致彻底的电路失效。通常，设计的过程是将这些延迟纳入所述设计，使得所述IC在其正常的使用寿命期间将不会失效，但是环境及使用条件(例如热、电压、电流、湿度、及/或类似的)可能会加速老化过程。

IC电晶体(例如双载子电晶体、金属氧化物半导体场效电晶体(MOSFET)及/或类似的)可被用在数字IC，并且可以作用为电性开关。例如，一MOSFET可具有四个端子，例如基体、闸极、源极、以及汲极，而通常所述源极以及基体是电连接的。施加至所述闸极的电压可以决定流动在所述源极与汲极之间的电流量。一薄层的介电材料电性绝缘所述闸极，并且横跨所述闸极所施加的电场可以改变在所述源极与汲极之间的下面的半导体通道的导电度。

在使用上，具有比平均电荷载子(例如用于负或n通道MOSFET的电子、或是用于正或p通道MOSFET的电洞)更多能量的电荷载子可能会偏离在所述源极与汲极之间的导电通道，而变成被捕陷在所述绝缘的介电质中。此过程(被称为热载子注入(HCI))最终可能会在所述介电层之内累积电荷，并且因此增加操作所述电晶体所需的电压。随着临界电压增加，电晶体的切换延迟可能变成更大的。

另一老化机制是发生在电压被施加至闸极时，一种被称为“偏压温度不稳定性”(BTI)的现象。尤其，BTI可能会造成电荷在所述介电质中的累积，尽管此效应的部分在闸极电压被移除之后会自发地消失。此恢复是发生在几微秒内，使得其难以在电晶体受应力时观察，因而所产生的效应于是只有在所述应力被移除后来加以测量。

进一步的老化机制是在施加至闸极的电压在所述介电质之内产生电性作用缺陷(以“陷阱”著称)时起作用。当陷阱变成过多的，这些电荷陷阱可能连接并且在闸极与电流通道之间形成彻底的短路。此种失效被称为“氧化物崩溃”或是“时间相依的介电质崩溃”。不同于其它老化机制是在效能上造成逐渐的下降，所述介电质的崩溃可能会导致电晶体的灾难性失效，此使得IC故障。

此外，一种称为电迁移的现象可能会损坏将电晶体连系在一起或是将其连结至外部世界的铜或铝连接。电迁移可能发生在电流突波将金属原子从所述电连接击松，并且可能使得其和电子一起流动。此耗掉上游金属的几个原子，同时造成下游金属的累积。所述金属的上游薄化会增加所述连接的电阻，有时变成开路。所述下游沉积可能会使得所述金属从其指定的轨道突出。

另一在IC中的可靠度相关的问题是一种称为“应力迁移”的现象，其牵涉到金属原子在机械应力的影响下的流动。

此外，任何缺陷(例如未建模的现象、随机的制造缺陷及/或类似的)都可能造成信号路径随着时间过去的时序劣化。某些缺陷可能并未出现在测试、验证、最初的操作及/或类似的期间，例如所述晶粒/IC/产品可能在所述测试阶段通过所有的筛选程序。例如，包含制造缺陷(例如金属覆盖不全)的贯孔将会随着时间过去增加其电阻，并且在某个时点造成一逻辑路径的时序失效。例如，随机的制造缺陷可能出现在IC的任何地方，而且包含许多种类型及程度的缺陷，因而设计可能无法包含安全因素来减轻这些缺陷。

上述相关技术的例子以及与其相关的限制是欲为举例说明的，而非全部的。具有此项技术的技术人员在说明书的阅读以及附图的研究之后，其它相关技术的限制将会变成明显的。

发明内容

以下的实施例及其特点是结合本质上是示例性且举例说明、而非在范畴上限制的系统、工具及方法来描述及描绘。

根据某些实施例，其提出有一种用于测试半导体集成电路(IC)的方法。所述方法包括：借由扫描测试样式到所述半导体IC的内部电路中来在所述半导体IC上执行结构测试；以及在所述结构测试的期间测量边际，所述边际是根据在所述半导体IC的一测试信号路径以及一延迟的信号路径之间的比较的一特征来测量的，所述延迟的信号路径是所述测试信号路径被延迟一可变的延迟时间的一信号。

在实施例中，测量的步骤包括：在信号路径组合器接收所述半导体IC的多个信号路径；以及组合所述接收到的所述半导体IC的多个信号路径以提供所述测试信号路径。

在实施例中，测量所述边际的步骤包括根据在所述半导体IC的所述测试信号路径以及所述延迟的信号路径之间针对于不同的延迟时间的多个比较来识别一延迟时间临界值。

在实施例中，测量所述边际的步骤是借由在所述半导体IC上的感测器来加以执行，所述感测器是构成所述半导体IC的用于所述结构测试的所述内部电路的部分，所述方法进一步包括：从所述半导体IC的用于所述结构测试的所述内部电路扫描出关于一延迟的所测量的特征的数据。

在实施例中，所述感测器包括数据暂存器，其构成所述结构测试的一扫描链的部分，所述方法进一步包括：借由重置所述数据暂存器来配置所述结构测试；在所述数据暂存器中储存一延迟的所测量的特征；以及从所述数据暂存器扫描出一延迟的所测量的特征。

在实施例中，构成所述结构测试的一扫描链的部分的所述数据暂存器是在所述感测器的输出的第一数据暂存器，并且所述数据暂存器是被重置以借由扫入一重置样式来配置所述结构测试、或是其中构成所述结构测试的一扫描链的部分的所述数据暂存器是第二数据暂存器，其是从在所述感测器的输出的第一数据暂存器接收一延迟的所测量的特征，并且所述第二数据暂存器是被重置以借由所述第一数据暂存器的输出来配置所述结构测试。

在实施例中，可以考量有一种用于测试半导体集成电路(IC)的方法，所述方法包括：扫描测试样式到所述半导体IC的内部电路中，所述半导体IC的所述内部电路包括边际测量感测器；利用所述边际测量感测器来测量边际，所述边际包括在所述半导体IC的一测试信号路径以及一延迟的信号路径之间的比较的一特征，所述延迟的信号路径是所述测试信号路径被延迟一可变的延迟时间的一信号；以及扫描出所述边际测量感测器的输出。

在实施例中，所述测试样式是利用自动测试样式产生(Automatic Test PatternGeneration，ATPG)来产生的。所述方法可以进一步包括：利用ATPG移位样式来扫描出所述边际测量感测器的输出。

在实施例中，一比较的特征是包括以下的一或多个：通过或失败状况；延迟临界值比较结果；延迟指示；以及最坏情况延迟指示。

在实施例中，可以考量有一种用于测试半导体集成电路(IC)的方法，所述方法包括：扫描一测试状况到一边际测量感测器中，所述边际测量感测器构成所述半导体IC的内部电路的部分；以及在所述半导体IC的功能电路的操作模式期间，在所述边际测量感测器测量一或多个边际，每一个边际是根据在所述半导体IC的一测试信号路径以及一延迟的信号路径之间的比较的一特征来测量的，所述延迟的信号路径是所述测试信号路径被延迟一可变的延迟时间的一信号。

在实施例中，所述边际测量感测器接收所述半导体IC的多个信号路径，并且结合所述接收到的所述半导体IC的多个信号路径以提供所述测试信号路径。

在实施例中，扫描到所述半导体IC的所述内部电路中是借由具有第一频率的扫描时钟来控制的，并且其中所述半导体IC在所述测量被执行的期间的操作是借由具有第二频率的捕捉时钟来控制的，所述第二频率是高于所述第一频率。

在实施例中，可以考量有一种用于利用分开的测试器装置来测试半导体集成电路(IC)的方法，所述方法包括：扫描来自所述测试器装置的测试状况到边际测量感测器中，所述边际测量感测器构成所述半导体IC的内部电路的部分；并且在所述测试器装置接收来自所述边际测量感测器的一或多个边际测量，每一个边际是根据在所述半导体IC的一测试信号路径以及一延迟的信号路径之间的比较的一特征来测量的，所述延迟的信号路径是所述测试信号路径被延迟一可变的延迟时间的一信号。

在实施例中，所述方法可以进一步包括：在自动测试设备以及评估板的每一个，借由针对于多个结构测试样式的每一个来判断和一或多个耦接至所述边际测量感测器的信号路径相关的最小边际以操作在特性分析模式中、比较针对于所述自动测试设备以及所述评估板的每一个所判断的最小边际，并且关联自动测试设备以及所述评估板的效能；及/或借由设定用于所述边际测量感测器的所述可变的延迟时间至一临界值以及利用所述临界值来根据所述测量的边际以分类所述IC以操作在大量制造(HVM)模式中。

在实施例中，可以考量有一种用于测试半导体集成电路(IC)的电脑程序产品，其包括：扫描模块，其用于扫描一测试状况到一边际测量感测器中，所述边际测量感测器构成所述半导体IC的内部电路的部分；以及测量模块，其用于控制所述边际测量感测器以测量一或多个边际，每一个边际是根据在所述半导体IC的一测试信号路径以及一延迟的信号路径之间的比较的一特征来测量的，所述延迟的信号路径是所述测试信号路径被延迟一可变的延迟时间的一信号。

在实施例中，可以考量有一种半导体集成电路(IC)，其包括：结构测试电路，其用于接收测试样式以及在所述半导体IC的功能电路上执行一或多个结构测试；以及边际测量感测器，其被配置以测量边际，所述边际包括在所述半导体IC的一测试信号路径以及一延迟的信号路径之间的比较的一特征，所述延迟的信号路径是所述测试信号路径被延迟一可变的延迟时间的一信号。

除了上述范例的特点及实施例之外，进一步特点及实施例借由参考图式并且借由以下详细说明的研读将会变成明显的。

附图说明

范例实施例是被描绘在所参照的附图中。在附图中所示的构件及特点的尺寸大致是为了便利且清楚的呈现来选择的，因而不一定依照比例来展示。所述附图是在以下列出。

图1概要地展示一用于IC边际测量及失效预测的电脑化系统；

图2展示用于IC边际测量及失效预测的方法的流程图；

图3A至图3C展示用于IC边际测量及失效预测的个别的XOR为基础的电路图；

图4展示一用于IC边际测量及失效预测的MUX为基础的电路图；

图5展示用于抗IC老化模式的电路图；

图6展示用于IC边际测量及失效预测的一信号延迟的时序图；

图7展示针对于第一实验的误差相对于周期时间的图；

图8展示针对于第二实验的误差相对于周期时间的图；

图9展示用于IC边际测量及失效预测的两个信号延迟的时序图；

图10展示针对于第三实验的误差相对于周期时间的图；

图11展示一单元的边际-映射图；

图12展示一变化型IC边际测量代理的电路图；

图13展示一结构测试扫描逻辑的电路图；

图14展示在结构测试期间使用的一IC边际测量代理的第一配置；

图15展示在结构测试期间使用的一IC边际测量代理的第二配置；

图16展示利用非同步的重置以及测试存取埠(TAP)接口的一IC边际测量代理的第一概要的配置；

图17展示利用同步的重置以及TAP接口的一IC边际测量代理的第二概要的配置；以及

图18展示利用非同步的重置以及TAP接口的IC边际测量代理的波形图。

具体实施方式

在此揭露的是用于判断及预测一个别的集成电路(IC)的未来的失效的方法及装置。亦揭露的是用于IC的一时序延迟边际测量电路，从其第一结构测试及/或在其操作期间，随着时间过去来测量的(例如，在从其第一操作或是在其第一操作之后的任何时间期间)。一专用的电路(其可以是侦测器)，例如是失效预测电路(FPC)或是边际测量及失效预测电路(MFPC)是被设置在沿着一数字IC中的一或多个数据路径所选的点(例如每一数据路径有一或多个FPC或MFPC)，其中每一个专用的电路结合多个个别的数据路径成为较小数量的测试路径。借由将每一个测试信号分开成为两个，并且施加一延迟电路至所述分开信号路径中之一，所述数据路径的每一个路径的延迟的一指纹或签名可以在所述功能单元的每一个时钟周期期间加以获得。

如同在此所用的，术语“边际”是指在(a)由某一数据路径呈现的一时序延迟、以及(b)将会造成失效的此种时序延迟(因为其妨碍在所述数据路径上发送的一数据信号在单一时钟周期之内完成其传递)之间的差值。例如，针对于一2GHz IC的一0.5纳秒长的时钟周期、以及由某一数据路径呈现的0.45纳秒的一时序延迟，所述边际是0.05纳秒；若该数据路径的时序延迟将会增加(例如，由于老化)超过0.05额外的纳秒，则任何在该数据路径上发送的数据信号都将无法在单一时钟周期之内传递，此导致失效。

因此，根据本实施例，所述边际可以借由人工地引入额外的延迟至所述测量的数据路径，并且在后续的时钟周期中增量地增加该延迟来加以测量。例如，最初的人工的延迟可以是0.01纳秒，其接着在每一个时钟周期以0.01纳秒的增量而被增大。第四个增量的增加将会使得所述人工的延迟成为0.05纳秒，并且假设所述(尚未知的)边际确实是0.05纳秒，则所述数据信号将不会成功地传递，因而所述FPC或MFPC将会判断0.05纳秒的值是所述边际。值得注意的是，造成所述传递失效的所述人工引入的延迟恰好是所述边际。

如同在此所用的，术语“指纹”及/或“签名”是表示信号强度的轮廓，例如是一向量、系列、以及/或类似的，其产生自一数据路径的信号的组合的时序延迟边际的测量。

对于所述功能单元的每一个时钟周期，所述输出数据路径可能有一不同的数据值。因此，在每一个时钟周期期间，在所述功能单元之内的逻辑路径的不同的组合可被测试，其产生不同的指纹。借由随着时间过去收集大量的指纹，一数据组的指纹可被分析。所述指纹数据组的分析可以判断所述个别的IC的效能及/或预测未来的失效。

概括地说，可以考量有一种半导体集成电路(IC)，其包括：信号路径组合器，其包括多个输入路径(例如，用以在一数据源或数据路径上，从一存储器电路及/或从借由一时钟致能所分组的逻辑电路接收信号)、以及一输出，所述输出是基于在所述输入路径的每一个上接收到的个别的信号的一组合；延迟电路，其具有电连接至所述信号路径组合器输出的输入，所述延迟电路将一输入信号延迟一可变的延迟时间以输出一延迟的信号；以及比较电路，其被配置以根据所述信号路径组合器输出以及所述延迟的信号的比较来提供比较输出，其中所述比较输出是以一比较数据信号被提供到至少一减轻电路。所述信号路径组合器、延迟电路以及比较电路的组合可以提供一FPC或MFPC。

一种利用此种IC的方法亦可被考量(其中的利用例如可包括操作、分析及配置中的一或多个)。譬如，此可包含一种利用半导体集成电路(IC)的方法。所述方法可包括：在一信号路径组合器组合在多个输入路径的每一个上接收到的个别的信号以提供一输出；在一延迟电路延迟所述信号路径组合器输出一可变的延迟时间以输出一延迟的信号；以及比较所述信号路径组合器输出以及所述延迟的信号以提供一比较输出，并且以一比较数据信号来提供所述比较输出到至少一减轻电路。

亦可被考量的是组合、延迟及比较的步骤可以针对于多个延迟时间的每一个来重复。以此种方式，多个比较输出可加以提供。针对于所述IC的一识别的特征(亦即一签名或指纹)可以借此根据所述多个比较输出来判断出。借由在不同的时钟周期上重复此过程，多个此种指纹可被判断出。所述指纹于是可以在不同的时间加以追踪，例如借由追踪在所述指纹随着时间过去的改变(其利用间隔是至少和判断单一指纹所花的时间长度一样长，并且选配的是更长的)。

对应借由参考IC所述的特点的任一个来实施的步骤的进一步选配的方法特点亦可被提供。这些的例子可能是在以下论述的。特定实施例亦将会在以下论述，但是亦将会进一步参考到本揭露内容的广义的意义或术语。

注意到的是，一数据路径是可借由所述FPC或MFPC处理的一设计类型的一个例子，其它的例子可以是存储器电路(所述FPC/MFPC是位于所述存储器的输出)、以及相关某一时钟致能而被分组在一起的其它逻辑电路。

选配的是，在此所述的实施例的特点可以适用于IC效能的任何可靠度问题，例如是老化、表现在设计上并且造成劣化的潜在缺陷、在IC之内/在IC之间的制造差异、在晶圆厂之间的制造差异、及/或类似的。所述技术可以找出在时序延迟上来自任何来源或原因的改变、在所述IC失效造成装置/系统失效之前预测未来的失效、以及在所述特定的IC失效之前致能矫正及预防的动作。尽管例如是老化、电迁移、及/或类似的的可靠度问题在此被使用作为例子，但是所述技术亦可以应用到潜在缺陷，例如是随机缺陷、有系统的缺陷、未知的缺陷、及/或类似的。

选配的是，所述延迟可以用小的增量(步阶)来加以改变，其产生时间延迟的一或多个“扫描(sweep)”，以及收集在每一个不同的时间延迟的相关的指纹。所述扫描可被分析以决定所述个别的IC的操作、预测所述IC的未来的失效、及/或类似的。

选配的是，一或多个数据组(例如来自所述IC上的信号)可被组合地分析以判断所述数据路径(或是等同的信号路径)的每一个路径、所述功能单元的每一个逻辑处理路径、及/或类似的的操作延迟。

选配的是，一或多个数据组可在统计上被分析以预测所述IC的未来的失效。例如，一IC劣化趋势可以在利用所述失效预测电路测量的一或多个延迟边际中加以分析，例如是分析随着时间过去的一最小的延迟边际变化。

选配的是，一或多个数据组可以利用机器学习(ML)来加以分析，以监视所述IC的失效、预测所述IC的未来的失效、及/或类似的。

选配的是，一或多个数据组可被分析以设计未来的IC。

选配的是，一或多个扫描可被组合地分析，以判断所述数据路径的每一个路径、所述功能单元的每一个逻辑处理路径、及/或类似的的操作延迟。

选配的是，一或多个扫描可在统计上加以分析，以预测所述IC的未来的失效。例如，一或多个扫描的回归分析是判断在时序延迟上的变化，并且对于一时序延迟失效值的外插是判断失效的时间。

选配的是，一或多个扫描可以利用机器学习来加以分析，以监视所述IC的失效、预测所述IC的未来的失效、及/或类似的。

选配的是，一或多个延迟时间扫描可被分析以设计未来的IC，其中所述未来的IC是被设计以避免先前IC的失效。

选配的是，一或多个扫描是在所述晶片的寿命开始时利用机器学习来加以分析，例如所述IC在寿命开始的时序延迟边际签名或指纹。所述签名或指纹可被使用于晶片离群值侦测/筛选，亦即一特定的IC是被给予相较于其它IC的一唯一的身分及所述签名，此容许在大规模的制造中侦测异常。

现在参考到图1及图2，其分别概要地展示一电脑化系统100以及方法的流程图(200及210)，以用于在所述IC测试(测试器或系统层级)的IC失效预测以及逻辑路径的边际测量。系统100包括一IC 150、一电脑101A、以及连接所述两者的一数据接口连接140。IC150包括多个功能单元(如同在151、152、153、与类似的)、以及在其之间的数据路径(如同在141、142A、142B、143A、143B、与类似的，其可包含合成逻辑)。IC 150包括边际测量及失效预测电路(MFPC；如同在131、132、133、与类似的)，以用于捕捉来自数据路径(如同在142A、143A、与类似的)的信号，并且判断来自所述个别的数据路径的至少某些信号的延迟时序。MFPC131、132或133是结合201来自所述数据路径的信号，并且测试202所述组合的信号的一或多个延迟。IC 150包括一数据接口以用于连接至数据接口连接140，并且传送202所述延迟时序至电脑101A。针对于所述数据路径的多个信号及/或针对于多个延迟值(例如是改变204所述延迟)收集的延迟时序数据可被视为所述延迟时序的指纹。

电脑101A包括一或多个硬件处理器101B、一使用者接口120以及一非暂态的电脑可读取储存媒体102。储存媒体包括程序代码，例如是一MFPC数据接收器102A、一IC老化分析器102B、一IC失效预测器102C、及/或类似的，所述程序代码包括指令，当在硬件处理器101B上执行所述指令时，其使得硬件处理器101B利用一数据接口110，例如是利用MFPC数据接收器102A来接收211所述信号延迟数据(亦即指纹)。IC老化分析器102B是分析212所述指纹，并且IC失效预测器102C例如是利用使用者接口120来通知213操作者一状态、一失效预测、一预防的动作、及/或类似的。

选配的是，所述延迟时序是借由IC 150的一电路(未显示)来加以分析，以在失效之前决定在IC 150上的时钟及/或逻辑的修改206何时改善IC 150的使用寿命。选配的是，所述延迟时序是借由IC 150的一电路(未显示)来加以分析，并且所述状态或失效预测的一通知206被发出。

选配的是，所述延迟时序指纹可以在所述IC测试(测试器或系统)产生，以取出在某一单元中的数据路径的时间-零位边际映射。

所述指纹可以在最初的操作时点被分析，并且在所述IC的寿命期间加以监测，以判断预测的失效何时可能发生。例如，一缺陷劣化梯度分析可以判断所述IC未来的失效时间。例如，分析一指纹的最小边际、绘制随着时间过去的最小边际、以及外插所述图形至零边际延迟以判断预测的失效时间。

现在参考到图3A，其展示用于IC失效预测的一XOR为基础的电路图。一XOR构件(XOR1)结合来自多个数据路径的信号，例如是64、128、256、512、或类似数目的信号成为单一信号XOR1_out。XOR1_out被馈入一第一正反器FF2以及一延迟线D2中。所述延迟的XOR1_out被馈入一第二正反器FF1中。FF1及FF2是借由一时钟clk_3而被起动，并且其输出是利用XOR2来XOR组合的。对于其中XOR1_out以及XOR1_out_d2中之一在clk_d1的时间是逻辑1的每一个延迟，XOR2_out是一逻辑1。

因此，clk_d1的多个实例及/或D1的多个值可以判断沿着组合的(Combinatoric)逻辑FU1的数据路径的延迟的时序延迟数据，并且因此判断时序延迟的指纹。借由分析这些随着时间过去的时序延迟，所述MFPC可以侦测FU1的哪一个路径正最快的劣化及/或老化，并且可能造成IC 150的失效。

XOR1的输出信号可被视为所述输入信号的压缩，其保留所述数据路径的输入信号的最小时序边际延迟。当一输入信号的最小边际小于和D2相关的延迟时，XOR2的输出可以是逻辑1。因此，XOR1可以是一同位检查器，亦即当所述输入信号的同位是逻辑1时，所述输出是逻辑1。所述压缩的信号(XOR1输出)的每一个上升边缘可以是和所述输入信号中之一的一上升边缘相关的。对于其中所述最小时序延迟边际只和一输入相关的简单情形而言，XOR1-输出的最后一个上升或下降转变是代表所述最小边际。此概念可以借由一数学证明(在以下叙述)，并且借由事件为基础的模拟来加以证明。例如，特殊情形可以借由模拟来证明，其中数个信号的边际是小于D2、多个信号被同时切换、及/或类似的。

在以上考量的一般术语中，所述IC可以进一步包括：一第一内部的储存电路，其电连接至所述信号路径组合器输出并且被配置以提供所储存的信号路径组合器输出作为一第一输入至所述比较电路；以及一第二内部的储存电路，其电连接至所述延迟的信号并且被配置以提供所述延迟的信号作为一第二输入至所述比较电路。然而，此种配置是选配的，即如同现在将会论述的。

现在参考到图3B，相较于在图3A中所示的，其展示用于IC失效预测的一XOR为基础的电路图的一不同的版本。在图3B中所示的数据路径具有和在图3A中所示实质相同的结构。在此版本中，一XOR构件XOR1a结合来自所述数据路径的信号(例如64、128、256、512、或类似的数目的信号)成为单一输出信号XOR1a_out。XOR1a_out是以一第一输入而被馈送至一第二XOR电路XOR2a并且平行地馈送至一延迟线D2，其输出是提供一第二输入至所述第二XOR电路XOR2a。来自所述第二XOR电路XOR2a的延迟的输出信号XOR2a_out是被馈入一正反器FF1b中。正反器FF1b是借由一时钟(clk1a)而被起动。针对于其中所述第二XOR电路XOR2a的两个输入在clk1a的时间是在不同的逻辑状态的每一个延迟，所述第二输出信号XOR2a_out是一逻辑1。

现在参考到图3C，相较于图3A中所示的，其展示用于IC失效预测的一XOR为基础的电路图的另一不同的版本。在此版本中，两个XOR为基础的失效预测电路被设置，其使用一延迟线电路。换言之，两个数据路径被设置，其每一个都可以根据在图3A或图3B中所示的进行。

所述第一失效预测电路是包括：一第一XOR构件XOR1a，其是借由来自一第一数据路径的一组平行输入的信号而被驱动(如同在以上参考图3A或图3B所论述的)；一第二XOR构件XOR2a；以及一第一正反器FF1b，其是借由一第一时钟信号clk1a而被定时。

所述第二失效预测电路是包括：一第三XOR构件XOR1b，其是借由来自一第二数据路径的一组平行输入的信号而被驱动(如同在以上参考图3A或图3B所论述的)；一第四XOR构件XOR2b；以及一第二正反器FF1b，其是借由一第二时钟信号clk1b而被定时。

一共用的延迟线D2是利用一多工器mux来服务所述两个失效预测电路，其在一分时的模式中选择所述第一XOR构件XOR1a的输出或是所述第三XOR构件XOR1b的输出，以被提供作为一输入至所述共用的延迟线D2。此是利用一选择信号(In/out sel)来加以控制。所述两个失效预测电路的每一个的配置在其它方面是如同在图3B中所示。借由第一时钟信号clk1a提供时钟的第一正反器FF1b的输出、以及借由第二时钟信号clk1b提供时钟的第二正反器FF1b的输出是被提供作为输入至一OR闸以产生一输出信号MT-out。当所述多工器mux是连接所述第一XOR构件XOR1a的输出至所述延迟线D2的输入时，对于其中所述第二XOR构件XOR2a的两个输入在所述第一时钟信号clk1a的时间是在不同的逻辑状态的每一个延迟，输出信号MT-out是一逻辑1。当所述多工器mux是连接所述第三XOR构件XOR1b的输出至所述延迟线D2的输入时，对于其中所述第四XOR构件XOR2b的两个输入在第二时钟信号clk1b的时间是在不同的逻辑状态的每一个延迟，输出信号MT-out是一逻辑1。

概括地说，可进一步考量到的是所述信号路径组合器是一第一信号路径组合器，其被配置以从一第一数据源接收多个信号(其可以是一数据路径或是如同在此论述的其它组的信号)，并且所述比较电路是一第一比较电路。

接着，所述IC可被考量进一步包括一第二信号路径组合器，其包括多个输入路径以及一输出，所述第二信号路径组合器输出是根据在所述输入路径的每一个上接收到的个别的信号的组合，所述信号是从一第二数据源接收到的。接着，一多工器可被设置，其被配置以接收所述第一信号路径组合器输出、所述第二信号路径组合器输出，并且根据一接收到的选择信号来选择性地输出所述第一信号路径组合器输出或是所述第二信号路径组合器输出。所述多工器的输出可被提供为所述延迟电路的输入(使得所述延迟电路是所述第一及第二信号路径组合器所共用的。

所述IC可以进一步包括一第二比较电路，其被配置以根据所述第二信号路径组合器输出以及所述延迟的信号的比较来提供一第二比较输出(其借此可以是所述第一及第二比较电路所共用的)。一OR闸可以进一步被配置以接收所述第一比较输出以及所述第二比较输出作为输入，并且提供一作为所述比较数据信号的输出至所述至少一减轻电路。

参考所述方法特点，此可以进一步包括：在一第二信号路径组合器组合在多个输入路径的每一个上接收到的个别的信号以提供一输出，所述信号是从一第二数据源接收到的；在一多工器接收所述第一信号路径组合器输出、所述第二信号路径组合器输出以及一选择信号，并且根据所述选择信号来选择性地输出所述第一信号路径组合器输出或是所述第二信号路径组合器输出，所述多工器的输出是被提供为所述延迟电路的输入，使得所述延迟的步骤包括在所述延迟电路延迟所述第一信号路径组合器输出或是所述第二信号路径组合器输出所述可变的延迟时间，以输出所述延迟的信号；比较所述第二信号路径组合器输出以及所述延迟的信号以提供一第二比较输出；并且在一OR闸接收所述第一比较输出以及所述第二比较输出作为输入，并且从所述OR闸输出所述比较数据信号以作为一输出至所述至少一减轻电路。

选配的是，借由一第一时钟信号控制的一第一比较储存电路可被配置以接收所述第一比较输出。接着，借由一第二时钟信号(其可以是和所述第一时钟信号相同或不同的)控制的一第二比较储存电路可被配置以接收所述第二比较输出。所述第一比较储存电路有利的是被配置以提供所述第一比较输出以作为所述OR闸的一第一输入，并且所述第二比较储存电路是被配置以提供所述第二比较输出以作为所述OR闸的一第二输入。

现在参考到图4，其展示用于IC失效预测的一MUX为基础的电路图。一多工器(Mux_sel)是被用来选择所述数据路径中的一或多个，并且接着如同在此所述地侦测一延迟时序指纹。利用所述MUX为基础的MFPC的优点是一次选择一信号用于延迟时序，因而失效可以在较少数据下侦测到(例如是利用在所述IC上的一专用的分析电路)。选配的是，一混合MUX/XOR为基础的MFPC可被利用，其结合来自每一种类型的MFPC的优点中的某些优点。

现在参考到图5，其展示用于抗IC老化模式的电路图。所述图是展示一抗老化技术，当所述MFPC电路未被致能时(亦即所述MFPC时钟被闸控)，其停止所述XOR电路。当所述电路被禁能时，一固定的逻辑延迟将会增加所述电路劣化，例如是由于NBTI效应。为了减轻所述NBTI劣化，每当所述MFPC时钟被闸控时，所述XOR电路都被切换。或者是，所述信号的每一个是个别地被监测是否有边际劣化。图5只是可被执行以补偿所述IC电路的劣化及/或老化的电路校正的替代实施例的一个例子而已。许多其它例子的电路都可被利用。

在此揭露的技术可以扩大到其它类型的逻辑路径/信号、路径长度、以及不同类型的产生及取样电子元件。例如，相位路径、闩锁为基础的逻辑路径、闸控时钟的逻辑路径、正反器(FF)下降时序逻辑信号、及/或类似的。例如，实施例可以侦测在所述时钟路径中，由一延迟劣化所引起的保持-失效(最小延迟)。在此例子中，一新的延迟路径(例如D4)是位于FF1及FF2的时钟之间，使得所述D4延迟值延迟FF2的时钟。

所述MFPC可以总是启动、或是借由一致能信号而被启动的。例如，一致能信号是代表对应于借由所述MFPC取样的FF群组的致能信号的一逻辑OR。当所述致能是低的，所述MFPC可以进入一抗IC老化模式侦测，其中一专用的时钟被用来切换所述MFPC以减轻NBTI老化效应。

当所述MFPC涵盖所述IC的大的逻辑区域(FU)时，所述MFPC可被使用作为所述IC在首次操作的一时序延迟边际签名或指纹。随着时间过去，所述MFPC可以在不同的时间测量所述边际签名，以分析及侦测所述IC劣化/老化的时间梯度。不同的梯度函数可能相关于不同类型的缺陷及劣化模式。

选配的是，所述签名包括多个重叠的延迟边际，并且数个重要的时序延迟边际被识别为分别具有不同的时间梯度，并且每一个是个别地被分析以预测未来的IC失效。例如，非线性的时空相关性方法被用来从一系列的签名或指纹同时追踪多个时序延迟边际，每一个签名或指纹是代表所有重叠的时序延迟的一个一维的向量。例如，一转换被执行在多个一维的向量，以产生一个二维或多维的数据表示。例如，Laube等人的“分析在可追踪的移动点物体的群组之内的相对运动”，其是在电脑科学(GIScience 2002)的讲稿中，2478卷(Springer、Berlin、Heidelberg)，第132-144页，其是以其整体被纳入在此作为参考。

当半导体集成电路的效能随着时间过去劣化时，物理缺陷的进展可能会逐渐地增加所述IC的电路的延迟时间。当所述延迟时间超过所述IC的时钟周期时间，所述IC可能会失效。现有的缺陷侦测技术可以是能够在失效发生之后侦测缺陷，但是当明显的失效被预测时，先发制人的维护可加以执行。此对于其中失效的代价是高的(例如自驾车辆)、替换的成本是高的(例如卫星IC失效)、失效对于产品印象的代价是高的(例如所产生的负面使用者经验是因为失效而产生的)、及/或类似的应用而言尤其重要。一利用在此揭露的技术的集成电路(IC)实施例是包含一失效预测电路、以及可以在所述失效发生之前警告即将发生的失效的一种系统。

例如，在以上论述的广义的意义中，所述可变的延迟时间可以用一整数倍数的增量来加以设定，所述增量等于所述IC的一时钟期间除以一因数(一“签名向量尺寸”)，其选配的是从1到100,000。

在某些实施例中，所述失效预测电路是由一对储存构件(例如，正反器)所构成的，其都接收从所述IC的大量的路径，例如一数据路径、存储器路径、逻辑路径、及/或类似的输出的数据信号。为了降低负担，在被储存在所述两个储存构件中之前，所述数据信号是利用汉明码、同位码、其它误差校正技术、及/或类似的而被缩减。所述两个储存构件是在数据信号输入时序、时钟信号输入时序、输入信号的相位、所述数据信号的输入逻辑临界值、及/或类似的上不同于彼此。例如，一可变的时序电路被用来延迟至所述正反器中之一的信号。

所述FPC或MFPC进一步包含电子构件，其判断(a)来自所述两个储存构件的输出的重合或非重合、以及(b)介于非重合的输出之间的延迟有多接近所述IC的时钟周期时间。

在操作上，在所述信号输出的重合或非重合被判断出之后(例如利用一XOR构件)，所述失效预测电路增量所述储存构件中之一的输入时序、时钟信号输入时序、或是输入逻辑临界值，并且所述输出的重合或非重合再次被判断出。此循环可以在小的增量下加以重复。

所感测到的延迟相较于所述时钟周期时间的相对长度、以及所用的储存构件增量的一记录被维持。例如是趋势侦测、组合的分析、机器学习、回归分析、异常侦测、及/或类似的的分析可在所记录的数据上执行，以估计所述IC劣化何时可能到达所述IC失效的时间，例如当最短的逻辑路径延迟超过后续的时钟周期时间。

此测量及/或估计可以用一些方式来加以利用。一警告可发出给所述IC被实施所在的系统的使用者，其指出所述边际(所述延迟有多接近所述IC的时钟周期时间)、或是所估计的失效时间。再者，所述代理可以指示所述IC的一操作改变，例如是时钟速度或电压的缩减，此可以延后所述失效并且延长所述IC的寿命。

相对于现有的技术，借由利用小数目的构件来持续地监视在所述数据路径输出的逻辑电路，可以节省例如是IC面积、功率及/或类似的的资源。

例如，所述输入信号被压缩以产生一汉明码(被压缩到汉明空间中)。所述汉明码可被使用于更高阶的误差侦测、校正、及/或预测程序。例如，一XOR为基础的电路被用来结合所有的数据路径信号成为两个统一的信号路径，其实施一模数4的逻辑运算。其它类型的压缩(原始)码可以额外被利用、或是作为一替代。

在先前论述的一般术语中，可以理解的是所述信号路径组合器(或是所述信号路径组合器中的至少一个)包括一逻辑XOR组合器(如同在图3A或图3B中所示)、一汉明同位组合器、以及一多工器中的至少一个。

所述技术可被扩大到其它类型的逻辑路径以及取样顺序的元件，例如：

-相位路径。

-闩锁为基础的逻辑路径。

-闸控时钟的逻辑路径。

-数据路径信号下降为基础的逻辑路径。

-存储器输入与输出。

所述失效预测电路可以总是启动、或是可借由一致能信号而被启动的，其代表一数据路径的信号的一逻辑OR。当所述致能信号是低的，所述失效预测电路是利用一专用的时钟来切换所述电路以减轻老化效应。

集成电路可以实施大量的同步及时序敏感的逻辑电路。当所述电路的延迟由于物理劣化而被增大时，则一时序违反发生，并且所述违反可能会影响所述电路的功能。所述物理劣化可能是老化效应引起的、或是由于在使用期间发展出的缺陷引起的。所述失效预测电路追踪随着时间过去的逻辑延迟边际，并且可以预测由于物理延迟劣化造成的失效。

在以上论述的一般术语中，因此可被考量的是所述减轻电路是来自以下所构成的群组的至少一电路：一通知电路(例如，如同被配置以产生通知206或213)；一时序延迟测量(或估计)电路(例如，用于提供一时序延迟输出)；一数据传送电路；一IC抗老化补偿电路(譬如，如同以上参考图5所论述的)；以及一失效分析电路。

在其中所述减轻电路是一数据传送电路的情形，其可以电连接至一电脑化服务器。接着，所述电脑化服务器有利的是被配置以接收所述比较数据信号的多个实例(例如相关于不同的时间及/或不同的数据源)。所述电脑化服务器可以借此执行所述比较数据信号的失效预测分析。选配的是，当所述失效预测分析预测所述IC在一预先定义的时间内的失效时，其可以传送一通知至一减轻模块(例如一IC抗老化补偿电路)。

所述比较数据信号中的至少某些个可以是在所述可变的延迟时间的多个值产生的，且/或所述比较数据信号中的至少某些个可以是从所述可变的延迟时间的多个值的至少一值的多个实例产生的。选配的是，所述失效预测分析包括一机器学习分析、一趋势分析、一多个物体追踪分析、以及一多元分析中的至少一个。有利的是，所述失效预测分析包括从多个不同的IC接收比较数据信号及/或失效预测分析结果。

所述失效预测电路有利的是利用小的IC面积及功率来持续地监视大量的逻辑电路，例如是在一IC的一功能单元的输出上的一数据路径的信号。

在某些实施例中，一电脑算法可被用来决定在一单元之内，每一预先定义的覆盖范围的失效预测电路的群数。其可以利用例如是在所述单元之内的存储器电路以及正反器电路的设计数据。所述电脑算法亦可被用来根据所述单元时钟闸控信号以自动地设置所述FPC或MFPC电路，并且为了最佳的效能(利用最小数目的FPC或MFPC电路的最大的实例覆盖范围)来自动地设定每一FPC或MFPC的输入信号大小。

在某些实施例中，在所述失效预测电路之内的延迟可被校准。此可被完成以便于具有一非常快速的相关性路径至所述设计数据，并且在时间零(在测试期间)提供正确的边际结果。一校准方法可以利用硅前(Si前)估计器功能，其根据在硅后(Si后)的晶粒上的感测器(代理)以转换在Si前的FPC或MFPC电路测量的边际成为所述监测终点(FF)边际的最坏情况的边际。

概括地说，此可被视为包含根据被提供至所述减轻电路的比较数据信号来测量或估计针对于所述IC的一时序延迟(特别是在最初或时间零的操作)。所述时序延迟可以是根据多个比较输出(其可以是在单一比较数据信号或是多个比较数据信号中)，例如是借由针对于多个延迟时间的每一个重复组合、延迟及比较的步骤进行判断。

在某些实施例中，通过X1…Xn+Xor1A+Xor2A的延迟是被平衡至一被施加至用于所述输出正反器(D3)的时钟的延迟，以便于使得所述校准移位为最小的。

在某些实施例中，在一单元或是一晶粒之内的一大规模的逻辑电路(例如数字逻辑电路及/或类似的)在时间零被取出的时序边际数据可以随着时间过去来加以追踪及比较。所述追踪可以侦测及/或预测由于在所述IC的延迟及/或老化劣化上的改变所造成的时序失效。现在参照图11，其展示有一单元的一边际-映射图。此是一单元边际映射的一个例子，其代表在寿命的开始时的单元边际指纹(所述边际是借由一等同的缓冲器延迟来加以表示)。所述签名可被使用于晶片离群值的侦测/筛选。换言之，一特定的IC被给予一唯一的身份，并且所述签名是相较于其它IC，其容许在大的制造规模中侦测异常。所述边际-映射可以随着时间过去来加以追踪，以在不同的时间测量所述边际签名以分析及侦测所述IC劣化或老化的时间梯度。不同的梯度函数可以相关于不同类型的缺陷及劣化模式。

在某些实施例中，一晶粒的边际数据可加以收集并且用于晶粒分类以及异常侦测的程序。此是借由收集在一晶粒之内的一单元的边际数据来完成，并且使用ML算法来建构一根据晶粒上的感测器的估计器函数。更多细节是被描述在名称为“集成电路剖析及异常侦测”，日期为2019年10月24日的PCT公开号WO2019/202595中，其内容是以其整体被纳入在此作为参考。

在某些实施例中，所述边际数据可以根据一特定执行的应用来加以分析，以产生一应用为基础的频率/功率分类。

以下是可能依据所有路径都是独立的假设的数学证明。为了简化起见，所述证明是利用在图3A中所述电路来执行的。对于在图3B中描述的电路，所述证明在XOR2a是对称的假设下也是成立的。此假设在必要时的至少某些相依的路径的情形中可以在适当的修正下放松。在任何时间(被表示为t)，我们将路径

(在时间t的路径i)的边际表示为

在以下，所述时钟周期被表示为T。

定理1：在时间t，

A.对于

XOR2的输出是不变的0’

B.对于

XOR2的输出在某个机率P之下可以是1’。

定理2：针对于定理1的第二情形

所述机率P是大于

其中

推论：给定因为某些劣化

其中t₂>t₁。接着，对于D2使得

XOR2的输出在时间t₁是0’，并且在t₂是在某个机率下为1’。

定理1的证明：

情形A：由于XOR1的全部输入在时间窗

并不改变，于是FF1及FF2包含相同的值，因而XOR2的输出是0’。

情形B：我们将XOR1以3个XOR来表示：XORa、XORb及XORc。其输入是如下：

-XORa：一固定的0’，加上所有

的路径i。

-XORb：一固定的0’，加上所有

的路径i。

-XORc：XORa及XORb的输出。

接着，在所述时间窗[T-D₂,T]，

-XORa的输出可以在某个机率下改变，因为所述输入可能在该时间期间改变。

-XORb的输出是固定的。

因此，XORc的输出(其实际上是XOR1的输出)可以在所述时间窗(T-D2，T]，在某个机率下改变，并且因此XOR2的输出可以是1’。

定理2的证明：

让我们使用和定理1的证明中相同的XOR1的表示。接着，其中XOR2的输出是1’的机率P是其中XORa的输出在两个顺序的周期中改变的机率。该机率是2q_out(1-q_out)，其中q_out是XORa的输出是0’的机率。

现在，让我们将XORa借由2个XOR来代表：XORa1及XORa2。其输入是如下：

-XORa1：其中q_x(1-q_x)是XORa的全部输入以及XORa2的输出中最大的信号x。注意到的是，XORa1的输出实际上是XORa的输出。

-XORa2：XORa除了所述信号x(其中q_x(1-q_x)是最大的)之外的全部输入。

接着，根据引理1，于是q_a1(1-q_a1)(其中q_a1是XORa1的输出是0’的机率)大于q_x(1-q_x)。

因此，由于XORa1的输出实际上是XORa的输出，于是获得定理2。

引理1：令a及b代表对于0’的机率分别是q_a及q_b的信号。接着，q_c(1-q_c)≥maxq_a(1-q_a)，q_b(1-q_b)，其中q_c代表XOR(a，b)的输出是0’的机率。

引理1的证明：

在不失普遍性原则下，让我们假设q_a(1-q_a)＝maxq_a(1-q_a),q_b(1-q_b)。接着，于是根据简单的代数，

其中Δ_a＝1-2q_a。

再者，根据XOR定义，于是：q_c＝q_aq_b+(1-q_a)(1-q_b)。因此，于是根据以上的代数，

其中Δ_c＝1-2q_c。

此外，根据q_c的定义，可以展示出Δ_c＝1-2(2q_aq_b-q_a-q_b+1)＝-1-4q_aq_b+2q_a+2q_b＝Δ_a(-1+2q_b)。因此，由于|-1+2q_b|≤1，于是

因此获得引理1。

在任意的时间间隔，所述MUX为基础的MFPC都可被视为所述XOR为基础的MFPC的一特例。因此，在以下的XOR为基础的版本的数学证明对于所述MUX为基础的版本亦成立。

以下是模拟实验的结果：

现在参考到图6，其展示用于IC失效预测的一信号延迟的时序图。信号的定义可以是Di～U(Xi,Xi+di)，并且P{V(Si)＝1,tj}＝P{V(Si)＝0,tj}＝1/2。图6是展示一事件为基础的模拟说明，其中模拟设定：

-XOR1是监视256个输入路径。

-每一个路径的数据长度是10⁴个时钟周期。

-所述时钟的周期时间是被定义为100个时间单位。

-针对于每一个路径[i]产生一信号Si。

-每一个路径[i]是借由两个常数[Xi]及[di]所定义，其决定每一个时钟周期的延迟。

-[Xi]是针对于每一个路径借由在25–50个时间单位之间的一均匀的分布来绘制。

-[di]是针对于每一个路径借由在0–25个时间单位之间的一均匀的分布来绘制。

-对于信号i，在每一个周期中的切换时间是均匀地被绘制在(Xi,Xi+di)的范围中。

-信号i的边际于是为[100-Xi-di]。

所述实验是对于值D2的每一个来进行的，其中D2是以时间单位定义的，并且所述D2延迟值是以解析在所述签名中的个别的时序延迟边际所需的解析度(例如是所述时钟期间时间的分数的解析度)的值来扫描的。对于每一个D2值，XOR2输出转变可被计数，并且计数的数目是相对所述边际时序值的临界值而被绘制。X轴边际临界值可以是100-D2，而Y轴可以是针对于D2的某一值，在XOR2的输出被观察到的[1]的数目：

XOR2＝1iff XOR1(t＝100)≠XOR1(t＝D2)。

现在参考到图7，其展示针对于第一实验的误差相对于周期时间的图。实线是代表在时间零(在无劣化)下的MFPC输出，而虚线是代表在劣化之后的MFPC输出。最小边际是等于25个时间单位，例如是[100-75]，并且MaxD2是在75个时间单位失效。在劣化情节中，一路径的边际是被降低15个时间单位(边际被均匀地分布，并且所述最大值是被移动15个时间单位)，所述MFPC侦测在所述边际上的变化。在此，最小边际是等于10个时间单位，例如[100-75-15]，并且MaxD2是在90个时间单位失效。所述图是展示在XOR2输出的计数是逐渐降低至零。对于在[75-90]的范围中的每一个D2：

P(XOR2＝1)＝P(改变,延迟>D2)＝0.5*(90-(100-D2))/(di+15)。

现在参考到图8，其展示针对于第二实验的误差相对于周期时间的图。实线是代表在时间零(无劣化)下的MFPC输出，而虚线是代表在劣化之后的MFPC输出。所有[Xi+di>70](边际<30)的路径的最小边际是被增大15个时间单位，并且此是针对于5个信号路径来执行的。所述最小边际是等于25个时间单位，例如是[100-75]，并且MaxD2是在75个时间单位失效。所述MFPC侦测在所述边际上的变化，其中所述最小边际是等于10个时间单位，例如是[100-75-15]，并且MaxD2是在90个时间单位失效。在XOR2输出的计数是逐渐地降低至零。失效的机率是随着路径的数目而增大。

现在参考到图9，其展示用于IC失效预测的两个信号延迟的时序图。所述多个信号是同时被切换，其具有在每一个周期相等的延迟及逻辑值。所述完全一样的信号是以最小边际来实施的。[Xi+di]的最大值被展示，其中所述复制的路径的延迟是被增大15个时间单位。两个路径是实施相同的劣化。

现在参考到图10，其展示针对于第三实验的误差相对于周期时间的图。实线是代表没有劣化，虚线(类似于所述实线)是代表第一劣化情节(图9上方的线)，而点-虚线是代表第二劣化情节，其中所述复制的路径中之一的延迟是被增大额外的5个时间单位(图9下方的线)。注意到的是，所述复制的信号的延迟是相对于基准信号小5个时间单位。所述两个路径逻辑上是相同的，但是实施不同的时序劣化。所述最小边际是等于25个时间单位，例如是[100-75]。在第一劣化情节中(虚线)，所述系统可能侦测不到在所述边际上的变化。MaxD2在两种情节都是在等于75个时间单位失效。在第二劣化情节中(点-虚线)，所述系统侦测到在所述边际上的变化。MaxD2是在95个时间单位失效。

现在参考到图12，其展示用于一变化型IC边际测量代理的电路图。此类似于图3B中所示的IC边际测量代理。其包括一第一XOR闸(XOR1a)，其可以接收相当大数量的输入(在此被展示具有32个输入，但是较小或较大的数量(例如介于2到1024之间)在此也是所要的)。实际上，所述第一XOR闸可包括耦接在一起的大量个别的XOR闸，以一起动作为单一XOR闸。来自所述第一XOR闸的输出是被提供作为一第一输入至一第二XOR闸(XOR2a)。来自所述第一XOR闸的输出亦被提供至一可配置的延迟电路(D2)。此外，来自所述第一XOR闸的输出以及来自所述可配置的延迟电路的输出是被提供作为两个输入至一选择器，其接着提供所选的信号作为一第二输入至所述第二XOR闸。所述第二XOR闸的输出是被提供至一数据暂存器或正反器(FF)。

现在参考到图13，其展示用于一结构测试扫描逻辑的电路图。结构测试(有时被称为“扫描”测试)是一种测试方法，其牵涉到扫描测试样式到一IC(一受测装置(DUT))之内的内部电路中。所述DUT的暂存器(正反器)的状态是被修改以容许其能够在测试期间作用为激励及观察点或是“扫描胞”，而在正常的操作期间执行其所要的功能角色。此是借由用于接收测试样式的“扫描输入”(SI)线、用于控制所述扫描的测试样式到所述暂存器中的流动以及从所述暂存器输出的“扫描致能”(SE)线、用于控制所述扫描同步的时钟(CLK)、以及用于从所述IC取出输出以供分析的“扫描输出”(SO)线来加以展示。

所述暂存器(扫描胞)是被连结在一起成为“扫描链”，当所述电路被配置到测试模式时(在所述扫入及扫入程序期间)，其运作像是一移位暂存器。在所述测试模式期间，所述扫描链被用来载入一测试样式到所述装置中。在所述测试样式被载入之后，所述电路是被设置回到一功能模式，并且所述测试响应是在一或多个时钟周期中被捕捉(此通常不是借由控制所述暂存器移位程序的时钟信号来决定，而是借由具有较高频的不同的时钟信号(未被展示))。在下一个步骤，所述电路再次被设置在测试样式中，并且所捕捉的测试响应(换言之，如同被储存在所述IC之内的一或多个暂存器中的响应或测试输出)是被移出，而下一个测试样式同时被移入所述扫描胞中。所捕捉的测试响应是和预期的响应比较，识别可能是缺陷的结果的不匹配。

所述测试样式通常是利用自动的测试样式产生(ATPG)软件工具，根据故障模型来产生的。所述故障模型是被定义以预测当缺陷存在时，来自所述IC的预期的行为(响应)。所述ATPG工具接着利用所述故障模型来决定侦测在电路中所有的点(或是高的覆盖率)的那些故障所需的样式。ATPG(或是其它类似的工具)可包含测试压缩，其借由利用小数量的重要的值以缩减测试数据以及测试时间。如同现在将会论述的，有一些普遍使用的不同的故障模型。

一“固定型测试”是检查在电路中的每一个节点是否有卡在1或是卡在0的逻辑特性。

一“全速测试”是利用一动态故障模型，亦即，其侦测相关时序的问题。在所述电路中的每一个节点位置有两个故障，其被分类为缓慢上升及缓慢下降的故障。所述转变故障模型是利用一测试样式，其产生一转变刺激来改变逻辑值从0至1或是从1至0。被容许用于所述转变的时间被指明，因而若所述转变并未发生、或是发生在所分配的时间之外，则推测有一时序缺陷。

一“路径延迟测试”是利用一路径延迟模型，其也是动态故障模型。此测试是在目标的时序关键路径上利用“全速测试”来执行的。尽管“固定型”测试以及转变故障模型通常是处理在所述电路中所有的节点，但是所述路径延迟模型仅测试由设计者指明的确切的路径，其根据所述静态时序分析(STA)结果以判断所述最关键路径。

一“确定性桥接”测试是利用布局萃取工具以及ATPG软件的组合。根据一组几何规则，所述萃取工具产生一表列的线对，其具有由于桥接而短路的可能性。此表列接着利用现有的固定型样式以及转变样式而被故障模拟，以判断哪一个桥接缺陷可被侦测到。未被最初的样式覆盖的线对是被识别出，并且接着被所述ATPG工具用以产生一组特定的测试样式以完全地验证其余的线是未桥接的。

在一“小延迟缺陷”测试模式中，电路时序以及物理布局信息被用来导引所述测试产生器以通过最长的路径来侦测故障，以便于改善侦测小延迟缺陷的能力。若小延迟缺陷存在的话，产生的样式将会有相当高的机率捕捉到小延迟缺陷。

为了在结构测试期间支持MA操作，MA区块是以一专用的扫描链来连接。在测试模式，所述MA扫描链路是借由所述扫描致能信号(SE)而被配置成为扫描-移位(如上所论述的移位暂存器扫描)，所述扫描致能信号(SE)是被用来致能所述电路区块的扫描链。当所述电路被设置回到捕捉模式时(其模仿所述功能模式)，所述MA将会从所述MA中组合的(例如，XOR运算的)路径取样最差情况的(最长的)路径延迟。因此，在所述IC的每一个“扫入”中，所述测试扫描数据是借由所述ATPG工具而被移入每一个MA中，其指示每一个边际代理对于所述可变的延迟做一增量的改变。

在所述捕捉之后，所述MA扫描链的数据(例如，通过或失败)将会被移出。此是利用所述结构测试数据而被扫描出。每一个扫描样式将会移入一预先定义的值到所述延迟线暂存器中。所述扫描样式的值在所述捕捉周期期间并未被改变。所述延迟线控制以及MA捕捉暂存器(所述暂存器本身、或是此暂存器的中继器)是所述MA专用的扫描链的部分，并且与其它扫描链分开地被驱动并且不是所述ATPG压缩的部分。一新的扫描样式判断一新的延迟线值。在所述新的数据捕捉周期的MA样本是反映相关所述新的延迟线值的最差情况的延迟，例如如上参考图3A所论述，其中XOR1-输出的最后一个上升或下降的转变是代表所述组合的路径中的最小边际。对于具有一等于Di的延迟的某一逻辑路径(i)而言，针对于所述路径(i)的边际(M)被定义为M_i＝T_cyc–D_i。一群组的路径的最差情况的边际是被定义为和所述群组中的所有路径相关的最小边际，亦即M_min。若所述延迟线被配置以延迟X微微秒(ps)并且M_min>X，则所述MA将会报告一失效。在多个测试或样式期间(其运用不同的延迟线值(X))，造成一输出失效的X的最小值是被视为最差情况的边际(所述延迟线值(X)是已知的，并且可以是和所述输出失效相关的)。在已经累积足够的结果之后(借由执行具有不同的延迟线的延迟配置的测试样式)，针对于所述特定的测试样式借由每一个MA测量的失效点(借由在失效的最小的延迟线延迟来加以表示)因此可被确定为最差情况的边际。

两个实际的操作模式可被考量。在一特性分析模式中，对于每一个特定的测试样式，在一ATE(自动测试设备)执行的一结构测试系统是产生和连接至所述MA的路径相关的最小边际。此亦在评估板执行(其代表一真实的系统环境)。在所述两个不同的测试环境产生的最小边际被比较并且用来关联所述两个测试平台(“平台至平台相关性”)。一大量制造(HVM)模式可以替代被采用在所述ATE。在此模式中，所述延迟线配置是被设定为一固定的值。所述固定的延迟线值将会被使用作为一临界值，以从快速的晶粒筛选出缓慢的晶粒。超过一个的临界值可被利用以增加筛选粒度。所述临界值以及特定的测试样式可在所述特性分析阶段加以决定。

应注意到的是，甚至在一仅具有32个输入的MA下(如同在图12中所示)，可能的逻辑位置的数目是2³²，此是一非常大的数目。在一合理的时间范围内，在所有可能的逻辑位置上测试最差情况的边际通常是不可行的，但是大量不同的逻辑位置可以利用ATPG测试样式来测试。此可以利用一XOR为基础的电路以用于组合信号路径来达成，例如是如同在图3A中所示并且在以上进一步论述的。

就一般的意义来说，可以考量有一种用于测试半导体IC的方法。一结构测试是在所述半导体IC上，借由扫描测试样式到所述半导体IC的内部电路中来执行。一边际是在所述结构测试期间被测量。所述边际是根据在所述半导体IC的一测试信号路径以及一延迟的信号路径之间的比较的一特征而被测量的，所述延迟的信号路径是所述测试信号路径被延迟一可变的延迟时间的一信号。所述被引入的延迟有利的是随着每一个结构测试样式被扫描到所述内部电路中而被增量。所述边际于是有利地从(或是根据)妨碍所述延迟的数据在单一时钟周期之内成功地传递的延迟值而被判断出。例如，此是如同至少在以上参考图1及图2所论述的。选配的是，所述比较输出是以一比较数据信号而被提供到至少一减轻电路。此可以提供如上所论述的一FPC或MFPC。所述边际测量选配的是借由在所述半导体IC上的一感测器所执行的，所述感测器是构成所述半导体IC的用于所述结构测试的所述内部电路的部分。

就另外的一般的意义来说，可以考量有一种用于测试半导体IC的方法。所述方法包括：扫描测试样式到所述半导体IC的内部电路中(所述测试样式尤其可以是用于在所述半导体IC上执行结构测试)，所述半导体IC的所述内部电路包括边际测量感测器；利用所述边际测量感测器来测量边际，所述边际包括在所述半导体IC的一测试信号路径以及一延迟的信号路径之间的比较的一特征，所述延迟的信号路径是所述测试信号路径被延迟一可变的延迟时间的一信号；以及扫描出所述边际测量感测器的输出。

就进一步一般的意义来说，可以考量有一种用于测试半导体IC的方法，其包括：扫描一测试状况到一边际测量感测器中，所述边际测量感测器构成所述半导体IC的内部电路的部分；以及在所述半导体IC的功能电路的操作模式期间，在所述边际测量感测器测量一或多个边际(所做的操作例如可以是一结构测试的一捕捉模式)。每一个边际是根据在所述半导体IC的一测试信号路径以及一延迟的信号路径之间的比较的一特征来测量的，所述延迟的信号路径是所述测试信号路径被延迟一可变的延迟时间的一信号。

就额外的一般的意义来说，一种利用一分开的测试器装置(亦即，与所述IC本身分开的)来测试半导体IC的方法可被考量。所述方法包括：扫描来自所述测试器装置的测试状况到边际测量感测器中，所述边际测量感测器构成所述半导体IC的内部电路的部分；并且在所述测试器装置，从所述边际测量感测器接收一或多个边际，每一个边际是根据在所述半导体IC的一测试信号路径以及一延迟的信号路径之间的比较的一特征来测量的，所述延迟的信号路径是所述测试信号路径被延迟一可变的延迟时间的一信号。

就额外的一般的意义来说，可以提供有一种半导体IC，其包括：结构测试电路，其用于接收测试样式以及在所述半导体IC的功能电路上执行一或多个结构测试；以及边际测量感测器，其被配置以测量边际，所述边际包括在所述半导体IC的一测试信号路径以及一延迟的信号路径之间的比较的一特征，所述延迟的信号路径是所述测试信号路径被延迟一可变的延迟时间的一信号。

一些选配及/或有利的特点可以和这些一般的意义的任一个相关地考量。一比较的特征(所述边际、或是所述边际可被导出所来自的数据)可包括以下的一或多个：通过或失败状况；延迟临界值比较结果；延迟指示；以及最坏情况延迟指示。所述结构测试可包括以下的一或多个：一固定型测试；一全速测试；一路径延迟测试；一确定性的桥接测试；以及一小延迟缺陷测试。

在这些方式中，一IC可以纳入一或多个内嵌的边际代理，并且所制造的IC相关某一测试样式的一边际可以在所述内嵌的边际代理的每一个加以判断。一结构测试可被制定(譬如，借由所述ATPG工具的适当的程序化)，使得在每一个测试样式被载入到所述IC之下，由所述边际代理的每一个引入的延迟可以稍微被调整。在读取多个此种测试样式的结果之际，所述边际代理的通过或失败输出可被提供作为输出。借由识别出造成每一个边际代理从“通过”状态移到“失效”状态的延迟值，在该边际代理的边际可被识别。换言之，所述测量在以上识别的边际的步骤可以包括根据在所述半导体IC的所述测试信号路径以及所述延迟的信号路径之间针对于不同的延迟时间的多个比较来识别一延迟时间临界值。在此例中的每一个重复是针对于一不同的延迟时间。因此，所述延迟时间临界值可以是所述比较的一结果从一状态改变到另一状态(在以上指出的“通过”或“失效”状态)所针对的一延迟时间。

所述可变的延迟时间在结构测试期间的增量的调整可以借此容许在所述IC中的真实物理延迟的干涉。

如上所论述，所述边际测量感测器或代理可以接收所述半导体IC的多个信号路径，例如是至少16或32个(尽管64及128个也可以是可能的，其它介于其之间、或甚至是大于128的值也是可能的)。在此例中，其可以结合所述接收到的所述半导体IC的多个信号路径以提供所述测试信号路径。换言之，一测量的步骤可包括在一信号路径组合器接收所述半导体IC的所述多个信号路径；以及组合所述接收到的所述半导体IC的多个信号路径以提供所述测试信号路径。

所述测试样式选配的是利用自动的测试样式产生(ATPG)来产生的。在实施例中，所述方法可以进一步包括利用ATPG移位模式来扫描出所述边际测量感测器的输出。

扫描到所述半导体IC的所述内部电路中可以是借由具有第一频率的扫描时钟来控制的。其中所述(边际)测量被执行的期间的所述半导体IC的一操作可以是借由具有第二频率的捕捉时钟来控制的，所述第二频率是高于所述第一频率。所述扫描时钟可以是在所述半导体IC的外部。

在实施例中，一些操作模式可被考量。在一特性分析模式中，和一或多个耦接至所述边际测量感测器的信号路径相关的最小边际可以针对于多个结构测试样式的每一个来加以判断出。此是在自动测试设备以及评估板的每一个(每一个被视为一平台)执行的。针对于所述自动测试设备以及所述评估板的每一个所判断的最小边际是加以比较。所述自动测试设备以及所述评估板的效能因而可以根据所述比较的步骤来加以关联。在HVM模式中，用于所述边际测量感测器的所述可变的延迟时间可被设定为一临界值(其有利的是对于所有的测试样式及/或IC被保持为相同的)。每一个IC可以利用所述临界值，根据所述测量的边际而被分类(根据其速度)。选配的是，超过一临界值可被利用，例如是容许在分类上有超过两个粒度层级。

就其它一般的意义来说，可以考量有一种用于测试半导体IC的电脑程序产品，其包括：扫描模块，其用于扫描一测试状况到一边际测量感测器中，所述边际测量感测器构成所述半导体IC的内部电路的部分；以及测量模块，其用于控制所述边际测量感测器以测量一或多个边际，每一个边际是根据在所述半导体IC的一测试信号路径以及一延迟的信号路径之间的比较的一特征来测量的，所述延迟的信号路径是所述测试信号路径被延迟一可变的延迟时间的一信号。此可以具有任何和在此的其它一般的意义相关的特点。

现在参考到图14，其展示在结构测试期间使用的一IC边际测量代理的第一配置。通过所述扫描链耦接的暂存器是利用虚线来圈起，并且所述扫描链是借由连接这些暂存器的另一虚线来指出。在此配置中，所述MA扫描链包括所述MA取样暂存器。在扫描-移位期间，所述边际失效暂存器输出是借由所述移入测试样式而被设定为零。在“全速”测试周期的捕捉期间，所述边际失效暂存器将会储存连接至所述MA的目的地暂存器的最差情况的边际，若所述边际是小于所述延迟线配置的边际的话。如上参考图3A所论述，例如若所述延迟线被配置为X ps，并且M_min>X，则所述MA将会报告一失效(换言之，其输出将会上升至逻辑‘1’)。在多个测试或样式期间(其运用不同的延迟线值(X))，造成输出失效的X的最小值是被视为最差情况的边际(所述延迟线值(X)是已知的，并且可以是和所述输出失效相关的)。

现在参考到图15，其展示在结构测试期间使用的一IC边际测量代理的第二配置。在此替代的配置中，所述MA取样暂存器并不是所述扫描链的部分，而是所述扫描链包含一MA中继器暂存器。在扫描-移位期间，所述中继器暂存器输出是借由所述AND闸(AND1)而被设定为零，并且设定所述“扫描致能”(SE)信号为零。在“全速”测试周期的捕捉期间，所述边际失效暂存器将会储存连接至所述MA的目的地暂存器的最差情况的边际，若所述边际小于所述延迟线配置的边际的话。所述边际失效暂存器是一非扫描暂存器，并且被排除在所述扫描链外，其可以在所述边际测量中提供更佳的精确性，但是需要额外的捕捉时钟周期(以确保所述MA取样暂存器值margin_fail_reg被中继器暂存器来取样)。

参考在以上指出的一般术语，一种方法可包括从所述半导体IC的用于所述结构测试的所述内部电路扫描出有关所述测量的边际的数据。选配的是，有关所述测量的边际的数据是与产生自所述结构测试的其它数据分开地，从所述半导体IC的用于所述结构测试的所述内部电路被扫描出。

若所述边际代理被形成为一感测器，则其可包括构成所述结构测试的一扫描链的部分的一数据暂存器。接着，所述方法可以进一步包括：借由重置所述数据暂存器来配置所述结构测试；在所述数据暂存器中储存一延迟的所测量的特征；以及从所述数据暂存器扫描出一延迟的所测量的特征。

在一实施例中，构成所述结构测试的一扫描链的部分的所述数据暂存器是在所述感测器的输出的第一数据暂存器，并且所述数据暂存器是被重置以借由扫入一重置样式来配置所述结构测试。或者是，构成所述结构测试的一扫描链的部分的所述数据暂存器可以是一第二数据暂存器，其是从在所述感测器的输出的第一数据暂存器接收一延迟的所测量的特征，并且所述第二数据暂存器是被重置以借由所述第一数据暂存器的输出来配置所述结构测试。

现在参考到图16，其展示利用非同步的重置以及一测试存取埠(TAP)接口的一IC边际测量代理的第一概要的配置。在此实施方式中，所述边际失效暂存器并不是所述专用的扫描链的一部分(譬如，如同在以上参考图15所论述的)。所述延迟配置暂存器是可借由所述JTAG接口控制的一TAP暂存器的部分。此方法的一优点是不需要改变所述ATPG样式。如下所论述的，一额外的暂存器以及一OR闸(其并不是所述扫描链的部分)是被用来储存所述边际失效指示，其是借由产生一“粘滞(sticky)位元”指示。

图16进一步描述一用于结构测试的MA的连接。在此配置中，来自所述IC的组合逻辑的输出是被提供至暂存器(监测的FF)，其是借由一时钟信号(clk)来定时，所述时钟信号(clk)是借由利用一暂存器(clk_gate)的一时钟致能信号(clk_en)来控制的。所述暂存器的输出是利用一XOR树来加以组合(如上例如是参考图3A所论述的)，并且所述边际是借由比较所述XOR树的输出与被延迟一可变的延迟线(DLYLINE)的一平行的路径来测量的。所述可变的延迟线是借由一TAP接口来控制的。所述边际代理的输出是被提供至一输出暂存器(prtn_margin_fail)，其具有一选配的中继器暂存器(如同在以上参考图15所论述的)。这些输出接着被传递至功能逻辑，其代表在非ATPG模式中测量所述边际的MA控制器。一耦接至所述输出的进一步的暂存器(prtn_atpg_sticky_bit，圈起的)是被使用作为用于所述MA执行结果的一累加器，其容许在多个ATPG样式上执行，而在其之间不需重置此暂存器。在执行任何的ATPG样式之前，在所述扫描链中的所有的暂存器(包含所述选配的中继器暂存器)所期望的是被重置。

现在参考到图17，其展示利用同步的重置以及一TAP接口的一IC边际测量代理的第二概要的配置。所述功能是和参考图16所述相同的。在非同步以及同步的重置之间的选择可以是依照IC设计者的喜好而定。

接着参考到图18，其展示利用非同步的重置以及一TAP接口的所述IC边际测量代理的波形图。此图是描述借由图16及17的概要的配置产生的信号的波形，其包含信号的相对的特性。

应注意到的是，一测量到的边际可以用各种的格式而被指出、显示、及/或传递至所述IC外部的电脑系统(及/或使用者)。指出所述边际的最直接方式是以一例如X纳秒、微微秒、或类似的的时间值来提供。另一方式是以一例如Y MHz或GHz的频率值来提供，其表达所述IC的时钟可以运行有多快而不造成失效。例如，若所述IC的正常的时钟频率是2GHz，而触发失效的测量的延迟是0.05纳秒，则所述边际可被表示为200MHz；亦即，所述IC大概可以超频到高达约2.2GHz而不造成失效。提供所述测量的边际的另一方式是以所述IC的正常的时钟频率的一百分比；继续先前的一2GHz正常的频率以及一0.05纳秒边际的例子，该边际可被表示为所述IC的正常的频率的10％。

除了这三个用于表示所述边际的范例的选项之外，指出、显示、及/或通讯针对于相关的数据路径的设计的边际值亦可能是有用的。例如，若这些路径已被设计(在Si前)具有0.02纳秒的一边际，但是测量的边际变成只有0.01纳秒，则此告诉使用者在所述IC的制造期间发生非所预期的事、或是所述设计不知如何的有瑕疵。一相反的例子是若测量的边际实际上大于所设计的边际；则此指出所述设计可能过度谨慎，并且相关的路径原本可以用一种节省材料并且降低成本的方式来加以设计。

在此整个申请案中，本发明的各种实施例可能以范围格式来呈现。应了解的是，以范围格式的说明仅为了方便和简洁，因而不应该被解释为在本发明的范畴上的无弹性的限制。于是，一范围的说明应该被视为具有在所述范围内的明确揭露的所有可能的子范围以及个别的数值。举例而言，例如从1到6的一范围的说明应该被视为具有明确揭露的子范围，例如是从1到3、从1到4、1到5、从2到4、从2到6、从3到6等等、以及在所述范围内的个别的数值，例如是1、2、3、4、5以及6。不管范围的广度为何，此都适用。

每当一数值范围在此指出时，其是意谓包含在所指出的范围之内的任何引用的数值(分数或整体的)。所述措辞“范围介于”一第一指出的数值与一第二指出的数值之间、以及“范围从”一第一指出的数值“至”一第二指出的数值在此是可交换地被使用，并且意谓包含所述第一及第二数值以及在两者之间的所有分数及整体的数值。

在申请案的说明及权利要求中，所述字词“包括”、“包含”及“具有”的每一个、以及其之形式并不一定被限制为在所述字词可能相关到的一表列中的构件。此外，在此申请案以及任何被纳入作为参考的文件之间有不一致的情形中，所欲的是以本申请案为主。

为了阐明在此揭露内容中的参照，应注意的是名词作为普通名词、专有名词、命名名词、及/或类似的的使用并不欲意指本发明的实施例受限于单一实施例，并且所揭露的构件的许多配置可被利用以描述本发明的某些实施例，而其它配置可以在不同的配置中从这些实施例导出。

为了清楚的益处，并非在此所述的实施方式的所有常规特点都被展示及叙述。当然，应该体认到在任何此种实际的实施方式的开发上，必须做出许多的实施方式特定的决策以便于达成开发者的特定目标，例如是符合应用及商业相关的限制，并且这些特定的目标将会随着实施方式以及开发者的不同而变化。再者，将会体认到的是此种开发的努力可能是复杂且耗时的，但是对于所述技术中具有通常技能者在有此揭露内容的助益下仍然会是一常规的工程任务。

根据此揭露内容的教示，所预期的是具有此项技术的通常知识者将会轻易地能够实施本发明。在此提出的各种实施例的说明据信是提供本发明充分深入的理解及细节，以使得具有普通技能者能够实施本发明。再者，上述本发明的各种特点及实施例是明确地被思及单独以及用各种的组合来加以利用。

习知及/或当代的电路设计及布局工具可被用来实施本发明。在此所述的特定实施例、以及尤其各种层的各种厚度及组成物是举例说明范例实施例的，因而不应该被视为限制本发明至此种特定的实施方式选择。于是，多个实例可被提供用于在此所述为单一实例的构件。

尽管通常假定为电路及实体结构，然而众所周知，在现代半导体设计及制造中，可将实体结构及电路实施为适于在后续设计、测试或制造阶段中以及在所形成的完工的半导体集成电路中使用的电脑可读取的描述形式。于是，可将涉及到传统电路或结构的权利要求与其特定语言相一致地视为电脑可读取的编码及其表示形式，无论是实施为媒体形式还是与适当的读取装置相组合，以便能够对于对应的电路及/或结构进行制造、测试或设计改进。在所述范例配置中呈现为离散的构件的结构及功能可被实施为一组合的结构或构件。本发明打算包括所有如同在此所述以及在所附的权利要求书中所界定的电路、电路系统、相关的方法、以及此种电路、系统及方法的电脑可读取媒体编码。如同在此所用的，一种电脑可读取媒体至少包含磁盘、磁带、或是其它磁性媒体、光学媒体、半导体媒体(例如，快闪存储器、ROM)或电子媒体、以及一网络、有线线路、无线或其它通讯媒体。

先前的详细说明仅已经叙述本发明的许多可能的实施方式中的几种。为此理由，此详细说明是欲作为例示性而非限定性说明。在此揭露的实施例的变化及修改可以根据在此阐述的说明来完成，而不脱离本发明的范畴及精神。打算仅由以下的权利要求(包括所有等同的权利要求)来界定本发明的范畴。尤其，即使所述较佳实施例是在用于半导体IC的一些特定的电路设计中之一的背景下描述的，但是本发明的教示据信对于利用于其它类型的半导体IC电路是有利的。再者，在此所述的技术亦可以适用于其它类型的电路应用。于是，其它的变化、修改、增添及改善可以落入在以下的权利要求中所界定的本发明的范畴内。

本发明的实施例可被用来制造、生产、及/或组装集成电路及/或基于集成电路的产品。

本发明的特点在此是参考根据本发明的实施例的方法、设备(系统)及电脑程式产品的流程图及/或方块图来描述的。将会了解到的是，所述流程图及/或方块图的每一个区块、以及在所述流程图及/或方块图中的区块的组合可以借由电脑可读取的程序指令来实施。

在所述附图中的流程图及方块图是描绘根据本发明的各种实施例的系统、方法及电脑程序产品的可能的实施方式的架构、功能及操作。就此点而言，在所述流程图或方块图中的每一个区块可以代表指令的一模块、区段、或部分，其包括一或多个可执行的指令以用于实施所指明的逻辑功能。在某些替代的实施方式中，在所述区块中指明的功能可能不按附图中指明的顺序来发生。例如，两个被展示为连续的区块事实上可以实质同时执行、或是所述区块有时可以用相反的顺序来执行，其依据所牵涉到的功能而定。亦将会注意到的是，所述方块图及/或流程图的每一个区块、以及在所述方块图及/或流程图中的区块的组合可以借由特殊用途的硬件为基础的系统来实施，所述系统执行所指明的功能或动作、或是实行特殊用途的硬件及电脑指令的组合。

本发明的各种实施例的说明已经为了说明的目的来呈现，但是并不欲为穷举或是受限于所揭露的实施例。许多修改及变化对于所述技术中具有通常技能者而言将会是明显的，而不脱离所叙实施例的范畴及精神。如同在此揭露的特征及/或特点的组合也是可能的，甚至是在FPC或MFPC的不同实施例、或是其它设计及/或其它特点的图之间。在此所用的术语是被选择来最佳解说所述实施例的原理、实际的应用、或是优于市场上可见的技术技术上的改善、或是致能其他具有此项技术中普通技能者能够理解在此揭露的实施例。

Claims

1.一种用于测试半导体集成电路的方法，所述方法包括：

借由将测试样式扫描到所述半导体集成电路的内部电路中来在所述半导体集成电路上执行结构测试；以及

在所述结构测试的期间测量边际，所述边际是根据在所述半导体集成电路的一测试信号路径以及一延迟的信号路径之间的比较的一特征来测量的，所述延迟的信号路径是所述测试信号路径被延迟一可变的延迟时间的一信号。

2.如权利要求1所述的方法，其中，测量的步骤包括：

在信号路径组合器处接收所述半导体集成电路的多个信号路径；以及

组合接收到的所述半导体集成电路的所述多个信号路径以提供所述测试信号路径。

3.如权利要求1或2所述的方法，其中，测量所述边际的步骤包括根据在所述半导体集成电路的所述测试信号路径以及所述延迟的信号路径之间针对于不同的延迟时间的多个比较来识别一延迟时间临界值。

4.如权利要求1至3中任一项所述的方法，其中，测量所述边际的步骤是由所述半导体集成电路上的感测器来加以执行，所述感测器构成所述半导体集成电路的用于所述结构测试的所述内部电路的部分，所述方法进一步包括：

从所述半导体集成电路的用于所述结构测试的所述内部电路扫描出关于一延迟的所测量的所述特征的数据。

5.如权利要求4所述的方法，其中所述感测器包括数据暂存器，其构成所述结构测试的一扫描链的部分，所述方法进一步包括：

借由重置所述数据暂存器来配置所述结构测试；

在所述数据暂存器中储存一延迟的所测量的所述特征；以及

从所述数据暂存器扫描出一延迟的所测量的所述特征。

6.如权利要求5所述的方法，其中构成所述结构测试的一扫描链的部分的所述数据暂存器是在所述感测器的输出的第一数据暂存器，并且所述数据暂存器被重置，以借由扫入重置样式来配置所述结构测试；或者，其中构成所述结构测试的一扫描链的部分的所述数据暂存器是第二数据暂存器，所述第二数据暂存器从在所述感测器的输出的第一数据暂存器接收一延迟的所测量的所述特征，并且所述第二数据暂存器被重置，以借由所述第一数据暂存器的输出来配置所述结构测试。

7.一种用于测试半导体集成电路的方法，所述方法包括：

将测试样式扫描到所述半导体集成电路的内部电路中，所述半导体集成电路的所述内部电路包括边际测量感测器；

利用所述边际测量感测器来测量边际，所述边际包括在所述半导体集成电路的一测试信号路径以及一延迟的信号路径之间的比较的一特征，所述延迟的信号路径是所述测试信号路径被延迟一可变的延迟时间的一信号；以及

扫描出所述边际测量感测器的输出。

8.如权利要求7所述的方法，其中所述测试样式是利用自动测试样式产生(ATPG)来产生的，所述方法进一步包括：

利用ATPG移位模式来扫描出所述边际测量感测器的所述输出。

9.如前述权利要求中任一项所述的方法，其中，比较的所述特征包括以下的一或多者：通过或失败状况；延迟临界值比较结果；延迟指示；以及最坏情况延迟指示。

10.一种用于测试半导体集成电路的方法，所述方法包括：

将测试状况扫描到一边际测量感测器中，所述边际测量感测器构成所述半导体集成电路的内部电路的部分；以及

在所述半导体集成电路的功能电路的操作模式期间，在所述边际测量感测器处测量一或多个边际，每一个边际是根据在所述半导体集成电路的一测试信号路径以及一延迟的信号路径之间的比较的一特征来测量的，所述延迟的信号路径是所述测试信号路径被延迟一可变的延迟时间的一信号。

11.如权利要求10所述的方法，其中所述边际测量感测器接收所述半导体集成电路的多个信号路径，并且结合所接收到的所述半导体集成电路的所述多个信号路径以提供所述测试信号路径。

12.如前述权利要求中任一项所述的方法，其中扫描到所述半导体集成电路的所述内部电路中是借由具有第一频率的扫描时钟来控制的，并且其中所述半导体集成电路在所述测量被执行的期间的操作是借由具有第二频率的捕捉时钟来控制的，所述第二频率高于所述第一频率。

13.一种利用与半导体集成电路分开的测试器装置来测试所述半导体集成电路的方法，所述方法包括：

将来自所述测试器装置的测试状况扫描到边际测量感测器中，所述边际测量感测器构成所述半导体集成电路的内部电路的部分；以及

在所述测试器装置处接收来自所述边际测量感测器的一或多个边际的测量，每一个边际是根据在所述半导体集成电路的一测试信号路径以及一延迟的信号路径之间的比较的一特征来测量的，所述延迟的信号路径是所述测试信号路径被延迟一可变的延迟时间的一信号。

14.如前述权利要求中任一项所述的方法，其进一步包括：

在自动测试设备以及评估板的每一处，借由针对于多个结构测试样式中的每一个结构测试样式来判断和耦接至所述边际测量感测器的一或多个信号路径相关的最小边际以操作在特性分析模式中，比较针对于所述自动测试设备以及所述评估板的每一所判断的所述最小边际并且将所述自动测试设备以及所述评估板的效能进行关联；及/或

借由设定用于所述边际测量感测器的所述可变的延迟时间至一临界值以及利用所述临界值来根据所测量的所述边际以分类所述集成电路以操作在大量制造(HVM)模式中。

15.一种被配置以测试半导体集成电路的测试器装置，其借由：

16.一种用于测试半导体集成电路的电脑程序产品，其包括：

扫描模块，其用于将测试状况扫描到一边际测量感测器中，所述边际测量感测器构成所述半导体集成电路的内部电路的部分；以及

测量模块，其用于控制所述边际测量感测器以测量一或多个边际，每一个边际是根据在所述半导体集成电路的一测试信号路径以及一延迟的信号路径之间的比较的一特征来测量的，所述延迟的信号路径是所述测试信号路径被延迟一可变的延迟时间的一信号。

17.一种半导体集成电路，其包括：

结构测试电路，其被配置以接收测试样式，并且在所述半导体集成电路的功能电路上执行一或多个结构测试；以及

边际测量感测器，其被配置以测量边际，所述边际包括在所述半导体集成电路的一测试信号路径以及一延迟的信号路径之间的比较的一特征，所述延迟的信号路径是所述测试信号路径被延迟一可变的延迟时间的一信号。

18.如权利要求17所述的半导体集成电路，其中所述结构测试电路及/或所述边际测量感测器被配置以执行如权利要求1-9中任一项所述的方法的个别步骤。