TW202217346A

TW202217346A - 用於結構測試的積體電路邊際測量

Info

Publication number: TW202217346A
Application number: TW110124845A
Authority: TW
Inventors: 伊芙琳蘭德曼; 艾爾菲納; 莎伊可漢; 亞歷克斯可哈津
Original assignee: 以色列商普騰泰克斯有限公司
Priority date: 2020-07-06
Filing date: 2021-07-06
Publication date: 2022-05-01
Also published as: IL299556A; KR20230029991A; WO2022009199A1; CN115804010A; US20230258719A1; EP4176276A1; JP2023532942A

Abstract

半導體積體電路(IC)的結構測試，其包含例如從測試器裝置將測試樣式或測試狀況掃描到所述半導體IC的內部電路。一時序邊際可以在所述結構測試的期間加以測量。所述邊際是根據在所述半導體IC的一測試信號路徑以及一延遲的信號路徑之間的比較的一特徵來測量的，所述延遲的信號路徑是所述測試信號路徑被延遲一可變的延遲時間的一信號。邊際測量感測器的輸出例如可被掃描出至所述測試器裝置。

Description

用於結構測試的積體電路邊際測量

本發明關於積體電路的領域。相關申請案之交互參照

此申請案主張2020年7月6日申請且名稱為“Integrated Circuit Margin Measurement for Structural Testing”的第63/048,265號美國臨時專利申請案的優先權，所述美國臨時專利申請案的內容以其整體納入本文作為參考。

積體電路(IC)可包含在例如是矽晶圓的平坦半導體基板上的類比及數位電子電路。微觀的電晶體是利用微影技術而被印刷到所述基板之上，以在一非常小的區域中產生具有數十億個電晶體的複雜電路，此使得現代利用IC的電子電路設計變成低成本且高效能。IC是在工廠(被稱為晶圓代工廠)的裝配線中製造，其已經商品化IC的製造，例如是互補金屬氧化物半導體(CMOS)IC。數位IC包含被配置在所述晶圓上的功能及/或邏輯單元中的數十億個電晶體，其具有互連所述功能單元的資料路徑，所述資料路徑是在所述功能單元之間傳輸資料值。

如同在此所用的，術語“資料路徑”是表示一平行系列的電子連接或路徑，以用於在一IC的功能/邏輯單元之間傳輸資料信號，並且每一個資料路徑可包含一特定數量的位元路徑，例如是64、128、256、或類似者。在所述IC的設計過程期間，所述功能單元的時序被配置成使得每一個功能單元通常可以在單一時脈週期之內完成該單元所需的處理。一安全因數可被用來考量個別IC的製造差異以及在所述IC的計畫使用壽命期間可能的變化，例如是劣化。

IC的電晶體隨著時間過去的劣化被稱為老化。例如，電晶體隨著時間過去的劣化會緩慢地導致降低的切換速度，並且當它們超過設計安全因素時，甚至可能導致徹底的電路失效。通常，設計的過程是將這些延遲納入所述設計，使得所述IC在其正常的使用壽命期間將不會失效，但是環境及使用條件(例如熱、電壓、電流、濕度、及/或類似者)可能會加速老化過程。

IC電晶體(例如雙載子電晶體、金屬氧化物半導體場效電晶體(MOSFET)及/或類似者)可被用在數位IC，並且可以作用為電性開關。例如，一MOSFET可具有四個端子，例如基體、閘極、源極、以及汲極，而通常所述源極以及基體是電連接的。施加至所述閘極的電壓可以決定流動在所述源極與汲極之間的電流量。一薄層的介電材料電性絕緣所述閘極，並且橫跨所述閘極所施加的電場可以改變在所述源極與汲極之間的下面的半導體通道的導電度。

在使用上，具有比平均電荷載子(例如用於負或n通道MOSFET的電子、或是用於正或p通道MOSFET的電洞)更多能量的電荷載子可能會偏離在所述源極與汲極之間的導電通道，而變成被捕陷在所述絕緣的介電質中。此過程(被稱為熱載子注入(HCI))最終可能會在所述介電層之內累積電荷，並且因此增加操作所述電晶體所需的電壓。隨著臨界電壓增加，電晶體的切換延遲可能變成更大的。

另一老化機制是發生在電壓被施加至閘極時，一種被稱為“偏壓溫度不穩定性”(BTI)的現象。尤其，BTI可能會造成電荷在所述介電質中的累積，儘管此效應的部分在閘極電壓被移除之後會自發地消失。此恢復是發生在幾微秒內，使得其難以在電晶體受應力時觀察，因而所產生的效應於是只有在所述應力被移除後來加以測量。

進一步的老化機制是在施加至閘極的電壓在所述介電質之內產生電性作用缺陷(以“陷阱”著稱)時起作用。當陷阱變成過多的，這些電荷陷阱可能連接並且在閘極與電流通道之間形成徹底的短路。此種失效被稱為“氧化物崩潰”或是“時間相依的介電質崩潰”。不同於其它老化機制是在效能上造成逐漸的下降，所述介電質的崩潰可能會導致電晶體的災難性失效，此使得IC故障。

此外，一種稱為電遷移的現象可能會損壞將電晶體連繫在一起或是將其連結至外部世界的銅或鋁連接。電遷移可能發生在電流突波將金屬原子從所述電連接擊鬆，並且可能使得其和電子一起流動。此空乏幾個原子的上游的金屬，同時造成下游金屬的累積。所述金屬的上游薄化會增加所述連接的電阻，有時變成開路。所述下游沉積可能會使得所述金屬從其指定的軌道突出。

另一在IC中的可靠度相關的問題是一種稱為“應力遷移”的現象，其牽涉到金屬原子在機械應力的影響下的流動。

此外，任何缺陷(例如未建模的現象、隨機的製造缺陷及/或類似者)都可能造成信號路徑隨著時間過去的時序劣化。某些缺陷可能並未出現在測試、驗證、最初的操作及/或類似者期間，例如所述晶粒/IC/產品可能在所述測試階段通過所有的篩選程序。例如，包含製造缺陷(例如金屬覆蓋不全)的貫孔將會隨著時間過去增加其電阻，並且在某個時點造成一邏輯路徑的時序失效。例如，隨機的製造缺陷可能出現在IC的任何地方，而且包含許多種類型及程度的缺陷，因而設計可能無法包含安全因素來減輕這些缺陷。

先前相關技術的例子以及與其相關的限制是欲為舉例說明的，而非全部的。具有此項技術的技能者在說明書的閱讀以及圖式的研究之後，其它相關技術的限制將會變成明顯的。

以下的實施例及其之特點是結合本質上是示例性且舉例說明、而非在範疇上限制的系統、工具及方法來描述及描繪。

根據某些實施例，其提出有一種用於測試半導體積體電路(IC)之方法。所述方法包括：藉由掃描測試樣式到所述半導體IC的內部電路中來在所述半導體IC上執行結構測試；以及在所述結構測試的期間測量邊際，所述邊際是根據在所述半導體IC的一測試信號路徑以及一延遲的信號路徑之間的比較的一特徵來測量的，所述延遲的信號路徑是所述測試信號路徑被延遲一可變的延遲時間的一信號。

在實施例中，測量的步驟包括：在信號路徑組合器接收所述半導體IC的複數個信號路徑；以及組合所述接收到的所述半導體IC的複數個信號路徑以提供所述測試信號路徑。

在實施例中，測量所述邊際的步驟包括根據在所述半導體IC的所述測試信號路徑以及所述延遲的信號路徑之間針對於不同的延遲時間的多個比較來識別一延遲時間臨界值。

在實施例中，測量所述邊際的步驟是藉由在所述半導體IC上的感測器來加以執行，所述感測器是構成所述半導體IC的用於所述結構測試的所述內部電路的部分，所述方法進一步包括：從所述半導體IC的用於所述結構測試的所述內部電路掃描出關於一延遲的所測量的特徵的資料。

在實施例中，所述感測器包括資料暫存器，其構成所述結構測試的一掃描鏈的部分，所述方法進一步包括：藉由重置所述資料暫存器來配置所述結構測試；在所述資料暫存器中儲存一延遲的所測量的特徵；以及從所述資料暫存器掃描出一延遲的所測量的特徵。

在實施例中，構成所述結構測試的一掃描鏈的部分的所述資料暫存器是在所述感測器的輸出的第一資料暫存器，並且所述資料暫存器是被重置以藉由掃入一重置樣式來配置所述結構測試、或是其中構成所述結構測試的一掃描鏈的部分的所述資料暫存器是第二資料暫存器，其是從在所述感測器的輸出的第一資料暫存器接收一延遲的所測量的特徵，並且所述第二資料暫存器是被重置以藉由所述第一資料暫存器的輸出來配置所述結構測試。

在實施例中，可以考量有一種用於測試半導體積體電路(IC)之方法，所述方法包括：掃描測試樣式到所述半導體IC的內部電路中，所述半導體IC的所述內部電路包括邊際測量感測器；利用所述邊際測量感測器來測量邊際，所述邊際包括在所述半導體IC的一測試信號路徑以及一延遲的信號路徑之間的比較的一特徵，所述延遲的信號路徑是所述測試信號路徑被延遲一可變的延遲時間的一信號；以及掃描出所述邊際測量感測器的輸出。

在實施例中，所述測試樣式是利用自動測試樣式產生(Automatic Test Pattern Generation，ATPG)來產生的。所述方法可以進一步包括：利用ATPG移位樣式來掃描出所述邊際測量感測器的輸出。

在實施例中，一比較的特徵是包括以下的一或多個：通過或失敗狀況；延遲臨界值比較結果；延遲指示；以及最壞情況延遲指示。

在實施例中，可以考量有一種用於測試半導體積體電路(IC)之方法，所述方法包括：掃描一測試狀況到一邊際測量感測器中，所述邊際測量感測器構成所述半導體IC的內部電路的部分；以及在所述半導體IC的功能電路的操作模式期間，在所述邊際測量感測器測量一或多個邊際，每一個邊際是根據在所述半導體IC的一測試信號路徑以及一延遲的信號路徑之間的比較的一特徵來測量的，所述延遲的信號路徑是所述測試信號路徑被延遲一可變的延遲時間的一信號。

在實施例中，所述邊際測量感測器接收所述半導體IC的複數個信號路徑，並且結合所述接收到的所述半導體IC的複數個信號路徑以提供所述測試信號路徑。

在實施例中，掃描到所述半導體IC的所述內部電路中是藉由具有第一頻率的掃描時脈來控制的，並且其中所述半導體IC在所述測量被執行的期間的操作是藉由具有第二頻率的捕捉時脈來控制的，所述第二頻率是高於所述第一頻率。

在實施例中，可以考量有一種用於利用分開的測試器裝置來測試半導體積體電路(IC)之方法，所述方法包括：掃描來自所述測試器裝置的測試狀況到邊際測量感測器中，所述邊際測量感測器構成所述半導體IC的內部電路的部分；並且在所述測試器裝置接收來自所述邊際測量感測器的一或多個邊際測量，每一個邊際是根據在所述半導體IC的一測試信號路徑以及一延遲的信號路徑之間的比較的一特徵來測量的，所述延遲的信號路徑是所述測試信號路徑被延遲一可變的延遲時間的一信號。

在實施例中，所述方法可以進一步包括：在自動測試設備以及評估板的每一個，藉由針對於複數個結構測試樣式的每一個來判斷和一或多個耦接至所述邊際測量感測器的信號路徑相關的最小邊際以操作在特性分析模式中、比較針對於所述自動測試設備以及所述評估板的每一個所判斷的最小邊際，並且關聯自動測試設備以及所述評估板的效能；及/或藉由設定用於所述邊際測量感測器的所述可變的延遲時間至一臨界值以及利用所述臨界值來根據所述測量的邊際以分類所述IC以操作在大量製造(HVM)模式中。

在實施例中，可以考量有一種用於測試半導體積體電路(IC)之電腦程式產品，其包括：掃描模組，其用於掃描一測試狀況到一邊際測量感測器中，所述邊際測量感測器構成所述半導體IC的內部電路的部分；以及測量模組，其用於控制所述邊際測量感測器以測量一或多個邊際，每一個邊際是根據在所述半導體IC的一測試信號路徑以及一延遲的信號路徑之間的比較的一特徵來測量的，所述延遲的信號路徑是所述測試信號路徑被延遲一可變的延遲時間的一信號。

在實施例中，可以考量有一種半導體積體電路(IC)，其包括：結構測試電路，其用於接收測試樣式以及在所述半導體IC的功能電路上執行一或多個結構測試；以及邊際測量感測器，其被配置以測量邊際，所述邊際包括在所述半導體IC的一測試信號路徑以及一延遲的信號路徑之間的比較的一特徵，所述延遲的信號路徑是所述測試信號路徑被延遲一可變的延遲時間的一信號。

除了上述範例的特點及實施例之外，進一步特點及實施例藉由參考圖式並且藉由以下詳細說明的研讀將會變成明顯的。

在此揭露的是用於判斷及預測一個別的積體電路(IC)的未來的失效之方法及裝置。亦揭露的是用於IC的一時序延遲邊際測量電路，從其第一結構測試及/或在其操作期間，隨著時間過去來測量的(例如，在從其第一操作或是在其第一操作之後的任何時間期間)。一專用的電路(其可以是偵測器)，例如是失效預測電路(FPC)或是邊際測量及失效預測電路(MFPC)是被設置在沿著一數位IC中的一或多個資料路徑所選的點(例如每一資料路徑有一或多個FPC或MFPC)，其中每一個專用的電路結合多個個別的資料路徑成為較小數量的測試路徑。藉由將每一個測試信號分開成為兩個，並且施加一延遲電路至所述分開信號路徑中之一，所述資料路徑的每一個路徑的延遲的一指紋或簽名可以在所述功能單元的每一個時脈週期期間加以獲得。

如同在此所用的，術語“邊際”是指在(a)由某一資料路徑呈現的一時序延遲、以及(b)將會造成失效的此種時序延遲(因為其妨礙在所述資料路徑上發送的一資料信號在單一時脈週期之內完成其傳遞)之間的差值。例如，針對於一2GHz IC的一0.5奈秒長的時脈週期、以及由某一資料路徑呈現的0.45奈秒的一時序延遲，所述邊際是0.05奈秒；若該資料路徑的時序延遲將會增加(例如，由於老化)超過0.05額外的奈秒，則任何在該資料路徑上發送的資料信號都將無法在單一時脈週期之內傳遞，此導致失效。

因此，根據本實施例，所述邊際可以藉由人工地引入額外的延遲至所述測量的資料路徑，並且在後續的時脈週期中增量地增加該延遲來加以測量。例如，最初的人工的延遲可以是0.01奈秒，其接著在每一個時脈週期以0.01奈秒的增量而被增大。第四個增量的增加將會使得所述人工的延遲成為0.05奈秒，並且假設所述(尚未知的)邊際確實是0.05奈秒，則所述資料信號將不會成功地傳遞，因而所述FPC或MFPC將會判斷0.05奈秒的值是所述邊際。值得注意的是，造成所述傳遞失效的所述人工引入的延遲恰好是所述邊際。

如同在此所用的，術語“指紋”及/或“簽名”是表示信號強度的輪廓，例如是一向量、系列、以及/或類似者，其產生自一資料路徑的信號的組合的時序延遲邊際的測量。

對於所述功能單元的每一個時脈週期，所述輸出資料路徑可能有一不同的資料值。因此，在每一個時脈週期期間，在所述功能單元之內的邏輯路徑的不同的組合可被測試，其產生不同的指紋。藉由隨著時間過去收集大量的指紋，一資料組的指紋可被分析。所述指紋資料組的分析可以判斷所述個別的IC的效能及/或預測未來的失效。

概括地說，可以考量有一種半導體積體電路(IC)，其包括：信號路徑組合器，其包括複數個輸入路徑(例如，用以在一資料源或資料路徑上，從一記憶體電路及/或從藉由一時脈致能所分組的邏輯電路接收信號)、以及一輸出，所述輸出是基於在所述輸入路徑的每一個上接收到的個別的信號的一組合；延遲電路，其具有電連接至所述信號路徑組合器輸出的輸入，所述延遲電路將一輸入信號延遲一可變的延遲時間以輸出一延遲的信號；以及比較電路，其被配置以根據所述信號路徑組合器輸出以及所述延遲的信號的比較來提供比較輸出，其中所述比較輸出是以一比較資料信號被提供到至少一減輕電路。所述信號路徑組合器、延遲電路以及比較電路的組合可以提供一FPC或MFPC。

一種利用此種IC之方法亦可被考量(其中的利用例如可包括操作、分析及配置中之一或多個)。譬如，此可包含一種利用半導體積體電路(IC)之方法。所述方法可包括：在一信號路徑組合器組合在複數個輸入路徑的每一個上接收到的個別的信號以提供一輸出；在一延遲電路延遲所述信號路徑組合器輸出一可變的延遲時間以輸出一延遲的信號；以及比較所述信號路徑組合器輸出以及所述延遲的信號以提供一比較輸出，並且以一比較資料信號來提供所述比較輸出到至少一減輕電路。

亦可被考量的是組合、延遲及比較的步驟可以針對於複數個延遲時間的每一個來重複。以此種方式，複數個比較輸出可加以提供。針對於所述IC的一識別的特徵(亦即一簽名或指紋)可以藉此根據所述複數個比較輸出來判斷出。藉由在不同的時脈週期上重複此過程，多個此種指紋可被判斷出。所述指紋於是可以在不同的時間加以追蹤，例如藉由追蹤在所述指紋隨著時間過去的改變(其利用間隔是至少和判斷單一指紋所花的時間長度一樣長，並且選配的是更長的)。

對應藉由參考IC所述的特點的任一個來實施的步驟的進一步選配的方法特點亦可被提供。這些的例子可能是在以下論述的。特定實施例亦將會在以下論述，但是亦將會進一步參考到本揭露內容的廣義的意義或術語。

注意到的是，一資料路徑是可藉由所述FPC或MFPC處理的一設計類型的一個例子，其它的例子可以是記憶體電路(所述FPC/MFPC是位在所述記憶體的輸出)、以及相關某一時脈致能而被分組在一起的其它邏輯電路。

選配的是，在此所述的實施例的特點可以適用於IC效能的任何可靠度問題，例如是老化、表現在設計上並且造成劣化的潛在缺陷、在IC之內/在IC之間的製造差異、在晶圓廠之間的製造差異、及/或類似者。所述技術可以找出在時序延遲上來自任何來源或原因的改變、在所述IC失效造成裝置/系統失效之前預測未來的失效、以及在所述特定的IC失效之前致能矯正及預防的動作。儘管例如是老化、電遷移、及/或類似者的可靠度問題在此被使用作為例子，但是所述技術亦可以應用到潛在缺陷，例如是隨機缺陷、有系統的缺陷、未知的缺陷、及/或類似者。

選配的是，所述延遲可以用小的增量(步階)來加以改變，其產生時間延遲的一或多個“掃描(sweep)”，以及收集在每一個不同的時間延遲的相關的指紋。所述掃描可被分析以決定所述個別的IC的操作、預測所述IC的未來的失效、及/或類似者。

選配的是，一或多個資料組(例如來自所述IC上的信號)可被組合地分析以判斷所述資料路徑(或是等同的信號路徑)的每一個路徑、所述功能單元的每一個邏輯處理路徑、及/或類似者的操作延遲。

選配的是，一或多個資料組可在統計上被分析以預測所述IC的未來的失效。例如，一IC劣化趨勢可以在利用所述失效預測電路測量的一或多個延遲邊際中加以分析，例如是分析隨著時間過去的一最小的延遲邊際變化。

選配的是，一或多個資料組可以利用機器學習(ML)來加以分析，以監視所述IC的失效、預測所述IC的未來的失效、及/或類似者。

選配的是，一或多個資料組可被分析以設計未來的IC。

選配的是，一或多個掃描可被組合地分析，以判斷所述資料路徑的每一個路徑、所述功能單元的每一個邏輯處理路徑、及/或類似者的操作延遲。

選配的是，一或多個掃描可在統計上加以分析，以預測所述IC的未來的失效。例如，一或多個掃描的回歸分析是判斷在時序延遲上的變化，並且對於一時序延遲失效值的外插是判斷失效的時間。

選配的是，一或多個掃描可以利用機器學習來加以分析，以監視所述IC的失效、預測所述IC的未來的失效、及/或類似者。

選配的是，一或多個延遲時間掃描可被分析以設計未來的IC，其中所述未來的IC是被設計以避免先前IC的失效。

選配的是，一或多個掃描是在所述晶片的壽命開始時利用機器學習來加以分析，例如所述IC在壽命開始的時序延遲邊際簽名或指紋。所述簽名或指紋可被使用於晶片離群值偵測/篩選，亦即一特定的IC是被給予相較於其它IC的一唯一的身分及所述簽名，此容許在大規模的製造中偵測異常。

現在參考到圖1及圖2，其分別概要地展示一電腦化系統100以及方法的流程圖(200及210)，以用於在所述IC測試(測試器或系統層級)的IC失效預測以及邏輯路徑的邊際測量。系統100包括一IC 150、一電腦101A、以及連接所述兩者的一資料介面連接140。IC 150包括多個功能單元(如同在151、152、153、與類似者)、以及在其之間的資料路徑(如同在141、142A、142B、143A、143B、與類似者，其可包含合成邏輯)。IC 150包括邊際測量及失效預測電路(MFPC；如同在131、132、133、與類似者)，以用於捕捉來自資料路徑(如同在142A、143A、與類似者)的信號，並且判斷來自所述個別的資料路徑的至少某些信號的延遲時序。MFPC 131、132或133是結合201來自所述資料路徑的信號，並且測試202所述組合的信號的一或多個延遲。IC 150包括一資料介面以用於連接至資料介面連接140，並且傳送202所述延遲時序至電腦101A。針對於所述資料路徑的多個信號及/或針對於多個延遲值(例如是改變204所述延遲)收集的延遲時序資料可被視為所述延遲時序的指紋。

電腦101A包括一或多個硬體處理器101B、一使用者介面120以及一非暫態的電腦可讀取儲存媒體102。儲存媒體包括程式碼，例如是一MFPC資料接收器102A、一IC老化分析器102B、一IC失效預測器102C、及/或類似者，所述程式碼包括指令，當在硬體處理器101B上執行所述指令時，其使得硬體處理器101B利用一資料介面110，例如是利用MFPC資料接收器102A來接收211所述信號延遲資料(亦即指紋)。IC老化分析器102B是分析212所述指紋，並且IC失效預測器102C例如是利用使用者介面120來通知213操作者一狀態、一失效預測、一預防的動作、及/或類似者。

選配的是，所述延遲時序是藉由IC 150的一電路(未顯示)來加以分析，以在失效之前決定在IC 150上的時脈及/或邏輯的修改206何時改善IC 150的使用壽命。選配的是，所述延遲時序是藉由IC 150的一電路(未顯示)來加以分析，並且所述狀態或失效預測的一通知206被發出。

選配的是，所述延遲時序指紋可以在所述IC測試(測試器或系統)產生，以取出在某一單元中的資料路徑的時間-零位邊際對映。

所述指紋可以在最初的操作時點被分析，並且在所述IC的壽命期間加以監測，以判斷預測的失效何時可能發生。例如，一缺陷劣化梯度分析可以判斷所述IC未來的失效時間。例如，分析一指紋的最小邊際、繪製隨著時間過去的最小邊際、以及外插所述圖形至零邊際延遲以判斷預測的失效時間。

現在參考到圖3A，其展示用於IC失效預測的一XOR為基礎的電路圖。一XOR構件(XOR1)結合來自多個資料路徑的信號，例如是64、128、256、512、或類似者數目的信號成為單一信號XOR1_out。XOR1_out被饋入一第一正反器FF2以及一延遲線D2中。所述延遲的XOR1_out被饋入一第二正反器FF1中。FF1及FF2是藉由一時脈clk_3而被起動，並且其輸出是利用XOR2來XOR組合的。對於其中XOR1_out以及XOR1_out_d2中之一在clk_d1的時間是邏輯1的每一個延遲，XOR2_out是一邏輯1。

因此，clk_d1的多個實例及/或D1的多個值可以判斷沿著組合的(Combinatoric)邏輯FU1的資料路徑的延遲的時序延遲資料，並且因此判斷時序延遲的指紋。藉由分析這些隨著時間過去的時序延遲，所述MFPC可以偵測FU1的哪一個路徑正最快的劣化及/或老化，並且可能造成IC 150的失效。

XOR1的輸出信號可被視為所述輸入信號的壓縮，其保留所述資料路徑的輸入信號的最小時序邊際延遲。當一輸入信號的最小邊際小於和D2相關的延遲時，XOR2的輸出可以是邏輯1。因此，XOR1可以是一同位檢查器，亦即當所述輸入信號的同位是邏輯1時，所述輸出是邏輯1。所述壓縮的信號(XOR1輸出)的每一個上升邊緣可以是和所述輸入信號中之一的一上升邊緣相關的。對於其中所述最小時序延遲邊際只和一輸入相關的簡單情形而言，XOR1-輸出的最後一個上升或下降轉變是代表所述最小邊際。此概念可以藉由一數學證明(在以下敘述)，並且藉由事件為基礎的模擬來加以證明。例如，特殊情形可以藉由模擬來證明，其中數個信號的邊際是小於D2、多個信號被同時切換、及/或類似者。

在以上考量的一般術語中，所述IC可以進一步包括：一第一內部的儲存電路，其電連接至所述信號路徑組合器輸出並且被配置以提供所儲存的信號路徑組合器輸出作為一第一輸入至所述比較電路；以及一第二內部的儲存電路，其電連接至所述延遲的信號並且被配置以提供所述延遲的信號作為一第二輸入至所述比較電路。然而，此種配置是選配的，即如同現在將會論述的。

現在參考到圖3B，相較於在圖3A中所示的，其展示用於IC失效預測的一XOR為基礎的電路圖的一不同的版本。在圖3B中所示的資料路徑具有和在圖3A中所示實質相同的結構。在此版本中，一XOR構件XOR1a結合來自所述資料路徑的信號(例如64、128、256、512、或類似者數目的信號)成為單一輸出信號XOR1a _out。XOR1a _out是以一第一輸入而被饋送至一第二XOR電路XOR2a並且平行地饋送至一延遲線D2，其輸出是提供一第二輸入至所述第二XOR電路XOR2a。來自所述第二XOR電路XOR2a的延遲的輸出信號XOR2a _out是被饋入一正反器FF1b中。正反器FF1b是藉由一時脈(clk1a)而被起動。針對於其中所述第二XOR電路XOR2a的兩個輸入在clk1a的時間是在不同的邏輯狀態的每一個延遲，所述第二輸出信號XOR2a _out是一邏輯1。

現在參考到圖3C，相較於圖3A中所示的，其展示用於IC失效預測的一XOR為基礎的電路圖的另一不同的版本。在此版本中，兩個XOR為基礎的失效預測電路被設置，其使用一延遲線電路。換言之，兩個資料路徑被設置，其每一個都可以是根據在圖3A或圖3B中所示者。

所述第一失效預測電路是包括：一第一XOR構件XOR1a，其是藉由來自一第一資料路徑的一組平行輸入的信號而被驅動(如同在以上參考圖3A或圖3B所論述的)；一第二XOR構件XOR2a；以及一第一正反器FF1b，其是藉由一第一時脈信號clk1a而被定時。

所述第二失效預測電路是包括：一第三XOR構件XOR1b，其是藉由來自一第二資料路徑的一組平行輸入的信號而被驅動(如同在以上參考圖3A或圖3B所論述的)；一第四XOR構件XOR2b；以及一第二正反器FF1b，其是藉由一第二時脈信號clk1b而被定時。

一共用的延遲線D2是利用一多工器mux來服務所述兩個失效預測電路，其在一分時的模式中選擇所述第一XOR構件XOR1a的輸出或是所述第三XOR構件XOR1b的輸出，以被提供作為一輸入至所述共用的延遲線D2。此是利用一選擇信號(In/out sel)來加以控制。所述兩個失效預測電路的每一個的配置在其它方面是如同在圖3B中所示。藉由第一時脈信號clk1a提供時脈的第一正反器FF1b的輸出、以及藉由第二時脈信號clk1b提供時脈的第二正反器FF1b的輸出是被提供作為輸入至一OR閘以產生一輸出信號MT-out。當所述多工器mux是連接所述第一XOR構件XOR1a的輸出至所述延遲線D2的輸入時，對於其中所述第二XOR構件XOR2a的兩個輸入在所述第一時脈信號clk1a的時間是在不同的邏輯狀態的每一個延遲，輸出信號MT-out是一邏輯1。當所述多工器mux是連接所述第三XOR構件XOR1b的輸出至所述延遲線D2的輸入時，對於其中所述第四XOR構件XOR2b的兩個輸入在第二時脈信號clk1b的時間是在不同的邏輯狀態的每一個延遲，輸出信號MT-out是一邏輯1。

概括地說，可進一步考量到的是所述信號路徑組合器是一第一信號路徑組合器，其被配置以從一第一資料源接收複數個信號(其可以是一資料路徑或是如同在此論述的其它組的信號)，並且所述比較電路是一第一比較電路。

接著，所述IC可被考量進一步包括一第二信號路徑組合器，其包括複數個輸入路徑以及一輸出，所述第二信號路徑組合器輸出是根據在所述輸入路徑的每一個上接收到的個別的信號的組合，所述信號是從一第二資料源接收到的。接著，一多工器可被設置，其被配置以接收所述第一信號路徑組合器輸出、所述第二信號路徑組合器輸出，並且根據一接收到的選擇信號來選擇性地輸出所述第一信號路徑組合器輸出或是所述第二信號路徑組合器輸出。所述多工器的輸出可被提供為所述延遲電路的輸入(使得所述延遲電路是所述第一及第二信號路徑組合器所共用的。

所述IC可以進一步包括一第二比較電路，其被配置以根據所述第二信號路徑組合器輸出以及所述延遲的信號的比較來提供一第二比較輸出(其藉此可以是所述第一及第二比較電路所共用的)。一OR閘可以進一步被配置以接收所述第一比較輸出以及所述第二比較輸出作為輸入，並且提供一作為所述比較資料信號的輸出至所述至少一減輕電路。

參考所述方法特點，此可以進一步包括：在一第二信號路徑組合器組合在複數個輸入路徑的每一個上接收到的個別的信號以提供一輸出，所述信號是從一第二資料源接收到的；在一多工器接收所述第一信號路徑組合器輸出、所述第二信號路徑組合器輸出以及一選擇信號，並且根據所述選擇信號來選擇性地輸出所述第一信號路徑組合器輸出或是所述第二信號路徑組合器輸出，所述多工器的輸出是被提供為所述延遲電路的輸入，使得所述延遲的步驟包括在所述延遲電路延遲所述第一信號路徑組合器輸出或是所述第二信號路徑組合器輸出所述可變的延遲時間，以輸出所述延遲的信號；比較所述第二信號路徑組合器輸出以及所述延遲的信號以提供一第二比較輸出；並且在一OR閘接收所述第一比較輸出以及所述第二比較輸出作為輸入，並且從所述OR閘輸出所述比較資料信號以作為一輸出至所述至少一減輕電路。

選配的是，藉由一第一時脈信號控制的一第一比較儲存電路可被配置以接收所述第一比較輸出。接著，藉由一第二時脈信號(其可以是和所述第一時脈信號相同或不同的)控制的一第二比較儲存電路可被配置以接收所述第二比較輸出。所述第一比較儲存電路有利的是被配置以提供所述第一比較輸出以作為所述OR閘的一第一輸入，並且所述第二比較儲存電路是被配置以提供所述第二比較輸出以作為所述OR閘的一第二輸入。

現在參考到圖4，其展示用於IC失效預測的一MUX為基礎的電路圖。一多工器(Mux_sel)是被用來選擇所述資料路徑中的一或多個，並且接著如同在此所述地偵測一延遲時序指紋。利用所述MUX為基礎的MFPC的優點是一次選擇一信號用於延遲時序，因而失效可以在較少資料下偵測到(例如是利用在所述IC上的一專用的分析電路)。選配的是，一混合MUX/XOR為基礎的MFPC可被利用，其結合來自每一種類型的MFPC的優點中的某些優點。

現在參考到圖5，其展示用於抗IC老化模式的電路圖。所述圖是展示一抗老化技術，當所述MFPC電路未被致能時(亦即所述MFPC時脈被閘控)，其停止所述XOR電路。當所述電路被禁能時，一固定的邏輯延遲將會增加所述電路劣化，例如是由於NBTI效應。為了減輕所述NBTI劣化，每當所述MFPC時脈被閘控時，所述XOR電路都被切換。或者是，所述信號的每一個是個別地被監測是否有邊際劣化。圖5只是可被執行以補償所述IC電路的劣化及/或老化的電路校正的替代實施例的一個例子而已。許多其它例子的電路都可被利用。

在此揭露的技術可以擴大到其它類型的邏輯路徑/信號、路徑長度、以及不同類型的產生及取樣電子元件。例如，相位路徑、閂鎖為基礎的邏輯路徑、閘控時脈的邏輯路徑、正反器(FF)下降時序邏輯信號、及/或類似者。例如，實施例可以偵測在所述時脈路徑中，由一延遲劣化所引起的保持-失效(最小延遲)。在此例子中，一新的延遲路徑(例如D4)是位在FF1及FF2的時脈之間，使得所述D4延遲值延遲FF2的時脈。

所述MFPC可以總是啟動、或是藉由一致能信號而被啟動的。例如，一致能信號是代表對應於藉由所述MFPC取樣的FF群組的致能信號的一邏輯OR。當所述致能是低的，所述MFPC可以進入一抗IC老化模式偵測，其中一專用的時脈被用來切換所述MFPC以減輕NBTI老化效應。

當所述MFPC涵蓋所述IC的大的邏輯區域(FU)時，所述MFPC可被使用作為所述IC在首次操作的一時序延遲邊際簽名或指紋。隨著時間過去，所述MFPC可以在不同的時間測量所述邊際簽名，以分析及偵測所述IC劣化/老化的時間梯度。不同的梯度函數可能相關於不同類型的缺陷及劣化模式。

選配的是，所述簽名包括多個重疊的延遲邊際，並且數個重要的時序延遲邊際被識別為分別具有不同的時間梯度，並且每一個是個別地被分析以預測未來的IC失效。例如，非線性的時空相關性方法被用來從一系列的簽名或指紋同時追蹤多個時序延遲邊際，每一個簽名或指紋是代表所有重疊的時序延遲的一個一維的向量。例如，一轉換被執行在多個一維的向量，以產生一個二維或多維的資料表示。例如，Laube等人的“分析在可追蹤的移動點物體的群組之內的相對運動”，其是在電腦科學(GIScience 2002)的講稿中，2478卷(Springer、Berlin、Heidelberg)，第132-144頁，其是以其整體被納入在此作為參考。

當半導體積體電路的效能隨著時間過去劣化時，物理缺陷的進展可能會逐漸地增加所述IC的電路的延遲時間。當所述延遲時間超過所述IC的時脈週期時間，所述IC可能會失效。現有的缺陷偵測技術可以是能夠在失效發生之後偵測缺陷，但是當明顯的失效被預測時，先發制人的維護可加以執行。此對於其中失效的代價是高的(例如自駕車輛)、替換的成本是高的(例如衛星IC失效)、失效對於產品印象的代價是高的(例如所產生的負面使用者經驗是因為失效而產生的)、及/或類似者的應用而言尤其重要。一利用在此揭露的技術的積體電路(IC)實施例是包含一失效預測電路、以及可以在所述失效發生之前警告即將發生的失效的一種系統。

例如，在以上論述的廣義的意義中，所述可變的延遲時間可以用一整數倍數的增量來加以設定，所述增量等於所述IC的一時脈期間除以一因數(一“簽名向量尺寸”)，其選配的是從1到100,000。

在某些實施例中，所述失效預測電路是由一對儲存構件(例如，正反器)所構成的，其都接收從所述IC的大量的路徑，例如一資料路徑、記憶體路徑、邏輯路徑、及/或類似者輸出的資料信號。為了降低負擔，在被儲存在所述兩個儲存構件中之前，所述資料信號是利用漢明碼、同位碼、其它誤差校正技術、及/或類似者而被縮減。所述兩個儲存構件是在資料信號輸入時序、時脈信號輸入時序、輸入信號的相位、所述資料信號的輸入邏輯臨界值、及/或類似者上不同於彼此。例如，一可變的時序電路被用來延遲至所述正反器中之一的信號。

所述FPC或MFPC進一步包含電子構件，其判斷(a)來自所述兩個儲存構件的輸出的重合或非重合、以及(b)介於非重合的輸出之間的延遲有多接近所述IC的時脈週期時間。

在操作上，在所述信號輸出的重合或非重合被判斷出之後(例如利用一XOR構件)，所述失效預測電路增量所述儲存構件中之一的輸入時序、時脈信號輸入時序、或是輸入邏輯臨界值，並且所述輸出的重合或非重合再次被判斷出。此循環可以在小的增量下加以重複。

所感測到的延遲相較於所述時脈週期時間的相對長度、以及所用的儲存構件增量的一記錄被維持。例如是趨勢偵測、組合的分析、機器學習、回歸分析、異常偵測、及/或類似者的分析可在所記錄的資料上執行，以估計所述IC劣化何時可能到達所述IC失效的時間，例如當最短的邏輯路徑延遲超過後續的時脈週期時間。

此測量及/或估計可以用一些方式來加以利用。一警告可發出給所述IC被實施所在的系統的使用者，其指出所述邊際(所述延遲有多接近所述IC的時脈週期時間)、或是所估計的失效時間。再者，所述代理可以指示所述IC的一操作改變，例如是時脈速度或電壓的縮減，此可以延後所述失效並且延長所述IC的壽命。

相對於現有的技術，藉由利用小數目的構件來持續地監視在所述資料路徑輸出的邏輯電路，可以節省例如是IC面積、功率及/或類似者的資源。

例如，所述輸入信號被壓縮以產生一漢明碼(被壓縮到漢明空間中)。所述漢明碼可被使用於更高階的誤差偵測、校正、及/或預測程序。例如，一XOR為基礎的電路被用來結合所有的資料路徑信號成為兩個統一的信號路徑，其實施一模數4的邏輯運算。其它類型的壓縮(原始)碼可以額外被利用、或是作為一替代。

在先前論述的一般術語中，可以理解的是所述信號路徑組合器(或是所述信號路徑組合器中的至少一個)包括一邏輯XOR組合器(如同在圖3A或圖3B中所示)、一漢明同位組合器、以及一多工器中的至少一個。

所述技術可被擴大到其它類型的邏輯路徑以及取樣順序的元件，例如： -相位路徑。 -閂鎖為基礎的邏輯路徑。 -閘控時脈的邏輯路徑。 -資料路徑信號下降為基礎的邏輯路徑。 -記憶體輸入與輸出。

所述失效預測電路可以總是啟動、或是可藉由一致能信號而被啟動的，其代表一資料路徑的信號的一邏輯OR。當所述致能信號是低的，所述失效預測電路是利用一專用的時脈來切換所述電路以減輕老化效應。

積體電路可以實施大量的同步及時序敏感的邏輯電路。當所述電路的延遲由於物理劣化而被增大時，則一時序違反發生，並且所述違反可能會影響所述電路的功能。所述物理劣化可能是老化效應引起的、或是由於在使用期間發展出的缺陷引起的。所述失效預測電路追蹤隨著時間過去的邏輯延遲邊際，並且可以預測由於物理延遲劣化造成的失效。

在以上論述的一般術語中，因此可被考量的是所述減輕電路是來自以下所構成的群組的至少一電路：一通知電路(例如，如同被配置以產生通知206或213)；一時序延遲測量(或估計)電路(例如，用於提供一時序延遲輸出)；一資料傳送電路；一IC抗老化補償電路(譬如，如同以上參考圖5所論述的)；以及一失效分析電路。

在其中所述減輕電路是一資料傳送電路的情形，其可以電連接至一電腦化伺服器。接著，所述電腦化伺服器有利的是被配置以接收所述比較資料信號的多個實例(例如相關於不同的時間及/或不同的資料源)。所述電腦化伺服器可以藉此執行所述比較資料信號的失效預測分析。選配的是，當所述失效預測分析預測所述IC在一預先定義的時間內的失效時，其可以傳送一通知至一減輕模組(例如一IC抗老化補償電路)。

所述比較資料信號中的至少某些個可以是在所述可變的延遲時間的多個值產生的，且/或所述比較資料信號中的至少某些個可以是從所述可變的延遲時間的多個值的至少一值的多個實例產生的。選配的是，所述失效預測分析包括一機器學習分析、一趨勢分析、一多個物體追蹤分析、以及一多元分析中的至少一個。有利的是，所述失效預測分析包括從多個不同的IC接收比較資料信號及/或失效預測分析結果。

所述失效預測電路有利的是利用小的IC面積及功率來持續地監視大量的邏輯電路，例如是在一IC的一功能單元的輸出上的一資料路徑的信號。

在某些實施例中，一電腦演算法可被用來決定在一單元之內，每一預先定義的覆蓋範圍的失效預測電路的群數。其可以利用例如是在所述單元之內的記憶體電路以及正反器電路的設計資料。所述電腦演算法亦可被用來根據所述單元時脈閘控信號以自動地設置所述FPC或MFPC電路，並且為了最佳的效能(利用最小數目的FPC或MFPC電路的最大的實例覆蓋範圍)來自動地設定每一FPC或MFPC的輸入信號大小。

在某些實施例中，在所述失效預測電路之內的延遲可被校準。此可被完成以便於具有一非常快速的相關性路徑至所述設計資料，並且在時間零(在測試期間)提供正確的邊際結果。一校準方法可以利用矽前(Si前)估計器功能，其根據在矽後(Si後)的晶粒上的感測器(代理)以轉換在Si前的FPC或MFPC電路測量的邊際成為所述監測終點(FF)邊際的最壞情況的邊際。

概括地說，此可被視為包含根據被提供至所述減輕電路的比較資料信號來測量或估計針對於所述IC的一時序延遲(特別是在最初或時間零的操作)。所述時序延遲可以是根據複數個比較輸出(其可以是在單一比較資料信號或是複數個比較資料信號中)，例如是藉由針對於複數個延遲時間的每一個重複組合、延遲及比較的步驟所判斷者。

在某些實施例中，通過X1…Xn+Xor1A+Xor2A的延遲是被平衡至一被施加至用於所述輸出正反器(D3)的時脈的延遲，以便於使得所述校準移位為最小的。

在某些實施例中，在一單元或是一晶粒之內的一大規模的邏輯電路(例如數位邏輯電路及/或類似者)在時間零被取出的時序邊際資料可以隨著時間過去來加以追蹤及比較。所述追蹤可以偵測及/或預測由於在所述IC的延遲及/或老化劣化上的改變所造成的時序失效。現在參照圖11，其展示有一單元的一邊際-映射圖。此是一單元邊際映射的一個例子，其代表在壽命的開始時的單元邊際指紋(所述邊際是藉由一等同的緩衝器延遲來加以表示)。所述簽名可被使用於晶片離群值的偵測/篩選。換言之，一特定的IC被給予一唯一的身分，並且所述簽名是相較於其它IC，其容許在大的製造規模中偵測異常。所述邊際-映射可以隨著時間過去來加以追蹤，以在不同的時間測量所述邊際簽名以分析及偵測所述IC劣化或老化的時間梯度。不同的梯度函數可以相關於不同類型的缺陷及劣化模式。

在某些實施例中，一晶粒的邊際資料可加以收集並且用於晶粒分類以及異常偵測的程序。此是藉由收集在一晶粒之內的一單元的邊際資料來完成，並且使用ML演算法來建構一根據晶粒上的感測器的估計器函數。更多細節是被描述在名稱為“積體電路剖析及異常偵測”，日期為2019年10月24日的PCT公開號WO2019/202595中，其內容是以其整體被納入在此作為參考。

在某些實施例中，所述邊際資料可以根據一特定執行的應用來加以分析，以產生一應用為基礎的頻率/功率分類。

以下是可能依據所有路徑都是獨立的假設的數學證明。為了簡化起見，所述證明是利用在圖3A中所述電路來執行的。對於在圖3B中描述的電路，所述證明在XOR2a是對稱的假設下也是成立的。此假設在必要時的至少某些相依的路徑的情形中可以在適當的修正下放鬆。在任何時間(被表示為

)，吾人將路徑

(在時間

的路徑

)的邊際表示為

。在以下，所述時脈週期被表示為T。

定理1：在時間

， A.對於

，XOR2的輸出是不變的0’ B.對於

，XOR2的輸出在某個機率

之下可以是1’。

定理2：針對於定理1的第二情形(

)，所述機率

是大於

，其中

。

推論：給定因為某些劣化

，其中

。接著，對於

使得

，XOR2的輸出在時間

是0’，並且在

是在某個機率下為1’。

定理1的證明：

情形A：由於XOR1的全部輸入在時間窗

並不改變，於是FF1及FF2包含相同的值，因而XOR2的輸出是0’。

情形B：吾人將XOR1以3個XOR來表示：XORa、XORb及XORc。其輸入是如下： -XORa：一固定的0’，加上所有

的路徑

。 -XORb：一固定的0’，加上所有

的路徑

。 -XORc：XORa及XORb的輸出。

接著，在所述時間窗

， -XORa的輸出可以在某個機率下改變，因為所述輸入可能在該時間期間改變。 -XORb的輸出是固定的。

因此，XORc的輸出(其實際上是XOR1的輸出)可以在所述時間窗

，在某個機率下改變，並且因此XOR2的輸出可以是1’。

定理2的證明：

讓吾人使用和定理1的證明中相同的XOR1的表示。接著，其中XOR2的輸出是1’的機率P是其中XORa的輸出在兩個順序的週期中改變的機率。該機率是

，其中

是XORa的輸出是0’的機率。

現在，讓吾人將XORa藉由2個XOR來代表：XORa1及XORa2。其輸入是如下： -XORa1：其中

是XORa的全部輸入以及XORa2的輸出中最大的信號x。注意到的是，XORa1的輸出實際上是XORa的輸出。 -XORa2：XORa除了所述信號x(其中

是最大的)之外的全部輸入。

接著，根據引理1，於是

(其中

是XORa1的輸出是0’的機率)大於

。因此，由於XORa1的輸出實際上是XORa的輸出，於是獲得定理2。

引理1：令

及

代表對於0’的機率分別是

及

的信號。接著，

，其中

代表

的輸出是0’的機率。

引理1的證明：

在不失普遍性原則下，讓吾人假設

。接著，於是根據簡單的代數，

，其中

。

再者，根據XOR定義，於是：

。因此，於是根據以上的代數，

，其中

。

此外，根據

的定義，可以展示出

。因此，由於

，於是

。因此獲得引理1。

在任意的時間間隔，所述MUX為基礎的MFPC都可被視為所述XOR為基礎的MFPC的一特例。因此，在以下的XOR為基礎的版本的數學證明對於所述MUX為基礎的版本亦成立。

以下是模擬實驗的結果：

現在參考到圖6，其展示用於IC失效預測的一信號延遲的時序圖。信號的定義可以是Di~U(Xi, Xi+di)，並且P{V(Si) = 1 , tj}= P{V(Si) = 0 , tj}= 1/2。圖6是展示一事件為基礎的模擬說明，其中模擬設定： -XOR1是監視256個輸入路徑。 -每一個路徑的資料長度是104個時脈週期。 -所述時脈的週期時間是被定義為100個時間單位。 -針對於每一個路徑[i]產生一信號Si。 -每一個路徑[i]是藉由兩個常數[Xi]及[di]所定義，其決定每一個時脈週期的延遲。 -[Xi]是針對於每一個路徑藉由在25–50個時間單位之間的一均勻的分布來繪製。 -[di]是針對於每一個路徑藉由在0–25個時間單位之間的一均勻的分布來繪製。 -對於信號i，在每一個週期中的切換時間是均勻地被繪製在(Xi, Xi+di)的範圍中。 -信號i的邊際於是為[100 - Xi - di]。

所述實驗是對於值D2的每一個來進行的，其中D2是以時間單位定義的，並且所述D2延遲值是以解析在所述簽名中的個別的時序延遲邊際所需的解析度(例如是所述時脈期間時間的分數的解析度)的值來掃描的。對於每一個D2值，XOR2輸出轉變可被計數，並且計數的數目是相對所述邊際時序值的臨界值而被繪製。X軸邊際臨界值可以是100-D2，而Y軸可以是針對於D2的某一值，在XOR2的輸出被觀察到的[1]的數目： XOR2 = 1 iff XOR1(t = 100)

XOR1(t=D2)。

現在參考到圖7，其展示針對於第一實驗的誤差相對於週期時間的圖。實線是代表在時間零(在無劣化)下的MFPC輸出，而虛線是代表在劣化之後的MFPC輸出。最小邊際是等於25個時間單位，例如是[100-75]，並且MaxD2是在75個時間單位失效。在劣化情節中，一路徑的邊際是被降低15個時間單位(邊際被均勻地分布，並且所述最大值是被移動15個時間單位)，所述MFPC偵測在所述邊際上的變化。在此，最小邊際是等於10個時間單位，例如[100-75-15]，並且MaxD2是在90個時間單位失效。所述圖是展示在XOR2輸出的計數是逐漸降低至零。對於在[75-90]的範圍中的每一個D2： P(XOR2=1)=P(改變, 延遲＞D2)=0.5*(90-(100-D2))/(di+15)。

現在參考到圖8，其展示針對於第二實驗的誤差相對於週期時間的圖。實線是代表在時間零(無劣化)下的MFPC輸出，而虛線是代表在劣化之後的MFPC輸出。所有[Xi+di ＞ 70](邊際＜30)的路徑的最小邊際是被增大15個時間單位，並且此是針對於5個信號路徑來執行的。所述最小邊際是等於25個時間單位，例如是[100-75]，並且MaxD2是在75個時間單位失效。所述MFPC偵測在所述邊際上的變化，其中所述最小邊際是等於10個時間單位，例如是[100-75-15]，並且MaxD2是在90個時間單位失效。在XOR2輸出的計數是逐漸地降低至零。失效的機率是隨著路徑的數目而增大。

現在參考到圖9，其展示用於IC失效預測的兩個信號延遲的時序圖。所述多個信號是同時被切換，其具有在每一個週期相等的延遲及邏輯值。所述完全一樣的信號是以最小邊際來實施的。[Xi+di]的最大值被展示，其中所述複製的路徑的延遲是被增大15個時間單位。兩個路徑是實施相同的劣化。

現在參考到圖10，其展示針對於第三實驗的誤差相對於週期時間的圖。實線是代表沒有劣化，虛線(類似於所述實線)是代表第一劣化情節(圖9上方的線)，而點-虛線是代表第二劣化情節，其中所述複製的路徑中之一的延遲是被增大額外的5個時間單位(圖9下方的線)。注意到的是，所述複製的信號的延遲是相對於基準信號小5個時間單位。所述兩個路徑邏輯上是相同的，但是實施不同的時序劣化。所述最小邊際是等於25個時間單位，例如是[100-75]。在第一劣化情節中(虛線)，所述系統可能偵測不到在所述邊際上的變化。MaxD2在兩種情節都是在等於75個時間單位失效。在第二劣化情節中(點-虛線)，所述系統偵測到在所述邊際上的變化。MaxD2是在95個時間單位失效。

現在參考到圖12，其展示用於一變化型IC邊際測量代理的電路圖。此類似於圖3B中所示的IC邊際測量代理。其包括一第一XOR閘(XOR1a)，其可以接收相當大數量的輸入(在此被展示具有32個輸入，但是較小或較大的數量(例如介於2到1024之間)在此也是所要的)。實際上，所述第一XOR閘可包括耦接在一起的大量個別的XOR閘，以一起動作為單一XOR閘。來自所述第一XOR閘的輸出是被提供作為一第一輸入至一第二XOR閘(XOR2a)。來自所述第一XOR閘的輸出亦被提供至一可配置的延遲電路(D2)。此外，來自所述第一XOR閘的輸出以及來自所述可配置的延遲電路的輸出是被提供作為兩個輸入至一選擇器，其接著提供所選的信號作為一第二輸入至所述第二XOR閘。所述第二XOR閘的輸出是被提供至一資料暫存器或正反器(FF)。

現在參考到圖13，其展示用於一結構測試掃描邏輯的電路圖。結構測試(有時被稱為“掃描”測試)是一種測試方法，其牽涉到掃描測試樣式到一IC(一受測裝置(DUT))之內的內部電路中。所述DUT的暫存器(正反器)的狀態是被修改以容許其能夠在測試期間作用為激勵及觀察點或是“掃描胞”，而在正常的操作期間執行其所要的功能角色。此是藉由用於接收測試樣式的“掃描輸入”(SI)線、用於控制所述掃描的測試樣式到所述暫存器中的流動以及從所述暫存器輸出的“掃描致能”(SE)線、用於控制所述掃描同步的時脈(CLK)、以及用於從所述IC取出輸出以供分析的“掃描輸出”(SO)線來加以展示。

所述暫存器(掃描胞)是被連結在一起成為“掃描鏈”，當所述電路被配置到測試模式時(在所述掃入及掃入程序期間)，其運作像是一移位暫存器。在所述測試模式期間，所述掃描鏈被用來載入一測試樣式到所述裝置中。在所述測試樣式被載入之後，所述電路是被設置回到一功能模式，並且所述測試響應是在一或多個時脈週期中被捕捉(此通常不是藉由控制所述暫存器移位程序的時脈信號來決定，而是藉由具有較高頻的不同的時脈信號(未被展示))。在下一個步驟，所述電路再次被設置在測試樣式中，並且所捕捉的測試響應(換言之，如同被儲存在所述IC之內的一或多個暫存器中的響應或測試輸出)是被移出，而下一個測試樣式同時被移入所述掃描胞中。所捕捉的測試響應是和預期的響應比較，識別可能是缺陷的結果的不匹配。

所述測試樣式通常是利用自動的測試樣式產生(ATPG)軟體工具，根據故障模型來產生的。所述故障模型是被定義以預測當缺陷存在時，來自所述IC的預期的行為(響應)。所述ATPG工具接著利用所述故障模型來決定偵測在電路中所有的點(或是高的覆蓋率)的那些故障所需的樣式。ATPG(或是其它類似的工具)可包含測試壓縮，其藉由利用小數量的重要的值以縮減測試資料以及測試時間。如同現在將會論述的，有一些普遍使用的不同的故障模型。

一“固定型測試”是檢查在電路中的每一個節點是否有卡在1或是卡在0的邏輯特性。

一“全速測試”是利用一動態故障模型，亦即，其偵測相關時序的問題。在所述電路中的每一個節點位置有兩個故障，其被分類為緩慢上升及緩慢下降的故障。所述轉變故障模型是利用一測試樣式，其產生一轉變刺激來改變邏輯值從0至1或是從1至0。被容許用於所述轉變的時間被指明，因而若所述轉變並未發生、或是發生在所分配的時間之外，則推測有一時序缺陷。

一“路徑延遲測試”是利用一路徑延遲模型，其也是動態故障模型。此測試是在目標的時序關鍵路徑上利用“全速測試”來執行的。儘管“固定型”測試以及轉變故障模型通常是處理在所述電路中所有的節點，但是所述路徑延遲模型僅測試由設計者指明的確切的路徑，其根據所述靜態時序分析(STA)結果以判斷所述最關鍵路徑。

一“確定性橋接”測試是利用佈局萃取工具以及ATPG軟體的組合。根據一組幾何規則，所述萃取工具產生一表列的線對，其具有由於橋接而短路的可能性。此表列接著利用現有的固定型樣式以及轉變樣式而被故障模擬，以判斷哪一個橋接缺陷可被偵測到。未被最初的樣式覆蓋的線對是被識別出，並且接著被所述ATPG工具用以產生一組特定的測試樣式以完全地驗證其餘的線是未橋接的。

在一“小延遲缺陷”測試模式中，電路時序以及物理佈局資訊被用來導引所述測試產生器以透過最長的路徑來偵測故障，以便於改善偵測小延遲缺陷的能力。若小延遲缺陷存在的話，產生的樣式將會有相當高的機率捕捉到小延遲缺陷。

為了在結構測試期間支援MA操作，MA區塊是以一專用的掃描鏈來連接。在測試模式，所述MA掃描鏈路是藉由所述掃描致能信號(SE)而被配置成為掃描-移位(如上所論述的移位暫存器掃描)，所述掃描致能信號(SE)是被用來致能所述電路區塊的掃描鏈。當所述電路被設置回到捕捉模式時(其模仿所述功能模式)，所述MA將會從所述MA中組合的(例如，XOR運算的)路徑取樣最差情況的(最長的)路徑延遲。因此，在所述IC的每一個“掃入”中，所述測試掃描資料是藉由所述ATPG工具而被移入每一個MA中，其指示每一個邊際代理對於所述可變的延遲做一增量的改變。

在所述捕捉之後，所述MA掃描鏈的資料(例如，通過或失敗)將會被移出。此是利用所述結構測試資料而被掃描出。每一個掃描樣式將會移入一預先定義的值到所述延遲線暫存器中。所述掃描樣式的值在所述捕捉週期期間並未被改變。所述延遲線控制以及MA捕捉暫存器(所述暫存器本身、或是此暫存器的中繼器)是所述MA專用的掃描鏈的部分，並且與其它掃描鏈分開地被驅動並且不是所述ATPG壓縮的部分。一新的掃描樣式判斷一新的延遲線值。在所述新的資料捕捉週期的MA樣本是反映相關所述新的延遲線值的最差情況的延遲，例如如上參考圖3A所論述，其中XOR1-輸出的最後一個上升或下降的轉變是代表所述組合的路徑中的最小邊際。對於具有一等於Di的延遲的某一邏輯路徑(i)而言，針對於所述路徑(i)的邊際(M)被定義為M _i= T _cyc– D _i。一群組的路徑的最差情況的邊際是被定義為和所述群組中的所有路徑相關的最小邊際，亦即M_min。若所述延遲線被配置以延遲X微微秒(ps)並且M_min ＞ X，則所述MA將會報告一失效。在多個測試或樣式期間(其運用不同的延遲線值(X))，造成一輸出失效的X的最小值是被視為最差情況的邊際(所述延遲線值(X)是已知的，並且可以是和所述輸出失效相關的)。在已經累積足夠的結果之後(藉由執行具有不同的延遲線的延遲配置的測試樣式)，針對於所述特定的測試樣式藉由每一個MA測量的失效點(藉由在失效的最小的延遲線延遲來加以表示)因此可被確定為最差情況的邊際。

兩個實際的操作模式可被考量。在一特性分析模式中，對於每一個特定的測試樣式，在一ATE(自動測試設備)執行的一結構測試系統是產生和連接至所述MA的路徑相關的最小邊際。此亦在評估板執行(其代表一真實的系統環境)。在所述兩個不同的測試環境產生的最小邊際被比較並且用來關聯所述兩個測試平台(“平台至平台相關性”)。一大量製造(HVM)模式可以替代被採用在所述ATE。在此模式中，所述延遲線配置是被設定為一固定的值。所述固定的延遲線值將會被使用作為一臨界值，以從快速的晶粒篩選出緩慢的晶粒。超過一個的臨界值可被利用以增加篩選粒度。所述臨界值以及特定的測試樣式可在所述特性分析階段加以決定。

應注意到的是，甚至在一僅具有32個輸入的MA下(如同在圖12中所示)，可能的邏輯位置的數目是2 ³²，此是一非常大的數目。在一合理的時間範圍內，在所有可能的邏輯位置上測試最差情況的邊際通常是不可行的，但是大量不同的邏輯位置可以利用ATPG測試樣式來測試。此可以利用一XOR為基礎的電路以用於組合信號路徑來達成，例如是如同在圖3A中所示並且在以上進一步論述的。

就一般的意義來說，可以考量有一種用於測試半導體IC之方法。一結構測試是在所述半導體IC上，藉由掃描測試樣式到所述半導體IC的內部電路中來執行。一邊際是在所述結構測試期間被測量。所述邊際是根據在所述半導體IC的一測試信號路徑以及一延遲的信號路徑之間的比較的一特徵而被測量的，所述延遲的信號路徑是所述測試信號路徑被延遲一可變的延遲時間的一信號。所述被引入的延遲有利的是隨著每一個結構測試樣式被掃描到所述內部電路中而被增量。所述邊際於是有利地從(或是根據)妨礙所述延遲的資料在單一時脈週期之內成功地傳遞的延遲值而被判斷出。例如，此是如同至少在以上參考圖1及圖2所論述的。選配的是，所述比較輸出是以一比較資料信號而被提供到至少一減輕電路。此可以提供如上所論述的一FPC或MFPC。所述邊際測量選配的是藉由在所述半導體IC上的一感測器所執行的，所述感測器是構成所述半導體IC的用於所述結構測試的所述內部電路的部分。

就另外的一般的意義來說，可以考量有一種用於測試半導體IC之方法。所述方法包括：掃描測試樣式到所述半導體IC的內部電路中(所述測試樣式尤其可以是用於在所述半導體IC上執行結構測試)，所述半導體IC的所述內部電路包括邊際測量感測器；利用所述邊際測量感測器來測量邊際，所述邊際包括在所述半導體IC的一測試信號路徑以及一延遲的信號路徑之間的比較的一特徵，所述延遲的信號路徑是所述測試信號路徑被延遲一可變的延遲時間的一信號；以及掃描出所述邊際測量感測器的輸出。

就進一步一般的意義來說，可以考量有一種用於測試半導體IC之方法，其包括：掃描一測試狀況到一邊際測量感測器中，所述邊際測量感測器構成所述半導體IC的內部電路的部分；以及在所述半導體IC的功能電路的操作模式期間，在所述邊際測量感測器測量一或多個邊際(所做的操作例如可以是一結構測試的一捕捉模式)。每一個邊際是根據在所述半導體IC的一測試信號路徑以及一延遲的信號路徑之間的比較的一特徵來測量的，所述延遲的信號路徑是所述測試信號路徑被延遲一可變的延遲時間的一信號。

就額外的一般的意義來說，一種利用一分開的測試器裝置(亦即，與所述IC本身分開的)來測試半導體IC之方法可被考量。所述方法包括：掃描來自所述測試器裝置的測試狀況到邊際測量感測器中，所述邊際測量感測器構成所述半導體IC的內部電路的部分；並且在所述測試器裝置，從所述邊際測量感測器接收一或多個邊際，每一個邊際是根據在所述半導體IC的一測試信號路徑以及一延遲的信號路徑之間的比較的一特徵來測量的，所述延遲的信號路徑是所述測試信號路徑被延遲一可變的延遲時間的一信號。

就額外的一般的意義來說，可以提供有一種半導體IC，其包括：結構測試電路，其用於接收測試樣式以及在所述半導體IC的功能電路上執行一或多個結構測試；以及邊際測量感測器，其被配置以測量邊際，所述邊際包括在所述半導體IC的一測試信號路徑以及一延遲的信號路徑之間的比較的一特徵，所述延遲的信號路徑是所述測試信號路徑被延遲一可變的延遲時間的一信號。

一些選配及/或有利的特點可以和這些一般的意義的任一個相關地考量。一比較的特徵(所述邊際、或是所述邊際可被導出所來自的資料)可包括以下的一或多個：通過或失敗狀況；延遲臨界值比較結果；延遲指示；以及最壞情況延遲指示。所述結構測試可包括以下的一或多個：一固定型測試；一全速測試；一路徑延遲測試；一確定性的橋接測試；以及一小延遲缺陷測試。

在這些方式中，一IC可以納入一或多個內嵌的邊際代理，並且所製造的IC相關某一測試樣式的一邊際可以在所述內嵌的邊際代理的每一個加以判斷。一結構測試可被制定(譬如，藉由所述ATPG工具的適當的程式化)，使得在每一個測試樣式被載入到所述IC之下，由所述邊際代理的每一個引入的延遲可以稍微被調整。在讀取多個此種測試樣式的結果之際，所述邊際代理的通過或失敗輸出可被提供作為輸出。藉由識別出造成每一個邊際代理從“通過”狀態移到“失效”狀態的延遲值，在該邊際代理的邊際可被識別。換言之，所述測量在以上識別的邊際的步驟可以包括根據在所述半導體IC的所述測試信號路徑以及所述延遲的信號路徑之間針對於不同的延遲時間的多個比較來識別一延遲時間臨界值。在此例中的每一個重複是針對於一不同的延遲時間。因此，所述延遲時間臨界值可以是所述比較的一結果從一狀態改變到另一狀態(在以上指出的“通過”或“失效”狀態)所針對的一延遲時間。

所述可變的延遲時間在結構測試期間的增量的調整可以藉此容許在所述IC中的真實物理延遲的干涉。

如上所論述，所述邊際測量感測器或代理可以接收所述半導體IC的複數個信號路徑，例如是至少16或32個(儘管64及128個也可以是可能的，其它介於其之間、或甚至是大於128的值也是可能的)。在此例中，其可以結合所述接收到的所述半導體IC的複數個信號路徑以提供所述測試信號路徑。換言之，一測量的步驟可包括在一信號路徑組合器接收所述半導體IC的所述複數個信號路徑；以及組合所述接收到的所述半導體IC的複數個信號路徑以提供所述測試信號路徑。

所述測試樣式選配的是利用自動的測試樣式產生(ATPG)來產生的。在實施例中，所述方法可以進一步包括利用ATPG移位模式來掃描出所述邊際測量感測器的輸出。

掃描到所述半導體IC的所述內部電路中可以是藉由具有第一頻率的掃描時脈來控制的。其中所述(邊際)測量被執行的期間的所述半導體IC的一操作可以是藉由具有第二頻率的捕捉時脈來控制的，所述第二頻率是高於所述第一頻率。所述掃描時脈可以是在所述半導體IC的外部。

在實施例中，一些操作模式可被考量。在一特性分析模式中，和一或多個耦接至所述邊際測量感測器的信號路徑相關的最小邊際可以針對於複數個結構測試樣式的每一個來加以判斷出。此是在自動測試設備以及評估板的每一個(每一個被視為一平台)執行的。針對於所述自動測試設備以及所述評估板的每一個所判斷的最小邊際是加以比較。所述自動測試設備以及所述評估板的效能因而可以根據所述比較的步驟來加以關聯。在HVM模式中，用於所述邊際測量感測器的所述可變的延遲時間可被設定為一臨界值(其有利的是對於所有的測試樣式及/或IC被保持為相同的)。每一個IC可以利用所述臨界值，根據所述測量的邊際而被分類(根據其速度)。選配的是，超過一臨界值可被利用，例如是容許在分類上有超過兩個粒度層級。

就其它一般的意義來說，可以考量有一種用於測試半導體IC之電腦程式產品，其包括：掃描模組，其用於掃描一測試狀況到一邊際測量感測器中，所述邊際測量感測器構成所述半導體IC的內部電路的部分；以及測量模組，其用於控制所述邊際測量感測器以測量一或多個邊際，每一個邊際是根據在所述半導體IC的一測試信號路徑以及一延遲的信號路徑之間的比較的一特徵來測量的，所述延遲的信號路徑是所述測試信號路徑被延遲一可變的延遲時間的一信號。此可以具有任何和在此的其它一般的意義相關的特點。

現在參考到圖14，其展示在結構測試期間使用的一IC邊際測量代理的第一配置。透過所述掃描鏈耦接的暫存器是利用虛線來圈起，並且所述掃描鏈是藉由連接這些暫存器的另一虛線來指出。在此配置中，所述MA掃描鏈包括所述MA取樣暫存器。在掃描-移位期間，所述邊際失效暫存器輸出是藉由所述移入測試樣式而被設定為零。在“全速”測試週期的捕捉期間，所述邊際失效暫存器將會儲存連接至所述MA的目的地暫存器的最差情況的邊際，若所述邊際是小於所述延遲線配置的邊際的話。如上參考圖3A所論述，例如若所述延遲線被配置為X ps，並且M_min ＞ X，則所述MA將會報告一失效(換言之，其輸出將會上升至邏輯‘1’)。在多個測試或樣式期間(其運用不同的延遲線值(X))，造成輸出失效的X的最小值是被視為最差情況的邊際(所述延遲線值(X)是已知的，並且可以是和所述輸出失效相關的)。

現在參考到圖15，其展示在結構測試期間使用的一IC邊際測量代理的第二配置。在此替代的配置中，所述MA取樣暫存器並不是所述掃描鏈的部分，而是所述掃描鏈包含一MA中繼器暫存器。在掃描-移位期間，所述中繼器暫存器輸出是藉由所述AND閘(AND1)而被設定為零，並且設定所述“掃描致能”(SE)信號為零。在“全速”測試週期的捕捉期間，所述邊際失效暫存器將會儲存連接至所述MA的目的地暫存器的最差情況的邊際，若所述邊際小於所述延遲線配置的邊際的話。所述邊際失效暫存器是一非掃描暫存器，並且被排除在所述掃描鏈外，其可以在所述邊際測量中提供更佳的精確性，但是需要額外的捕捉時脈週期(以確保所述MA取樣暫存器值margin_fail_reg被中繼器暫存器來取樣)。

參考在以上指出的一般術語，一種方法可包括從所述半導體IC的用於所述結構測試的所述內部電路掃描出有關所述測量的邊際的資料。選配的是，有關所述測量的邊際的資料是與產生自所述結構測試的其它資料分開地，從所述半導體IC的用於所述結構測試的所述內部電路被掃描出。

若所述邊際代理被形成為一感測器，則其可包括構成所述結構測試的一掃描鏈的部分的一資料暫存器。接著，所述方法可以進一步包括：藉由重置所述資料暫存器來配置所述結構測試；在所述資料暫存器中儲存一延遲的所測量的特徵；以及從所述資料暫存器掃描出一延遲的所測量的特徵。

在一實施例中，構成所述結構測試的一掃描鏈的部分的所述資料暫存器是在所述感測器的輸出的第一資料暫存器，並且所述資料暫存器是被重置以藉由掃入一重置樣式來配置所述結構測試。或者是，構成所述結構測試的一掃描鏈的部分的所述資料暫存器可以是一第二資料暫存器，其是從在所述感測器的輸出的第一資料暫存器接收一延遲的所測量的特徵，並且所述第二資料暫存器是被重置以藉由所述第一資料暫存器的輸出來配置所述結構測試。

現在參考到圖16，其展示利用非同步的重置以及一測試存取埠(TAP)介面的一IC邊際測量代理的第一概要的配置。在此實施方式中，所述邊際失效暫存器並不是所述專用的掃描鏈的一部分(譬如，如同在以上參考圖15所論述的)。所述延遲配置暫存器是可藉由所述JTAG介面控制的一TAP暫存器的部分。此方法的一優點是不需要改變所述ATPG樣式。如下所論述的，一額外的暫存器以及一OR閘(其並不是所述掃描鏈的部分)是被用來儲存所述邊際失效指示，其是藉由產生一“粘滯(sticky)位元”指示。

圖16進一步描述一用於結構測試的MA的連接。在此配置中，來自所述IC的組合邏輯的輸出是被提供至暫存器(監測的FF)，其是藉由一時脈信號(clk)來定時，所述時脈信號(clk)是藉由利用一暫存器(clk_gate)的一時脈致能信號(clk_en)來控制的。所述暫存器的輸出是利用一XOR樹來加以組合(如上例如是參考圖3A所論述的)，並且所述邊際是藉由比較所述XOR樹的輸出與被延遲一可變的延遲線(DLYLINE)的一平行的路徑來測量的。所述可變的延遲線是藉由一TAP介面來控制的。所述邊際代理的輸出是被提供至一輸出暫存器(prtn_margin_fail)，其具有一選配的中繼器暫存器(如同在以上參考圖15所論述的)。這些輸出接著被傳遞至功能邏輯，其代表在非ATPG模式中測量所述邊際的MA控制器。一耦接至所述輸出的進一步的暫存器(prtn_atpg_sticky_bit，圈起的)是被使用作為用於所述MA執行結果的一累加器，其容許在多個ATPG樣式上執行，而在其之間不需重置此暫存器。在執行任何的ATPG樣式之前，在所述掃描鏈中的所有的暫存器(包含所述選配的中繼器暫存器)所期望的是被重置。

現在參考到圖17，其展示利用同步的重置以及一TAP介面的一IC邊際測量代理的第二概要的配置。所述功能是和參考圖16所述相同的。在非同步以及同步的重置之間的選擇可以是依照IC設計者的喜好而定。

接著參考到圖18，其展示利用非同步的重置以及一TAP介面的所述IC邊際測量代理的波形圖。此圖是描述藉由圖16及17的概要的配置產生的信號的波形，其包含信號的相對的特性。

應注意到的是，一測量到的邊際可以用各種的格式而被指出、顯示、及/或傳遞至所述IC外部的電腦系統(及/或使用者)。指出所述邊際的最直接方式是以一例如X奈秒、微微秒、或類似者的時間值來提供其。另一方式是以一例如Y MHz或GHz的頻率值來提供其，其表達所述IC的時脈可以運行有多快而不造成失效。例如，若所述IC的正常的時脈頻率是2GHz，而觸發失效的測量的延遲是0.05奈秒，則所述邊際可被表示為200MHz；亦即，所述IC大概可以超頻到高達約2.2GHz而不造成失效。提供所述測量的邊際的另一方式是以所述IC的正常的時脈頻率的一百分比；繼續先前的一2GHz正常的頻率以及一0.05奈秒邊際的例子，該邊際可被表示為所述IC的正常的頻率的10%。

除了這三個用於表示所述邊際的範例的選項之外，指出、顯示、及/或通訊針對於相關的資料路徑的設計的邊際值亦可能是有用的。例如，若這些路徑已被設計(在Si前)具有0.02奈秒的一邊際，但是測量的邊際變成只有0.01奈秒，則此告訴使用者在所述IC的製造期間發生非所預期的事、或是所述設計不知如何的有瑕疵。一相反的例子是若測量的邊際實際上大於所設計的邊際；則此指出所述設計可能過度謹慎，並且相關的路徑原本可以用一種節省材料並且降低成本的方式來加以設計。

在此整個申請案中，本發明的各種實施例可能以範圍格式來呈現。應瞭解的是，以範圍格式的說明僅為了方便和簡潔，因而不應該被解釋為在本發明的範疇上的無彈性的限制。於是，一範圍的說明應該被視為具有在所述範圍內的明確揭露的所有可能的子範圍以及個別的數值。舉例而言，例如從1到6的一範圍的說明應該被視為具有明確揭露的子範圍，例如是從1到3、從1到4、1到5、從2到4、從2到6、從3到6等等、以及在所述範圍內的個別的數值，例如是1、2、3、4、5以及6。不管範圍的廣度為何，此都適用。

每當一數值範圍在此指出時，其是意謂包含在所指出的範圍之內的任何引用的數值(分數或整體的)。所述措辭“範圍介於”一第一指出的數值與一第二指出的數值之間、以及“範圍從”一第一指出的數值“至”一第二指出的數值在此是可交換地被使用，並且意謂包含所述第一及第二數值以及在兩者之間的所有分數及整體的數值。

在申請案的說明及請求項中，所述字詞“包括”、“包含”及“具有”的每一個、以及其之形式並不一定被限制為在所述字詞可能相關到的一表列中的構件。此外，在此申請案以及任何被納入作為參考的文件之間有不一致的情形中，所欲的是以本申請案為主。

為了闡明在此揭露內容中的參照，應注意的是名詞作為普通名詞、專有名詞、命名名詞、及/或類似者的使用並不欲意指本發明的實施例受限於單一實施例，並且所揭露的構件的許多配置可被利用以描述本發明的某些實施例，而其它配置可以在不同的配置中從這些實施例導出。

為了清楚的益處，並非在此所述的實施方式的所有常規特點都被展示及敘述。當然，應該體認到在任何此種實際的實施方式的開發上，必須做出許多的實施方式特定的決策以便於達成開發者的特定目標，例如是符合應用及商業相關的限制，並且這些特定的目標將會隨著實施方式以及開發者的不同而變化。再者，將會體認到的是此種開發的努力可能是複雜且耗時的，但是對於所述技術中具有通常技能者在有此揭露內容的助益下仍然會是一常規的工程任務。

根據此揭露內容的教示，所預期的是具有此項技術的通常知識者將會輕易地能夠實施本發明。在此提出的各種實施例的說明據信是提供本發明充分深入的理解及細節，以使得具有普通技能者能夠實施本發明。再者，上述本發明的各種特點及實施例是明確地被思及單獨以及用各種的組合來加以利用。

習知及/或當代的電路設計及佈局工具可被用來實施本發明。在此所述的特定實施例、以及尤其各種層的各種厚度及組成物是舉例說明範例實施例的，因而不應該被視為限制本發明至此種特定的實施方式選擇。於是，複數個實例可被提供用於在此所述為單一實例的構件。

儘管通常假定為電路及實體結構，然而眾所周知，在現代半導體設計及製造中，可將實體結構及電路實施為適於在後續設計、測試或製造階段中以及在所形成的完工的半導體積體電路中使用的電腦可讀取的描述形式。於是，可將涉及到傳統電路或結構的請求項與其特定語言相一致地視為電腦可讀取的編碼及其表示形式，無論是實施為媒體形式還是與適當的讀取裝置相組合，以便能夠對於對應的電路及/或結構進行製造、測試或設計改進。在所述範例配置中呈現為離散的構件的結構及功能可被實施為一組合的結構或構件。本發明打算包括所有如同在此所述以及在所附的請求項中所界定的電路、電路系統、相關的方法、以及此種電路、系統及方法的電腦可讀取媒體編碼。如同在此所用的，一種電腦可讀取媒體至少包含碟片、磁帶、或是其它磁性媒體、光學媒體、半導體媒體(例如，快閃記憶卡、ROM)或電子媒體、以及一網路、有線線路、無線或其它通訊媒體。

先前的詳細說明僅已經敘述本發明的許多可能的實施方式中的幾種。為此理由，此詳細說明是欲作為例示性而非限定性說明。在此揭露的實施例的變化及修改可以根據在此闡述的說明來完成，而不脫離本發明的範疇及精神。打算僅由以下的請求項(包括所有等同的權利要求)來界定本發明的範疇。尤其，即使所述較佳實施例是在用於半導體IC的一些特定的電路設計中之一的背景下描述的，但是本發明的教示據信對於利用於其它類型的半導體IC電路是有利的。再者，在此所述的技術亦可以適用於其它類型的電路應用。於是，其它的變化、修改、增添及改善可以落入在以下的請求項中所界定的本發明的範疇內。

本發明的實施例可被用來製造、生產、及/或組裝積體電路及/或基於積體電路的產品。

本發明的特點在此是參考根據本發明的實施例的方法、設備(系統)及電腦程式產品的流程圖及/或方塊圖來描述的。將會瞭解到的是，所述流程圖及/或方塊圖的每一個區塊、以及在所述流程圖及/或方塊圖中的區塊的組合可以藉由電腦可讀取的程式指令來實施。

在所述圖式中的流程圖及方塊圖是描繪根據本發明的各種實施例的系統、方法及電腦程式產品的可能的實施方式的架構、功能及操作。就此點而言，在所述流程圖或方塊圖中的每一個區塊可以代表指令的一模組、區段、或部分，其包括一或多個可執行的指令以用於實施所指明的邏輯功能。在某些替代的實施方式中，在所述區塊中指明的功能可能不按圖式中指明的順序來發生。例如，兩個被展示為連續的區塊事實上可以實質同時執行、或是所述區塊有時可以用相反的順序來執行，其依據所牽涉到的功能而定。亦將會注意到的是，所述方塊圖及/或流程圖的每一個區塊、以及在所述方塊圖及/或流程圖中的區塊的組合可以藉由特殊用途的硬體為基礎的系統來實施，所述系統執行所指明的功能或動作、或是實行特殊用途的硬體及電腦指令的組合。

本發明的各種實施例的說明已經為了說明之目的來呈現，但是並不欲為窮舉或是受限於所揭露的實施例。許多修改及變化對於所述技術中具有通常技能者而言將會是明顯的，而不脫離所敘實施例的範疇及精神。如同在此揭露的特徵及/或特點的組合也是可能的，甚至是在FPC或MFPC的不同實施例、或是其它設計及/或其它特點的圖之間。在此所用的術語是被選擇來最佳解說所述實施例的原理、實際的應用、或是優於市場上可見的技術技術上的改善、或是致能其他具有此項技術中普通技能者能夠理解在此揭露的實施例。

100:電腦化系統 101A:電腦 101B:硬體處理器 102:非暫態的電腦可讀取儲存媒體 102A:MFPC資料接收器 102B:IC老化分析器 102C:IC失效預測器 110:資料介面 111:資料介面 120:使用者介面 131、132、133:邊際測量及失效預測電路(MFPC) 140:資料介面連接 141、142A、142B、143A、143B:資料路徑 150:IC 151、152、153:功能單元 200:流程圖 201:步驟 202:步驟 203:步驟 204:步驟 205:步驟 206:步驟 210:流程圖 211:步驟 212:步驟 213:步驟

範例實施例是被描繪在所參照的圖式中。在圖式中所示的構件及特點的尺寸大致是為了便利且清楚的呈現來選擇的，因而不一定依照比例來展示。所述圖式是在以下列出。

[圖1]概要地展示一用於IC邊際測量及失效預測之電腦化系統；

[圖2]展示用於IC邊際測量及失效預測之方法的流程圖；

[圖3A]至[圖3C]展示用於IC邊際測量及失效預測之個別的XOR為基礎的電路圖；

[圖4]展示一用於IC邊際測量及失效預測之MUX為基礎的電路圖；

[圖5]展示用於抗IC老化模式的電路圖；

[圖6]展示用於IC邊際測量及失效預測的一信號延遲的時序圖；

[圖7]展示針對於第一實驗的誤差相對於週期時間的圖；

[圖8]展示針對於第二實驗的誤差相對於週期時間的圖；

[圖9]展示用於IC邊際測量及失效預測的兩個信號延遲的時序圖；

[圖10]展示針對於第三實驗的誤差相對於週期時間的圖；

[圖11]展示一單元的邊際-映射圖；

[圖12]展示一變化型IC邊際測量代理的電路圖；

[圖13]展示一結構測試掃描邏輯的電路圖；

[圖14]展示在結構測試期間使用的一IC邊際測量代理的第一配置；

[圖15]展示在結構測試期間使用的一IC邊際測量代理的第二配置；

[圖16]展示利用非同步的重置以及測試存取埠(TAP)介面的一IC邊際測量代理的第一概要的配置；

[圖17]展示利用同步的重置以及TAP介面的一IC邊際測量代理的第二概要的配置；以及

[圖18]展示利用非同步的重置以及TAP介面的IC邊際測量代理的波形圖。

100:電腦化系統

101A:電腦

101B:硬體處理器

102:非暫態的電腦可讀取儲存媒體

102A:MFPC資料接收器

102B:IC老化分析器

102C:IC失效預測器

110:資料介面

111:資料介面

120:使用者介面

131、132、133:邊際測量及失效預測電路(MFPC)

140:資料介面連接

141、142A、142B、143A、143B:資料路徑

150:IC

151、152、153:功能單元

Claims

一種用於測試半導體積體電路(IC)之方法，所述方法包括：藉由將測試樣式掃描到所述半導體IC的內部電路中來在所述半導體IC上執行結構測試；以及在所述結構測試的期間測量邊際，所述邊際是根據在所述半導體IC的一測試信號路徑以及一延遲的信號路徑之間的比較的一特徵來測量的，所述延遲的信號路徑是所述測試信號路徑被延遲一可變的延遲時間的一信號。
如請求項1之方法，其中，測量的步驟包括：在信號路徑組合器處接收所述半導體IC的複數個信號路徑；以及組合接收到的所述半導體IC的所述複數個信號路徑以提供所述測試信號路徑。
如請求項1或2之方法，其中，測量所述邊際的步驟包括根據在所述半導體IC的所述測試信號路徑以及所述延遲的信號路徑之間針對於不同的延遲時間的多個比較來識別一延遲時間臨界值。
如請求項1至3中任一項之方法，其中，測量所述邊際的步驟是由所述半導體IC上的感測器來加以執行，所述感測器構成所述半導體IC的用於所述結構測試的所述內部電路的部分，所述方法進一步包括：從所述半導體IC的用於所述結構測試的所述內部電路掃描出關於一延遲的所測量的所述特徵之資料。
如請求項4之方法，其中所述感測器包括資料暫存器，其構成所述結構測試的一掃描鏈的部分，所述方法進一步包括：藉由重置所述資料暫存器來配置所述結構測試；在所述資料暫存器中儲存一延遲的所測量的所述特徵；以及從所述資料暫存器掃描出一延遲的所測量的所述特徵。
如請求項5之方法，其中構成所述結構測試的一掃描鏈的部分的所述資料暫存器是在所述感測器的輸出的第一資料暫存器，並且所述資料暫存器被重置，以藉由掃入重置樣式來配置所述結構測試；或者，其中構成所述結構測試的一掃描鏈的部分的所述資料暫存器是第二資料暫存器，所述第二資料暫存器從在所述感測器的輸出的第一資料暫存器接收一延遲的所測量的所述特徵，並且所述第二資料暫存器被重置，以藉由所述第一資料暫存器的輸出來配置所述結構測試。
一種用於測試半導體積體電路(IC)之方法，所述方法包括：將測試樣式掃描到所述半導體IC的內部電路中，所述半導體IC的所述內部電路包括邊際測量感測器；利用所述邊際測量感測器來測量邊際，所述邊際包括在所述半導體IC的一測試信號路徑以及一延遲的信號路徑之間的比較的一特徵，所述延遲的信號路徑是所述測試信號路徑被延遲一可變的延遲時間的一信號；以及掃描出所述邊際測量感測器的輸出。
如請求項7之方法，其中所述測試樣式是利用自動測試樣式產生(ATPG)來產生的，所述方法進一步包括：利用ATPG移位模式來掃描出所述邊際測量感測器的所述輸出。
如前述請求項中任一項之方法，其中，比較的所述特徵包括以下的一或多者：通過或失敗狀況；延遲臨界值比較結果；延遲指示；以及最壞情況延遲指示。
一種用於測試半導體積體電路(IC)之方法，所述方法包括：將測試狀況掃描到一邊際測量感測器中，所述邊際測量感測器構成所述半導體IC的內部電路的部分；以及在所述半導體IC的功能電路的操作模式期間，在所述邊際測量感測器處測量一或多個邊際，每一個邊際是根據在所述半導體IC的一測試信號路徑以及一延遲的信號路徑之間的比較的一特徵來測量的，所述延遲的信號路徑是所述測試信號路徑被延遲一可變的延遲時間的一信號。
如請求項10之方法，其中所述邊際測量感測器接收所述半導體IC的複數個信號路徑，並且結合所接收到的所述半導體IC的所述複數個信號路徑以提供所述測試信號路徑。
如前述請求項中任一項之方法，其中掃描到所述半導體IC的所述內部電路中是藉由具有第一頻率的掃描時脈來控制的，並且其中所述半導體IC在所述測量被執行的期間之操作是藉由具有第二頻率的捕捉時脈來控制的，所述第二頻率高於所述第一頻率。
一種利用與半導體積體電路(IC)分開的測試器裝置來測試所述半導體IC之方法，所述方法包括：將來自所述測試器裝置的測試狀況掃描到邊際測量感測器中，所述邊際測量感測器構成所述半導體IC的內部電路的部分；以及在所述測試器裝置處接收來自所述邊際測量感測器的一或多個邊際的測量，每一個邊際是根據在所述半導體IC的一測試信號路徑以及一延遲的信號路徑之間的比較的一特徵來測量的，所述延遲的信號路徑是所述測試信號路徑被延遲一可變的延遲時間的一信號。
如前述請求項中任一項之方法，其進一步包括：在自動測試設備以及評估板的每一者處，藉由針對於複數個結構測試樣式中的每一個結構測試樣式來判斷和耦接至所述邊際測量感測器的一或多個信號路徑相關的最小邊際以操作在特性分析模式中，比較針對於所述自動測試設備以及所述評估板的每一者所判斷的所述最小邊際並且將所述自動測試設備以及所述評估板的效能進行關聯；及/或藉由設定用於所述邊際測量感測器的所述可變的延遲時間至一臨界值以及利用所述臨界值來根據所測量的所述邊際以分類所述IC以操作在大量製造(HVM)模式中。
一種被配置以測試半導體積體電路(IC)之測試器裝置，其藉由：將來自所述測試器裝置的測試狀況掃描到邊際測量感測器中，所述邊際測量感測器構成所述半導體IC的內部電路的部分；以及在所述測試器裝置處接收來自所述邊際測量感測器的一或多個邊際的測量，每一個邊際是根據在所述半導體IC的一測試信號路徑以及一延遲的信號路徑之間的比較的一特徵來測量的，所述延遲的信號路徑是所述測試信號路徑被延遲一可變的延遲時間的一信號。
一種用於測試半導體積體電路(IC)之電腦程式產品，其包括：掃描模組，其用於將測試狀況掃描到一邊際測量感測器中，所述邊際測量感測器構成所述半導體IC的內部電路的部分；以及測量模組，其用於控制所述邊際測量感測器以測量一或多個邊際，每一個邊際是根據在所述半導體IC的一測試信號路徑以及一延遲的信號路徑之間的比較的一特徵來測量的，所述延遲的信號路徑是所述測試信號路徑被延遲一可變的延遲時間的一信號。
一種半導體積體電路(IC)，其包括：結構測試電路，其被配置以接收測試樣式，並且在所述半導體IC的功能電路上執行一或多個結構測試；以及邊際測量感測器，其被配置以測量邊際，所述邊際包括在所述半導體IC的一測試信號路徑以及一延遲的信號路徑之間的比較的一特徵，所述延遲的信號路徑是所述測試信號路徑被延遲一可變的延遲時間的一信號。
如請求項17之半導體積體電路(IC)，其中所述結構測試電路及/或所述邊際測量感測器被配置以執行如請求項1-9中任一項之方法的個別步驟。