KR100611742B1 - Ｒｃ 추출에 의한 ｉｂｉｓ 모델의 ｓｐｉｃｅ동작모델로의 전환방법 - Google Patents

Ｒｃ 추출에 의한 ｉｂｉｓ 모델의 ｓｐｉｃｅ동작모델로의 전환방법 Download PDF

Info

Publication number
KR100611742B1
KR100611742B1 KR1020050026921A KR20050026921A KR100611742B1 KR 100611742 B1 KR100611742 B1 KR 100611742B1 KR 1020050026921 A KR1020050026921 A KR 1020050026921A KR 20050026921 A KR20050026921 A KR 20050026921A KR 100611742 B1 KR100611742 B1 KR 100611742B1
Authority
KR
South Korea
Prior art keywords
model
pull
capacitor
ibis
spice
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR1020050026921A
Other languages
English (en)
Inventor
권원옥
박경
Original Assignee
한국전자통신연구원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 한국전자통신연구원 filed Critical 한국전자통신연구원
Priority to KR1020050026921A priority Critical patent/KR100611742B1/ko
Priority to US11/243,590 priority patent/US7395192B2/en
Application granted granted Critical
Publication of KR100611742B1 publication Critical patent/KR100611742B1/ko
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/36—Circuit design at the analogue level
    • G06F30/367—Design verification, e.g. using simulation, simulation program with integrated circuit emphasis [SPICE], direct methods or relaxation methods
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • Logic Circuits (AREA)
  • Electronic Switches (AREA)

Abstract

본 발명은 RC 추출에 의한 IBIS 모델의 SPICE 동작모델로의 전환방법에 관한 것으로서, RC 추출에 의해 집적회로 입출력 핀의 동작모델(behavioral model)로 제공되는 IBIS(I/O buffer information specification) 모델을 SPICE 동작모델로 전환한다. 출력 IBIS 모델의 스위칭 소자인 풀업(Pullup) 트랜지스터와 풀다운(Pulldown) 트랜지스터의 SPICE 동작모델 구현에서 정적(Static)인 특성을 저항(Register)으로 모델링하며, 동적(Dynamic)인 특성을 커패시터(Capacitor)로 모델링한다. 저항 값은 풀업, 풀다운 트랜지스터의 전압-전류 테이블에서 추출되며, 커패시터 값은 풀업, 풀다운 트랜지스터의 전압-시간 테이블에서 각각 추출한다.
IBIS, SPICE, 동작모델(Behavioral model), 스위칭 시간계수(Switching time coefficient)

Description

ＲＣ 추출에 의한 ＩＢＩＳ 모델의 ＳＰＩＣＥ 동작모델로의 전환방법{METHOD FOR TRANSFERRING IBIS MODEL TO SPICE BEHAVIORAL MODEL BY EXTRACTING REGISTER AND CAPACITOR}
도 1은 IBIS 모델의 SPICE 동작모델로의 전환시에 모델 검증 방법을 나타낸 흐름도,
도 2a는 IBIS 입력 동작모델 나타낸 도면,
도 2b는 IBIS 입력 SPICE 동작모델을 나타낸 도면,
도 3a는 IBIS 출력 동작모델 나타낸 도면,
도 3b는 IBIS VT 테이블 측정 회로를 나타낸 도면,
도 3c는 IBIS 출력 SPICE 동작모델을 나타낸 도면,
도 4a는 저항으로 모델링된 풀업, 풀다운 트랜지스터를 나타낸 도면,
도 4b는 풀업 트랜지스터의 VI 특성곡선을 나타낸 도면,
도 4c는 풀다운 트랜지스터의 VI 특성곡선을 나타낸 도면,
도 5a는 저항과 커패시터로 구성된 CMOS 인버터를 나타낸 도면,
도 5b는 인버터 스위칭 입출력 파형을 나타낸 도면,
도 6은 저항과 커패시터로 풀업, 풀다운 트랜지스터를 모델링한 출력 IBIS 모델의 SPICE 동작모델이다.
본 발명은 RC 추출에 의한 IBIS 모델의 SPICE 동작모델로의 전환방법에 관한 것으로, 더욱 상세하게는 집적회로 입출력 핀의 동작모델(behavioral model)로 제공되는 IBIS(I/O buffer information specification) 모델을 SPICE 동작모델로 전환하는 RC 추출에 의한 IBIS 모델의 SPICE 동작모델로의 전환방법에 관한 것이다.
IBIS(I/O Buffer Information Specification) 모델은 디지털 집적회로의 클럭 속도가 높아지면서, 고주파 신호 때문에 발생하는 인쇄회로기판(Printed Circuit Boards) 상의 전송선(Transmission line) 효과, 선로간섭현상(Crosstalk), 링 현상(Ringing) 등의 빠른 신호 무결성 해석을 위해 만들어진 디지털 입출력(I/O) 모델이다.
IBIS 모델은 디지털 입출력 핀의 전압-전류(VI), 전압-시간(VT) 정보를 테이블 형태로 제공하며, 패키징 기생성분, 정전기(ESD) 방지회로의 특성을 기술하고 있다. IBIS 동작모델의 VI, VT 정보는 테이블 형태로 주어지므로 각 노드마다 전류 값, 전압 값을 추출해야 하는 SPICE 모델보다 시뮬레이션 수행속도가 빠르며, 회로의 IP(Intellectual Property)가 드러나지 않는 장점으로 시스템 레벨 디자이너에 게 유용한 모델이다. 그러나 다양한 부하 시뮬레이션 수행에 IBIS 모델의 한계로 인해 IBIS 모델의 SPICE 동작모델로의 전환이 필요하다.
그러면, 여기서 종래의 IBIS 모델을 SPICE 동작모델로 전환하는 기술에 대해 설명한다.
도 1은 IBIS 모델에서 SPICE 동작모델을 추출하여 검증하는 순서를 나타낸 흐름도이다. IBIS 모델은 크게 입력 핀 모델과 출력 핀 모델로 나뉜다. 도 1에 도시된 바와 같이, 입력 핀 SPICE 모델(105)은 IBIS 모델(102)이 제공하는 DC IV 테이블 정보(103)만으로 간단히 만들 수 있으나, 출력 핀 SPICE 모델(106)은 스위칭 특성으로 인해 스위칭 시간계수 추출(104) 과정이 필요하다. 이 때 IBIS 모델이 제공하는 VT 테이블 값(103)을 사용한다. IBIS 모델에서 생성된 SPICE 동작모델은 실제 SPICE 모델(101)과 같은 부하 조건에서 시뮬레이션을 수행하여(107) 두 결과가 어느 정도 비슷한 특성을 가지는지에 따라 SPICE 동작모델의 정확성을 판별한다.
도 2a는 입력 핀에 대한 IBIS 모델의 SPICE 동작모델을 나타내고 있다. 패키징 성분(C_pkg(201), L_pkg(202), R_pkg(203))과 패드 커패시터(C_comp(206))는 IBIS 모델에서 값으로 주어지며, ESD 다이오드(204, 205)인 파워클램프(POWER_clamp)와 그라운드클램프(GND_clamp)는 DC VI 테이블로 제공되어진다. IBIS 모델의 입력 핀에 대한 SPICE 동작모델은 도 2b와 같이 표현된다. ESD 다이오드의 VI 테이블은 SPICE의 전압제어 전류원(VCCS)(207, 208)으로 표현된다.
출력 핀에 대한 IBIS 모델의 SPICE 동작모델은 도 3과 같다. 패키지 기생성분(L_pkg(306), R_pkg(307), C_pkg(308))과 패드 커패시터(C_comp(305)), ESD 다이 오드(303, 304)인 파워클램프(POWER_clamp)와 그라운드클램프(GND_clamp)는 입력모델과 동일하며, 추가적으로 풀업(Pullup), 풀다운(Pulldown) 트랜지스터(301, 302)가 있다. IBIS 모델에서는 Pullup, Pulldown 트랜지스터(301, 302)의 정적 특성인 VI 테이블(310, 311, 312)과 동적 특성인 VT 테이블(313)이 주어진다. 참조번호 314, 315는 고정 저항(R_fix) 및 고정 전압(V_fix)을 각각 나타낸다.
정확한 출력 SPICE 동작모델을 구현하기 위해서 정확한 스위칭 소자의 모델링이 필요하다. 종래의 기술은 스위칭 소자 모델링 방법으로 회로방정식을 통한 스위칭 시간계수를 구하는 방법을 택하고 있다. 이 방법에 의하면 출력 핀의 SPICE 동작모델은 도 3c와 같이 표현된다. Pullup 트랜지스터는 스위칭 시간계수 Ku(t)와 정적 전류 Ipu(V)의 곱(320)으로, Pulldown 트랜지스터는 스위칭 시간계수 Kd(t)와 정적 전류 Ipd(V) 의 곱(321)으로 표현된다. 참조번호 322, 323은 다이오드(303, 304)의 DC VI 테이블이다. 따라서, 전체 천이전류 Iout(t)는,
Figure 112005017050316-pat00001
과 같다.
도 3b는 IBIS VT 테이블 측정 회로로 천이전류 Iout(t)는 회로 방정식에 의해 식(2)와 같다.
Figure 112005017050316-pat00002
식(1)과 식(2)를 연립해서 스위칭 시간계수 Ku(t)와 Kd(t)를 구한다.
이러한 종래의 기술은 두 개의 스위칭 시간계수를 구하기 위해 두개의 VT 테이블 정보가 필요하며, 도 3c에서 시간정보가 포함된 SPICE 모델의 비 정확성의 문제가 있다. 즉 종래의 기술은 IBIS 버전 2.1 이상에서 두개 이상의 VT 테이블이 주어진 환경에서만 추출 가능한 제약성을 가지고 있다.
따라서, 본 발명의 목적은 상기한 종래 기술의 문제점을 해결하기 위해 이루어진 것으로서, 본 발명의 목적은 출력 IBIS 모델의 스위칭 소자인 풀업(Pullup) 트랜지스터와 풀다운(Pulldown) 트랜지스터의 SPICE 동작모델 구현에 있어, 정적(Static)인 특성을 풀업, 풀다운 트랜지스터의 전압-전류 테이블에서 추출되는 저항(Register)으로 모델링하며, 동적(Dynamic)인 특성을 풀업, 풀다운 트랜지스터의 전압-시간 테이블에서 추출되는 커패시터(Capacitor)로 모델링하는 RC 추출에 의한 IBIS 모델의 SPICE 동작모델로의 전환방법을 제공하는데 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 RC 추출에 의한 IBIS 모델의 SPICE 동작모델로의 전환방법은, 출력 IBIS 모델의 스위칭 소자인 풀업(Pullup) 트랜지스터와 풀다운(Pulldown) 트랜지스터의 SPICE 동작모델 구현시에, 상기 풀업 트랜지스터 및 풀다운 트랜지스터의 전압-전류 테이블에서 저항 값을 추출하고 풀업 트랜지스터 및 풀다운 트랜지스터의 전압-시간 테이블에서 커패시터 값을 추출 하여, 정적(Static)인 특성을 저항으로 모델링하며, 동적(Dynamic)인 특성을 커패시터로 모델링하는 것을 특징으로 한다.
이 때, 상기 저항 값은 풀업 트랜지스터 및 풀다운 트랜지스터의 DC 특성이 반영된 저항 값이다.
또한, 상기 커패시터 값은, 풀업 트랜지스터와 풀다운 트랜지스터의 접점에 커패시터(CP) 및 커패시터(CN)의 일단을 접속시키고 그 타단은 입력전원(Vin)을 접속시키고, 상기 커패시터(CP)와 커패시터(CN)의 접점에 일단을 접속시키고 타단은 접지시킨 패드 커패시터(Ccomp)를 마련하여, 커패시터(CP), 커패시터(CN) 및 패드 커패시터(Ccomp)의 연산과 전압-전류 테이블에서 추출한 저항 값과의 곱에 의해 얻어진 지연시간을 상기 전압-전류 테이블에서 추출한 저항 값으로 나누고 그 결과값에 패드 커패시터 값을 합하여 구한다.
이 때, 상기 풀업 트랜지스터의 커패시터 값은, 풀업 트랜지스터의 전압-전류 테이블에서 추출한 저항 값으로 지연시간을 나누고 그 결과값에 패드 커패시터 값을 합하여 구하며, 상기 풀다운 트랜지스터의 커패시터 값은, 풀다운 트랜지스터의 전압-전류 테이블에서 추출한 저항 값으로 지연시간을 나누고 그 결과값에 패드 커패시터 값을 합하여 구한다.
한편, 상기 풀업 트랜지스터 및 풀다운 트랜지스터의 접점에 애노드가 접속되고 캐소드에 전압(Vcc)이 접속된 파워클램프트 다이오드 및 상기 풀업 트랜지스터 및 풀다운 트랜지스터의 접점에 캐소드가 접속되고 애노드는 접지되는 그라운드 크램프트 다이오드는 전압제어전류원(VCCS)로 표현된다.
이하, 본 발명의 RC 추출에 의한 IBIS 모델의 SPICE 동작모델로의 전환방법에 대하여 첨부된 도면을 참조하여 상세히 설명하기로 한다.
본 발명은 출력 IBIS 모델을 SPICE 동작모델로 전환 시 스위칭 소자, 즉 능동소자(active component)인 Pullup, Pulldown 트랜지스터의 정적, 동적인 특성을 SPICE 소자로 표현하는 방법으로 수동소자(passive component)인 저항과 커패시터를 사용한다.
도 4b 및 도 4c는 IBIS 모델에서 제공되는 Pullup, Pulldown 트랜지스터의 VI 테이블을 각각 나타낸다. 이 때 기울기(slope)는 저항(Register = Voltage / Current)으로 표현 가능하며, 도 4a와 같이 Pullup, Pulldown 트랜지스터의 DC 특성을 저항(RPMOS, RNMOS)으로 모델링한다.
상기 Pullup, Pulldown 트랜지스터의 동적 특성을 모델링하는 방법은 다음과 같다.
도 4a의 회로, 즉 DC 특성이 반영된 Pullup, Pulldown 트랜지스터의 모델에서 도 5a같이 커패시터(CP, CN)을 추가하고 패드 커패시터(Ccomp)를 연결한다. 도 5b는 입력 Vin에 대한 출력 전압 Vout의 파형을 나타내고 있다. 이 때, 스위칭이 발생하는 출력전압의 1/2 지점(Vcc/2)은 Pullup, Pulldown 트랜지스터 모두 포화영역(Saturation region)에 있다. High-to-Low 스위칭 지연시간, tPHL은 Pulldown 트랜지스터의 등가 저항 RN과 부하 커패시터의 곱으로 IBIS 모델의 하강 VT 테이블에서 값을 구한다. Low-to-High 스위칭 지연시간, tPHL은 Pullup 트랜지스터의 등가 저항 RP와 부하 커패시터의 곱으로 IBIS 모델의 상승 VT 테이블에서 값을 구한다.
도 4와 도 5의 RC 추출방법을 적용하여 도 6와 같이 Pullup, Pulldown 트랜지스터를 RC로 모델링한 출력 IBIS 모델의 SPICE 동작모델을 만든다. 식(3) 및 식(4)을 통하여 미지수인 High-to-Low 커패시터(Cout_HL)와 Low-to-High 커패시터(Cout_LH)를 구할 수 있다.
Figure 112005017050316-pat00003
Figure 112005017050316-pat00004
이와 같이, 집적회로 칩의 입출력 모델인 IBIS 모델에서 출력버퍼의 풀업, 풀다운 트랜지스터의 저항, 커패시터(RC) 모델링 알고리즘을 제시한다. 트랜지스터의 정적 특성은 저항으로, 천이 특성은 커패시터로 표현된다. 저항 값은 IBIS 모델에서 제공하는 풀업, 풀다운 트랜지스터의 VI, VT 테이블을 사용한다. 본 알고리즘은 스위칭 특성이 표현된 정확하고 모든 IBIS 버전에 적용 가능한 범용적인 IBIS to SPICE 동작모델 전환 알고리즘이다.
이상에서 몇 가지 실시예를 들어 본 발명을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것이 아니고 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형실시될 수 있다.
상술한 바와 같이, 본 발명에 의한 RC 추출에 의한 IBIS 모델의 SPICE 동작모델로의 전환방법은, 반도체 벤더들이 일반적으로 제공하는 집적회로 칩의 입출력 모델인 IBIS 모델에서 출력버퍼의 풀업, 풀다운 트랜지스터의 저항, 커패시터(RC) 모델링 알고리즘을 제시함으로써 종래 회로방정식에 의한 스위칭 시간계수 추출법에 보다 범용적이며 정확한 출력 SPICE 동작모델을 생성할 수 있다.

Claims (6)

  1. 출력 IBIS 모델의 스위칭 소자인 풀업(Pullup) 트랜지스터와 풀다운(Pulldown) 트랜지스터의 SPICE 동작모델 구현시에, 상기 풀업 트랜지스터 및 풀다운 트랜지스터의 전압-전류 테이블에서 저항 값을 추출하고 풀업 트랜지스터 및 풀다운 트랜지스터의 전압-시간 테이블에서 커패시터 값을 추출하여, 정적(Static)인 특성을 저항으로 모델링하며, 동적(Dynamic)인 특성을 커패시터로 모델링하는 것을 특징으로 하는 RC 추출에 의한 IBIS 모델의 SPICE 동작모델로의 전환방법.
  2. 제 1 항에 있어서, 상기 저항 값은 풀업 트랜지스터 및 풀다운 트랜지스터의 DC 특성이 반영된 저항 값인 것을 특징으로 하는 RC 추출에 의한 IBIS 모델의 SPICE 동작모델로의 전환방법.
  3. 제 1 항에 있어서, 상기 커패시터 값은, 풀업 트랜지스터와 풀다운 트랜지스터의 접점에 커패시터(CP) 및 커패시터(CN)의 일단을 접속시키고 그 타단은 입력전원(Vin)을 접속시키고, 상기 커패시터(CP)와 커패시터(CN)의 접점에 일단을 접속시키고 타단은 접지시킨 패드 커패시터(Ccomp)를 마련하여, 커패시터(CP), 커패시터(CN) 및 패드 커패시터(Ccomp)의 연산과 전압-전류 테이블에서 추출한 저항 값과의 곱에 의해 얻어진 지연시간을 상기 전압-전류 테이블에서 추출한 저항 값으로 나누고 그 결과값에 패드 커패시터 값을 합하여 구하는 것을 특징으로 하는 RC 추출에 의한 IBIS 모델의 SPICE 동작모델로의 전환방법.
  4. 제 3 항에 있어서, 상기 풀업 트랜지스터 및 풀다운 트랜지스터의 포화영역에 이르는 전압을 출력 최대전압(Vcc)의 절반전압(Vcc/2)으로 설정하는 것을 특징으로 하는 RC 추출에 의한 IBIS 모델의 SPICE 동작모델로의 전환방법.
  5. 제 3 항에 있어서, 상기 풀업 트랜지스터의 커패시터 값은, 풀업 트랜지스터의 전압-전류 테이블에서 추출한 저항 값으로 지연시간을 나누고 그 결과값에 패드 커패시터 값을 합하여 구하는 것을 특징으로 하는 RC 추출에 의한 IBIS 모델의 SPICE 동작모델로의 전환방법.
  6. 제 3 항에 있어서, 상기 풀다운 트랜지스터의 커패시터 값은, 풀다운 트랜지스터의 전압-전류 테이블에서 추출한 저항 값으로 지연시간을 나누고 그 결과값에 패드 커패시터 값을 합하여 구하는 것을 특징으로 하는 RC 추출에 의한 IBIS 모델의 SPICE 동작모델로의 전환방법.
KR1020050026921A 2005-03-31 2005-03-31 Ｒｃ 추출에 의한 ｉｂｉｓ 모델의 ｓｐｉｃｅ동작모델로의 전환방법 Expired - Fee Related KR100611742B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020050026921A KR100611742B1 (ko) 2005-03-31 2005-03-31 Ｒｃ 추출에 의한 ｉｂｉｓ 모델의 ｓｐｉｃｅ동작모델로의 전환방법
US11/243,590 US7395192B2 (en) 2005-03-31 2005-10-05 Method for converting IBIS model to SPICE behavioral model by extracting resistor and capacitor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050026921A KR100611742B1 (ko) 2005-03-31 2005-03-31 Ｒｃ 추출에 의한 ｉｂｉｓ 모델의 ｓｐｉｃｅ동작모델로의 전환방법

Publications (1)

Publication Number Publication Date
KR100611742B1 true KR100611742B1 (ko) 2006-08-11

Family

ID=37071659

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050026921A Expired - Fee Related KR100611742B1 (ko) 2005-03-31 2005-03-31 Ｒｃ 추출에 의한 ｉｂｉｓ 모델의 ｓｐｉｃｅ동작모델로의 전환방법

Country Status (2)

Country Link
US (1) US7395192B2 (ko)
KR (1) KR100611742B1 (ko)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090037160A1 (en) * 2007-07-31 2009-02-05 Dix Christopher W Method and apparatus to serve ibis data
US8190418B1 (en) * 2009-03-19 2012-05-29 Altera Corporation Producing integrated circuits with time-dependent-impedance elements
JP2012150718A (ja) * 2011-01-20 2012-08-09 Elpida Memory Inc Ｉｂｉｓシミュレーションモデルの抽出方法
US9460250B1 (en) * 2012-07-30 2016-10-04 Cadence Design Systems, Inc. System, method, and computer program product for input/output buffer modeling
CN103308846B (zh) * 2013-05-07 2015-07-08 南京邮电大学 一种基于模型识别的集成芯片功能性能检测方法和装置
JP6111876B2 (ja) * 2013-06-07 2017-04-12 富士通株式会社 情報処理方法、装置及びプログラム
US10755015B2 (en) * 2017-08-21 2020-08-25 Semiconductor Components Industries, Llc Agnostic model of semiconductor devices and related methods
IL306080B2 (en) 2017-11-15 2025-01-01 Proteantecs Ltd Integrated circuit margin measurement and failure prediction device
ES2982280T3 (es) * 2017-11-23 2024-10-15 Proteantecs Ltd Detección de fallos en un panel de circuito integrado
US12282058B2 (en) 2017-11-23 2025-04-22 Proteantecs Ltd. Integrated circuit pad failure detection
US11740281B2 (en) 2018-01-08 2023-08-29 Proteantecs Ltd. Integrated circuit degradation estimation and time-of-failure prediction using workload and margin sensing
TWI828676B (zh) 2018-04-16 2024-01-11 以色列商普騰泰克斯有限公司 用於積體電路剖析及異常檢測之方法和相關的電腦程式產品
TWI796494B (zh) 2018-06-19 2023-03-21 以色列商普騰泰克斯有限公司 高效積體電路模擬及測試
TW202127252A (zh) 2019-12-04 2021-07-16 以色列商普騰泰克斯有限公司 記憶體裝置退化偵測
CN115461632A (zh) 2020-04-20 2022-12-09 普腾泰克斯有限公司 晶粒对晶粒的连接性监视
IL299556A (en) 2020-07-06 2023-02-01 Proteantecs Ltd Integrated circuit margin measurement for structural testing
CN113067471B (zh) * 2021-04-08 2022-04-08 北京华大九天科技股份有限公司 一种pwm逻辑高低电平切换区域的电流监控方法
US11815551B1 (en) 2022-06-07 2023-11-14 Proteantecs Ltd. Die-to-die connectivity monitoring using a clocked receiver
US12013800B1 (en) 2023-02-08 2024-06-18 Proteantecs Ltd. Die-to-die and chip-to-chip connectivity monitoring
US12123908B1 (en) 2023-09-12 2024-10-22 Proteantecs Ltd. Loopback testing of integrated circuits

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6212490B1 (en) * 1998-06-24 2001-04-03 S3 Incorporated Hybrid circuit model simulator for accurate timing and noise analysis
US6292766B1 (en) * 1998-12-18 2001-09-18 Vlsi Technology, Inc. Simulation tool input file generator for interface circuitry
US6820046B1 (en) * 1999-01-19 2004-11-16 Texas Instruments Incorporated System for electrically modeling an electronic structure and method of operation
JP4499938B2 (ja) * 2001-02-19 2010-07-14 富士通株式会社 素子モデル自動修正プログラム、素子モデル自動修正装置および素子モデル自動修正方法

Also Published As

Publication number Publication date
US7395192B2 (en) 2008-07-01
US20060224374A1 (en) 2006-10-05

Similar Documents

Publication Publication Date Title
KR100611742B1 (ko) Ｒｃ 추출에 의한 ｉｂｉｓ 모델의 ｓｐｉｃｅ동작모델로의 전환방법
Baker CMOS: circuit design, layout, and simulation
US6983432B2 (en) Circuit and method for modeling I/O
Tripathi et al. A review on power supply induced jitter
Liu et al. Full custom design of an arbitrary waveform gate driver with 10-GHz waypoint rates for GaN FETs
Mantooth et al. Emerging trends in silicon carbide power electronics design
JP2010211387A (ja) Ｍｏｓｆｅｔモデル及びそのパラメータ抽出方法
Badaroglu et al. Digital circuit capacitance and switching analysis for ground bounce in ICs with a high-ohmic substrate
Steyaert et al. ECL-CMOS and CMOS-ECL interface in 1.2-mu m CMOS for 150-MHz digital ECL data transmission systems
CN107517055B (zh) 一种cmos数字逻辑电路的设计方法
Wang et al. The development of analog SPICE behavioral model based on IBIS model
Cuny SPICE and IBIS modeling kits the basis for signal integrity analyses
Yang et al. Enhancement of IBIS modeling capability in simutanous switching noise (SSN) and other power integrity related simulations-proposal, implementation, and validation
Varma et al. Simultaneous switching noise in IBIS models
Kohlhepp et al. Extraction of Parasitic Elements of a Printed Circuit Board applied to a GaN Half-Bridge
KR100503426B1 (ko) Ｉｂｉｓ 모델에서의 시간계수 추출방법 및 ｓｐｉｃｅ동작모델 추출방법
Chen et al. Modeling and simulation of SiC MOSFET fast switching behavior under circuit parasitics
Schutt-Ainé et al. IBIS simulation using the latency insertion method (LIM)
Divya et al. IBIS model generation and validation of CMOS Buffer
Fukazawa et al. Measurements of digital signal delay variation due to dynamic power supply noise
Saxena et al. A study on an IBIS-like model to ensure signal/power integrity for I/O drivers
Kwon et al. Effective digital IO pin modeling methodology based on IBIS model
Casamayor A First Approach to IBIS Models: What They Are and How They Are Generated
Dmitriev et al. IBIS models based on experimental data
Mukunoki et al. An Improved SPICE Model for a 1.2-kV, 36-A Discrete SiC-MOSFET With Higher Accuracy for a Wide Range of Drain Currents

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20050331

PA0201 Request for examination
E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20060726

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20060804

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20060807

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee