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QUERVERWEIS AUF VERWANDTE ANMELDUNG
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Die vorliegende Anmeldung beansprucht den Vorteil unter 35 U.S.C. § 119(e) der vorläufigen US-Anmeldung mit der Seriennummer
62/967,964 , eingereicht am 30. Januar 2020, die hierin durch Bezugnahme vollständig aufgenommen wird.
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TECHNISCHER BEREICH
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Die vorliegende Offenbarung bezieht sich allgemein auf Halbleiterbauelemente und insbesondere auf Systeme und Verfahren zum Identifizieren latenter Zuverlässigkeitsdefekte in Halbleiterbauelementen.
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HINTERGRUND
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Die Herstellung von Halbleiterbauelementen kann typischerweise Hunderte oder Tausende von Verarbeitungsschritten erfordern, um ein funktionierendes Bauelement zu bilden. Im Verlauf dieser Verarbeitungsschritte können verschiedene Inspektions- und/oder Metrologie-Messungen durchgeführt werden, um Defekte zu identifizieren und/oder verschiedene Parameter an den Bauelementen zu überwachen. Elektrische Tests können ebenfalls durchgeführt werden, um die Funktionalität des Bauelements zu überprüfen oder zu bewerten. Während einige erkannte Defekte und Metrologiefehler so signifikant sein können, dass sie eindeutig auf einen Bauelementausfall hinweisen, können geringere Abweichungen zu frühen Zuverlässigkeitsausfällen des Bauelements führen, nachdem es seiner Arbeitsumgebung ausgesetzt wurde. Risikoscheue Benutzer von Halbleiterbauelementen, wie z. B. Automobil-, Militär-, Luftfahrt- und medizinische Anwendungen, beginnen, nach Ausfallraten im Bereich von Teilen pro Milliarde (PPB) zu suchen, die die aktuellen Werte von Teilen pro Million (PPM) überschreiten. Das Erkennen und Beherrschen von Zuverlässigkeitsdefekten ist der Schlüssel zur Erfüllung dieser Branchenanforderungen, da der Bedarf an Halbleiterbauelementen in Automobil-, Militär-, Luftfahrt- und medizinischen Anwendungen weiter zunimmt. Daher kann es wünschenswert sein, Systeme und Verfahren zur Erkennung von Zuverlässigkeitsdefekten bereitzustellen.
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ÜBERSICHT
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Es wird ein System gemäß einer oder mehreren Ausführungsformen der vorliegenden Offenbarung offenbart. In einer veranschaulichenden Ausführungsform umfasst das System eine Steuerung, die kommunikativ mit einem oder mehreren Inline-Probenanalysewerkzeugen und einem oder mehreren Belastungstestwerkzeugen gekoppelt ist. In einer anderen veranschaulichenden Ausführungsform umfasst die Steuerung einen oder mehrere Prozessoren, die dazu konfiguriert sind, Programmbefehle auszuführen, die den einen oder die mehreren Prozessoren veranlassen, einen oder mehrere Belastungstests mit dem einen oder den mehreren Belastungstestwerkzeugen an mindestens einigen einer Vielzahl von Wafern durchzuführen, um einen „Bestanden“-Satz der Vielzahl von Wafern und einen „Nicht-Bestanden“-Satz der Vielzahl von Wafern zu bestimmen. In einer anderen anschaulichen Ausführungsform kommt die Vielzahl von Wafern von dem einen oder den mehreren Inline-Probenanalysewerkzeugen. In einer anderen anschaulichen Ausführungsform enthält jeder Wafer der Vielzahl von Wafern eine Vielzahl von Schichten. In einer anderen anschaulichen Ausführungsform enthält jede Schicht der Vielzahl von Schichten eine Vielzahl von Dies. In einer anderen anschaulichen Ausführungsform umfasst die Steuerung einen oder mehrere Prozessoren, die dazu konfiguriert sind, Programmanweisungen auszuführen, die bewirken, dass der eine oder die mehreren Prozessoren eine Zuverlässigkeits-Hit-Back-Analyse an mindestens einem Teil des „Nicht-Bestanden“-Satzes der Vielzahl von Wafern durchführen. In einer anderen anschaulichen Ausführungsform umfasst die Steuerung einen oder mehrere Prozessoren, die dazu konfiguriert sind, Programmbefehle auszuführen, die bewirken, dass der eine oder die mehreren Prozessoren die Zuverlässigkeits-Hit-Back-Analyse analysiert, um einen oder mehrere geografische Orte einer oder mehrerer Die-Ausfallketten zu bestimmen, die von einem oder mehreren latenten Zuverlässigkeitsdefekten (LRD, Latent Reliability Defects) verursacht werden. In einer anderen anschaulichen Ausführungsform umfasst die Steuerung einen oder mehrere Prozessoren, die dazu konfiguriert sind, Programmbefehle auszuführen, die bewirken, dass der eine oder die mehreren Prozessoren eine geografische Hit-Back-Analyse des einen oder der mehreren geografischen Orte der einen oder mehreren durch die LRD verursachten Die-Ausfallketten durchführen.
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Es wird ein Verfahren gemäß einer oder mehreren Ausführungsformen der vorliegenden Offenbarung offenbart. In einer anschaulichen Ausführungsform kann das Verfahren, ohne aber darauf beschränkt zu sein, das Durchführen eines oder mehrerer Belastungstests mit einem oder mehreren Belastungstestwerkzeugen an mindestens einigen einer Vielzahl von Wafern umfassen, um einen „Bestanden“-Satz der Vielzahl von Wafern und einen „Nicht-Bestanden“-Satz der Vielzahl von Wafern zu bestimmen. In einer anderen anschaulichen Ausführungsform kommt die Vielzahl von Wafern von einem oder mehreren Inline-Probenanalysewerkzeugen. In einer anderen anschaulichen Ausführungsform enthält jeder Wafer der Vielzahl von Wafern eine Vielzahl von Schichten. In einer anderen veranschaulichenden Ausführungsform enthält jede Schicht der Vielzahl von Schichten eine Vielzahl von Dies. In einer anderen anschaulichen Ausführungsform kann das Verfahren das Durchführen einer Zuverlässigkeits-Hit-Back-Analyse an mindestens einem Teil des „Nicht-Bestanden“-Satzes der Vielzahl von Wafern umfassen, ist aber nicht darauf beschränkt. In einer anderen anschaulichen Ausführungsform kann das Verfahren, ohne aber darauf beschränkt zu sein, das Analysieren der Zuverlässigkeits-Hit-Back-Analyse umfassen, um einen oder mehrere geografische Orte einer oder mehrerer Die-Ausfallketten zu bestimmen, die durch einen oder mehrere latente Zuverlässigkeitsdefekte (LRD) verursacht werden. In einer anderen veranschaulichenden Ausführungsform kann das Verfahren, ohne aber darauf beschränkt zu sein, das Durchführen einer geografischen Hit-Back-Analyse des einen oder der mehreren geografischen Orte der einen oder mehreren Die-Ausfallketten, die durch die LRD verursacht werden, umfassen.
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Es wird ein System gemäß einer oder mehreren Ausführungsformen der vorliegenden Offenbarung offenbart. In einer veranschaulichenden Ausführungsform umfasst das System ein oder mehrere Inline-Probenanalysewerkzeuge. In einer anderen veranschaulichenden Ausführungsform umfasst das System ein oder mehrere Belastungstestwerkzeuge. In einer anderen veranschaulichenden Ausführungsform umfasst das System eine Steuerung, die kommunikativ mit dem einen oder den mehreren Inline-Probenanalysewerkzeugen und dem einen oder den mehreren Belastungstestwerkzeugen gekoppelt ist. In einer anderen anschaulichen Ausführungsform umfasst die Steuerung einen oder mehrere Prozessoren, die dazu konfiguriert sind, Programmbefehle auszuführen, die den einen oder die mehreren Prozessoren veranlassen, einen oder mehrere Belastungstests mit dem einen oder den mehreren Belastungstestwerkzeugen an mindestens einigen einer Vielzahl von Wafern durchzuführen, um einen „Bestanden“-Satz der Vielzahl von Wafern und einen „Nicht-Bestanden“-Satz der Vielzahl von Wafern zu bestimmen. In einer anderen anschaulichen Ausführungsform kommt die Vielzahl von Wafern von dem einen oder den mehreren Inline-Probenanalysewerkzeugen. In einer anderen anschaulichen Ausführungsform enthält jeder Wafer der Vielzahl von Wafern eine Vielzahl von Schichten. In einer anderen anschaulichen Ausführungsform enthält jede Schicht der Vielzahl von Schichten eine Vielzahl von Dies. In einer anderen anschaulichen Ausführungsform umfasst die Steuerung einen oder mehrere Prozessoren, die dazu konfiguriert sind, Programmanweisungen auszuführen, die bewirken, dass der eine oder die mehreren Prozessoren eine Zuverlässigkeits-Hit-Back-Analyse an mindestens einem Teil des „Nicht-Bestanden“-Satzes der Vielzahl von Wafern durchführen. In einer anderen anschaulichen Ausführungsform umfasst die Steuerung einen oder mehrere Prozessoren, die dazu konfiguriert sind, Programmbefehle auszuführen, die bewirken, dass der eine oder die mehreren Prozessoren die Zuverlässigkeits-Hit-Back-Analyse analysieren, um einen oder mehrere geografische Orte einer oder mehrerer Die-Ausfallketten zu bestimmen, die von einem oder mehreren latenten Zuverlässigkeitsdefekten (LRD) verursacht werden. In einer anderen veranschaulichenden Ausführungsform umfasst die Steuerung einen oder mehrere Prozessoren, die dazu konfiguriert sind, Programmbefehle auszuführen, die den einen oder die mehreren Prozessoren dazu veranlassen, eine geografische Hit-Back-Analyse des einen oder der mehreren geografischen Orte der einen oder mehreren Die-Ausfallketten, die durch die LRD verursacht werden, durchzuführen.
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Es versteht sich, dass sowohl die vorstehende allgemeine Beschreibung als auch die folgende detaillierte Beschreibung nur beispielhaft und erläuternd sind und die beanspruchte Erfindung nicht notwendigerweise einschränken. Die beigefügten Zeichnungen, die in die Beschreibung aufgenommen sind und einen Teil davon bilden, veranschaulichen Ausführungsformen der Erfindung und dienen zusammen mit der allgemeinen Beschreibung dazu, die Prinzipien der Erfindung zu erläutern.
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Figurenliste
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Die zahlreichen Vorteile der Offenbarung können von Fachleuten unter Bezugnahme auf die beigefügten Figuren besser verstanden werden.
- 1A ist eine Blockdiagrammansicht eines Systems zum Identifizieren latenter Zuverlässigkeitsdefekte (LRD) gemäß einer oder mehreren Ausführungsformen der vorliegenden Offenbarung.
- 1 B ist eine Blockdiagrammansicht eines Systems zum Identifizieren von LRD gemäß einer oder mehreren Ausführungsformen der vorliegenden Offenbarung.
- 2A ist eine konzeptionelle Veranschaulichung von Inline-Defektinspektionsergebnissen für mehrere Schichten eines Wafers gemäß einer oder mehreren Ausführungsformen der vorliegenden Offenbarung.
- 2B ist eine konzeptionelle Veranschaulichung einer End-Of-Line-(EOL)-Sortierungsausbeutekarte für einen Wafer gemäß einer oder mehreren Ausführungsformen der vorliegenden Offenbarung.
- 2C ist eine konzeptionelle Veranschaulichung einer Hit-Back-Analyse für die Aggregation von Defekten auf der Grundlage von Inline-Defektinspektionsergebnissen in mehreren Schichten eines Wafers und einer End-Of-Line-(EOL)-Sortierungsausbeutekarte gemäß einer oder mehreren Ausführungsformen der vorliegenden Offenbarung.
- 3 ist ein Diagramm, das die Gesamtzahl von Defekttreffern gegenüber einem Überlagerungsschwellenwert darstellt, gemäß einer oder mehreren Ausführungsformen der vorliegenden Offenbarung.
- 4 ist ein Flussdiagramm, das Schritte veranschaulicht, die in einem Verfahren zum Identifizieren von LRD ausgeführt werden, gemäß einer oder mehreren Ausführungsformen der vorliegenden Offenbarung.
- 5A ist eine konzeptionelle Darstellung eines Systems 500 zum Identifizieren von LRD gemäß einer oder mehreren Ausführungsformen der vorliegenden Offenbarung.
- 5B sind Darstellungen beobachteter LRD auf einem Wafer gemäß einer oder mehreren Ausführungsformen der vorliegenden Offenbarung.
- 5C ist ein Balkendiagramm, das eine Häufigkeit des LRD-Typs gegenüber dem auf einem Wafer beobachteten LRD-Typ darstellt, gemäß einer oder mehreren Ausführungsformen der vorliegenden Offenbarung.
- 6 ist ein Flussdiagramm, das Schritte veranschaulicht, die in einem Verfahren zum Verwenden von Systemen und Verfahren zum Identifizieren von LRD ausgeführt werden, gemäß einer oder mehreren Ausführungsformen der vorliegenden Offenbarung.
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DETAILLIERTE BESCHREIBUNG
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Es wird nun ausführlich auf den offenbarten Gegenstand Bezug genommen, der in den beigefügten Zeichnungen dargestellt ist. Die vorliegende Offenbarung wurde insbesondere in Bezug auf bestimmte Ausführungsformen und spezifische Merkmale davon gezeigt und beschrieben. Die hierin dargelegten Ausführungsformen werden als veranschaulichend und nicht als einschränkend angesehen. Für den Durchschnittsfachmann sollte ohne Weiteres ersichtlich sein, dass verschiedene Änderungen und Modifikationen in Form und Detail vorgenommen werden können, ohne vom Geist und Umfang der Offenbarung abzuweichen.
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Ausführungsformen der vorliegenden Offenbarung sind auf Systeme und Verfahren zum Identifizieren latenter Zuverlässigkeitsdefekte (LRD) in Halbleiterbauelementen gerichtet. Insbesondere sind Ausführungsformen der vorliegenden Offenbarung darauf gerichtet, LRD-Quellen in grundlegenden Herstellungsprozessen in Bauelementen zu identifizieren, die Halbleiterbauelemente umfassen, aber nicht darauf beschränkt sind. Einige Ausführungsformen der vorliegenden Offenbarung richten sich auf die Detektion von LRD, die möglicherweise nicht zu einem Ausfall während der Herstellung/des Testens führen oder nicht zu einem sofortigen Bauelementausfall während des Betriebs führen, aber zu einem vorzeitigen Ausfall des Bauelements während des Betriebs führen können, wenn es in einer Arbeitsumgebung verwendet wird.
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Defekte, die während des Herstellungsprozesses auftreten, können eine Vielzahl von Auswirkungen auf die Leistung des Bauelements im Feld haben. Beispielsweise können „Killer“-Defekte zu einem sofortigen Ausfall des Bauelements führen, wohingegen viele geringfügige Defekte die Leistung des Bauelements während der gesamten Lebensdauer des Bauelements möglicherweise kaum oder gar nicht beeinträchtigen. Es kann jedoch eine Klasse von Defekten geben, die hierin als latente Zuverlässigkeitsdefekte (LRD) (oder Zuverlässigkeitsdefekte oder latente Defekte für die Zwecke der vorliegenden Offenbarung) bezeichnet werden, die möglicherweise nicht zu einem Ausfall während der Herstellung/des Testens führen oder nicht zu einem sofortigen Bauelementausfall während des Betriebs führen, jedoch zu einem vorzeitigen Ausfall des Bauelements während des Betriebs führen können, wenn es in einer Arbeitsumgebung verwendet wird. Die LRD können durch einen Defektmechanismus innerhalb einer Fertigungslinie erzeugt werden, die in einem Nennzustand ohne Abweichung arbeitet. Die LRD sind nicht ausbeutebegrenzend und können daher nicht durch herkömmliche E-Test- und Baseline-Pareto-Methoden identifiziert werden oder werden dadurch nicht identifiziert.
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Es wird hier angemerkt, dass „LRD“ für die Zwecke der vorliegenden Offenbarung einen einzelnen latenten Zuverlässigkeitsdefekt oder mehrere latente Zuverlässigkeitsdefekte darstellen kann. Außerdem wird hier angemerkt, dass die Begriffe „Fertigungsprozess“ und „Herstellungsprozess“ zusammen mit entsprechenden Varianten der Begriffe (z. B. „Fertigungsstraße“ und „Herstellungsstraße“ und dergleichen) für Zwecke der vorliegenden Offenbarung als äquivalent betrachtet werden können.
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Verschiedene Strategien können verwendet werden, um die Zuverlässigkeit von Bauelementen basierend auf einem Herstellungs-LRD-Baseline-Pareto eines Halbleiterbauelements zu überwachen oder zu steuern. Die verschiedenen Strategien ermöglichen es den Herstellungsprozessen, abhängig von der Chipkomplexität und -größe Teile-pro-Million-(PPM)-Niveaus der Basislinien-Zuverlässigkeitsdefektsteuerung zu erreichen. Eine neue Anforderung für ausgewählte Halbleiterherstellungsindustrien (z. B. Automobil-, Militär-, Luftfahrt- und Medizinindustrie) sind Teile-pro-Milliarde-(PPB)-Steuerungsniveaus, die verbesserte Systeme und Verfahren erfordern, um Quellen von Zuverlässigkeitsdefekten zu identifizieren.
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Ein Strategietyp kann End-Of-Line-(EOL)-Zuverlässigkeitstests umfassen, die in Verbindung mit Burn-In- oder anderen Belastungstests abgeschlossen werden. Hersteller von Halbleiterbauelementen verwenden derzeit elektrische EOL-Zuverlässigkeitstests in Verbindung mit Burn-In- und anderen Belastungstests, um eine elektrische Zuverlässigkeit oder („rel“) Pareto zu schaffen. Diese Methodik ist hauptsächlich durch die Art der Informationen begrenzt, die aus dem E-Test gewonnen werden können. Daher können identifizierte Defektmechanismen typischerweise nur auf die elektrischen Eigenschaften des Defekts verweisen (z. B. „Typ-1-Defekt“ oder „Einzelbitdefekt“). Auch wenn dies Hinweise auf die Quelle liefern kann, liefert es dem Halbleiterherstellungsprozess häufig nicht genügend verwertbare Informationen über die Grundursache, um technische Verbesserungsstudien effektiv anzuleiten. In der Praxis werden EOL-Zuverlässigkeitstests, die in Verbindung mit Burn-In- oder anderen Stresstests abgeschlossen werden, hauptsächlich verwendet, um Quellen intrinsischer Fehlerhaftigkeit zu identifizieren (z. B. im Vergleich zu extrinsischen Mechanismen wie Fehlerhaftigkeit) und um die Zuverlässigkeitsrate zu quantifizieren (z.B. im Vergleich zur Bestimmung oder Ermöglichung einer Ursachenermittlung von Ausfällen).
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Zum Beispiel wird ein elektrisches Testen von Dies durchgeführt, um das Funktionieren eines oder mehrerer Aspekte des Dies als Daten für eine Zuverlässigkeitsanalyse zu bewerten. Darüber hinaus können die Burn-In- oder andere Belastungstests an jedem Punkt des Herstellungsprozesses durchgeführt werden und können, ohne darauf beschränkt zu sein, eine elektrische Wafersortierung vor dem Burn-In und einen abschließenden Test (z. B. einen E-Test) oder einen elektrischen Test nach dem Burn-In umfassen. Halbleiterbauelemente, die einen elektrischen Testschritt nicht bestehen, können von anderen, bestehenden Halbleiterbauelementen isoliert werden. Beispielsweise können Dies oder Wafer aus der Lieferkette entfernt (z. B. verworfen) oder für weitere Tests gekennzeichnet werden.
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Elektrische Tests allein liefern jedoch möglicherweise keine ausreichenden Informationen, um strenge Zuverlässigkeitsstandards zu erfüllen und gleichzeitig Kosten- und Durchsatzziele einzuhalten. Beispielsweise kann ein elektrischer Test nach dem Burn-In eine genaue Analyse der Funktionsweise eines Dies liefern, da sich der Die in einem fast fertigen Zustand befindet, kann aber aufgrund von Kosten, Zeitanforderungen oder dem Potenzial für die Einführung langfristiger Zuverlässigkeitsprobleme nicht für große Stückzahlen praktikabel sein. Als weiteres Beispiel liefert elektrisches Testen während eines beliebigen Produktionsschritts „Bestanden“-/„Nicht-Bestanden“-Informationen, die zum Identifizieren von Bauelementen geeignet sind, die bereits vollständige oder teilweise Defekte aufweisen, aber möglicherweise nicht geeignet sind, Bauelemente zu identifizieren, die zu einem späteren Zeitpunkt ausfallen können (z. B. Bauelemente mit latenten Defekten). Als weiteres Beispiel ist es oft unpraktisch oder manchmal unmöglich, jeden Die vollständig durch elektrisches Testen zu charakterisieren, was zu Lücken im elektrischen Testen führt. Beispielsweise können theoretisch mögliche Defekte in einem bestimmten Schaltungslayout vorhanden sein, die unter Verwendung elektrischer Tests selbst mit einer „perfekten“ Teststrategie nicht erkennbar sind. Es wird hier angemerkt, dass es möglicherweise auch nicht kosteneffektiv oder praktisch ist, alle Aspekte jedes Dies vollständig zu charakterisieren, so dass eine ausgewählte Teststrategie von einer ansonsten „perfekten“ oder anderweitig optimierten Teststrategie abweichen kann. Beispielsweise kann, ohne aber darauf beschränkt zu sein, eine unvollkommene Testabdeckung aus nicht testbaren Bereichen einer bestimmten Schaltung, analogen Schaltungen, die schwierig zu testen sein können (z. B. Hochspannungs-Analogschaltungen), oder Schaltungen, die ein komplexes simultanes oder sequentielles Erregen mehrerer Teile erfordern würden, resultieren. Für die Zwecke der vorliegenden Offenbarung wird der Begriff „Testabdeckung“ verwendet, um allgemein Metriken zu beschreiben, die verwendet werden, um die Leistung einer Teststrategie zu bewerten.
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Eine andere Art von Strategie kann Standard-Inline-Defekt-Baseline-Pareto-Methoden umfassen, die mit einer Schlussfolgerung gekoppelt sind, dass der Defekt, der Zuverlässigkeitsprobleme verursacht, gleich oder ähnlich zu ausbeutebegrenzenden Defekten oder („Ausbeute-“) Pareto ist. Hersteller von Halbleiterbauelementen erstellen Inline-Defekt-Baseline-Pareto für ausbeutebegrenzende Defekte. Diese Informationen können in Zuverlässigkeitsstudien verwendet werden, indem angenommen wird, dass die Quellen von defektbedingten (extrinsischen) Zuverlässigkeitsausfällen proportional zu den ausbeutebegrenzenden Ausfällen sind. Ein Nachteil dieses Ansatzes besteht darin, dass sich das latente Zuverlässigkeitsdefekt-Pareto mit ziemlicher Sicherheit sowohl in der relativen Population als auch in der Priorität vom ausbeutebegrenzenden Pareto unterscheiden wird. Diese Unsicherheit kann teilweise verringert werden, indem das Zuverlässigkeits-Pareto (oder rel Pareto) verwendet wird, um das Ausbeute-Pareto zu beeinflussen. Es wird jedoch angemerkt, dass einige LRD nicht mit ausbeutebegrenzenden Defekten korrelieren. Außerdem wird angemerkt, dass viele LRD nur innerhalb eines engen Größenbereichs für den ausbeutebegrenzenden Defekt gebildet werden, dessen Größe oft bauelement- oder technologiespezifisch ist.
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Eine andere Art von Strategie kann eine physikalische Fehleranalyse (PFA) von Feldzuverlässigkeitsrückmeldungen umfassen. Hersteller von Halbleiterbauelementen für die Automobilindustrie sind in der Regel zu PFA für Feldzuverlässigkeitsrückmeldungen verpflichtet. Beispielsweise können Feldzuverlässigkeitsrückmeldungen vom Tier-1-Komponentenlieferanten, von der Montage beim Automobil-OEM oder als Garantierückmeldungen vom Endverbraucher erfolgen. Die Feldzuverlässigkeitsrückmeldungen liefern möglicherweise nicht genügend Informationen, um ein verwertbares Pareto von Inline-Zuverlässigkeitsquellen zu erstellen. Beispielsweise kann es an statistischer Signifikanz fehlen, da die PPM-Anzahl der Ausfälle so gering sein kann, dass es schwierig ist, aus einer Handvoll Feldrückmeldungen ein umfassendes Verständnis des Baseline-Zuverlässigkeits-Paretos zu erlangen. Als weiteres Beispiel können Feldrückmeldungen Informationen liefern, die die Zuverlässigkeitsprobleme der Halbleiterherstellungsprozesse zum Zeitpunkt der Herstellung des fehlerhaften Bauelements widerspiegeln, was möglicherweise zu einer erheblichen Verzögerung zwischen der Herstellung und der Beobachtung führt (z.B. in der Größenordnung von Jahren). Im Allgemeinen kann PFA teuer, zeitaufwändig und/oder häufig nicht schlüssig oder falsch sein.
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Es wird hier angemerkt, dass eine Einschränkung der verschiedenen vorgestellten Strategien beinhalten kann, dass die Grundursache des Fehlers zerstört wird, entweder durch den Aktivierungsprozess des LRD oder durch Kollateralschäden durch den PFA-Verzögerungsprozess.
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Es versteht sich, dass die Bezeichnungen „latente Defekte“, „Zuverlässigkeitsdefekte“, „latente Zuverlässigkeitsdefekte“ oder LRD und dergleichen hierin nur zu Veranschaulichungszwecken verwendet werden und nicht als einschränkend ausgelegt werden sollten. Ferner werden Beispiele der defektbasierten Zuverlässigkeitsbestimmung und -steuerung, die hierin in Bezug auf spezifische Arten von Defekten (z. B. latente Defekte, Zuverlässigkeitsdefekte, LRD oder dergleichen) beschrieben werden, ebenfalls nur zu Veranschaulichungszwecken bereitgestellt und sollten nicht als einschränkend interpretiert werden. Vielmehr können die verschiedenen Methodologien für defektbasierte Zuverlässigkeitsvorhersagen im Allgemeinen verwendet werden, um jede Art von Defekt oder mehrere Arten von Defekten zu identifizieren, unabhängig von der Bezeichnung, die verwendet wird, um den Defekt zu beschreiben.
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Unter Bezugnahme auf 1A - 6 werden Systeme und Verfahren zum Identifizieren von LRD in Halbleiterbauelementen gemäß einer oder mehreren Ausführungsformen der vorliegenden Offenbarung beschrieben.
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1A und 1B sind im Allgemeinen Blockdiagrammansichten eines Systems 100 zum Identifizieren von LRD gemäß einer oder mehreren Ausführungsformen der vorliegenden Offenbarung.
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In einer Ausführungsform beinhaltet das System 100 mindestens ein Inspektionswerkzeug 102 (z. B. ein Inline-Probenanalysewerkzeug) zum Erkennen von Defekten in einer oder mehreren Schichten einer Probe 104. Das System 100 kann im Allgemeinen eine beliebige Anzahl oder Art von Inspektionswerkzeug 102 beinhalten. Beispielsweise kann ein Inspektionswerkzeug 102 ein optisches Inspektionswerkzeug umfassen, das dazu konfiguriert ist, Defekte basierend auf einer Abfrage der Probe 104 mit Licht von einer beliebigen Quelle zu erkennen, wie etwa, aber nicht beschränkt auf, einer Laserquelle, einer Lampenquelle, einer Röntgenquelle oder einer Breitband-Plasmaquelle. Als weiteres Beispiel kann ein Inspektionswerkzeug 102 ein Teilchenstrahl-Inspektionswerkzeug beinhalten, das dazu konfiguriert ist, Defekte basierend auf einer Abfrage der Probe mit einem oder mehreren Teilchenstrahlen zu detektieren, wie beispielsweise, aber nicht beschränkt auf, einem Elektronenstrahl, einem Ionenstrahl, oder einem Strahl neutraler Teilchen. Beispielsweise kann das Inspektionswerkzeug 102 ein Transmissionselektronenmikroskop (TEM) oder ein Rasterelektronenmikroskop (SEM) umfassen. Für die Zwecke der vorliegenden Offenbarung wird hierin angemerkt, dass das mindestens eine Inspektionswerkzeug 102 ein einzelnes Inspektionswerkzeug 102 sein kann oder eine Gruppe von Inspektionswerkzeugen 102 darstellen kann.
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In einer anderen Ausführungsform ist die Probe 104 ein Wafer aus einer Vielzahl von Wafern, wobei jeder Wafer der Vielzahl von Wafern eine Vielzahl von Schichten umfasst. In einer anderen Ausführungsform umfasst jede der Vielzahl von Schichten eine Vielzahl von Dies. In einer anderen Ausführungsform umfasst jeder der Vielzahl von Dies eine Vielzahl von Blöcken. Für die Zwecke der vorliegenden Offenbarung kann ein Defekt als jede Abweichung einer hergestellten Schicht oder eines Musters in einer Schicht von Designmerkmalen angesehen werden, einschließlich, aber nicht beschränkt auf, physikalische, mechanische, chemische oder optische Eigenschaften. Ferner kann ein Defekt im Verhältnis zu einem Die oder Merkmalen darauf jede beliebige Größe haben. Auf diese Weise kann ein Defekt kleiner als ein Die sein (z. B. in der Größenordnung von einem oder mehreren gemusterten Merkmalen) oder größer als ein Die sein (z. B. als Teil eines Kratzers oder Musters im Wafermaßstab). Beispielsweise kann ein Defekt eine Abweichung einer Dicke oder Zusammensetzung einer Probenschicht vor oder nach dem Strukturieren umfassen. Als weiteres Beispiel kann ein Defekt eine Abweichung einer Größe, Form, Ausrichtung oder Position eines gemusterten Merkmals umfassen. Als weiteres Beispiel kann ein Defekt Unvollkommenheiten umfassen, die mit Lithographie- und/oder Ätzschritten verbunden sind, wie beispielsweise Brücken zwischen benachbarten Strukturen (oder deren Fehlen), Vertiefungen oder Löcher, ohne aber darauf beschränkt zu sein. Als weiteres Beispiel kann ein Defekt einen beschädigten Abschnitt einer Probe 104 umfassen, wie beispielsweise einen Kratzer oder einen Ausbruch, ohne aber darauf beschränkt zu sein. Beispielsweise kann eine Schwere des Defekts (z. B. die Länge eines Kratzers, die Tiefe einer Vertiefung, die gemessene Größe oder Polarität des Defekts oder dergleichen) von Bedeutung sein und berücksichtigt werden. Als weiteres Beispiel kann ein Defekt ein in die Probe 104 eingebrachtes Fremdpartikel beinhalten. Dementsprechend versteht es sich, dass Beispiele von Defekten in der vorliegenden Offenbarung nur zu Veranschaulichungszwecken bereitgestellt werden und nicht als einschränkend interpretiert werden sollten.
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In einer anderen Ausführungsform umfasst das System 100 mindestens ein Metrologiewerkzeug 106 (z. B. ein Inline-Probenanalysewerkzeug) zum Messen einer oder mehrerer Eigenschaften der Probe 104 oder einer oder mehrerer Schichten davon. Zum Beispiel kann ein Metrologiewerkzeug 106 Eigenschaften charakterisieren, wie etwa, ohne aber darauf beschränkt zu sein, Schichtdicke, Schichtzusammensetzung, kritische Dimension (CD), Overlay oder lithografische Verarbeitungsparameter (z. B. Intensität oder Dosis der Beleuchtung während eines lithografischen Schritts). In dieser Hinsicht kann ein Metrologiewerkzeug 106 Informationen über die Herstellung der Probe 104, eine oder mehrere Schichten der Probe 104 oder einen oder mehrere Dies der Probe 104 bereitstellen, die für die Wahrscheinlichkeit von Herstellungsdefekten relevant sein können, die zu Zuverlässigkeitsproblemen für die resultierenden hergestellten Bauelemente führen können. Für Zwecke der vorliegenden Offenbarung wird hier angemerkt, dass das mindestens eine Metrologiewerkzeug 106 ein einzelnes Metrologiewerkzeug 106 sein kann oder eine Gruppe von Metrologiewerkzeugen 106 darstellen kann.
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In einer anderen Ausführungsform umfasst das System 100 mindestens ein Belastungstestwerkzeug 108 zum Testen der Funktionalität von einem oder mehreren Abschnitten eines hergestellten Bauteils. Das System 100 kann eine beliebige Anzahl oder Art von Belastungstestwerkzeugen 108 umfassen, um die Eigenschaften von einem oder mehreren Abschnitten eines hergestellten Bauteils zu einem beliebigen Zeitpunkt im Herstellungszyklus zu testen, zu inspizieren oder anderweitig zu charakterisieren. Zum Beispiel kann das Belastungstestwerkzeug 108, ohne aber darauf beschränkt zu sein, ein elektrisches Pre-Burn-In-Testwerkzeug oder ein elektrisches Post-Burn-In-Testwerkzeug beinhalten, das konfiguriert ist, um die Probe 104 zu erhitzen (z. B. einen Ofen oder eine andere Wärmequelle), das konfiguriert ist, die Probe 104 zu kühlen (z. B. einen Gefrierschrank oder eine andere Kältequelle), das konfiguriert ist, die Probe 104 bei einer falschen Spannung zu betreiben (z. B. eine Stromversorgung), oder dergleichen.
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In einer Ausführungsform beinhaltet das System 100 eine Steuerung 110. Die Steuerung 110 kann einen oder mehrere Prozessoren 112 umfassen, die dazu konfiguriert sind, Programmanweisungen auszuführen, die auf dem Speicher 114 (z. B. einem Speichermedium, einer Speichervorrichtung oder dergleichen) gehalten werden. Ferner kann die Steuerung 110 mit einer beliebigen der Komponenten des Systems 100 kommunikativ gekoppelt sein, einschließlich, aber nicht beschränkt auf, dem Inspektionswerkzeug 102, dem Metrologiewerkzeug 106 oder dem Belastungstestwerkzeug 108.
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In dieser Hinsicht können der eine oder die mehreren Prozessoren 112 der Steuerung 110 beliebige der verschiedenen Prozessschritte ausführen, die in der gesamten vorliegenden Offenbarung beschrieben sind. Zum Beispiel können der eine oder die mehreren Prozessoren 112 der Steuerung 110 dazu konfiguriert sein, einen oder mehrere der folgenden Vorgänge auszuführen: Charakterisieren eines oder mehrerer Wafer einer Vielzahl von Wafern mit hochempfindlicher Defektinspektion auf einer oder mehreren kritischen Schichten, Durchführen einer elektrischen Wafersortierung (EWS) der Vielzahl von Wafern basierend auf der Charakterisierung mit hochempfindlicher Defektinspektion auf der einen oder den mehreren kritischen Schichten des einen oder der mehreren Wafer, Durchführen einer Hit-Back-Analyse an mindestens einigen aus einem Satz von Wafern, die die EWS nicht bestehen, Durchführen von einem oder mehreren Belastungstests an mindestens einigen aus einem Satz von Wafern, die die EWS bestehen, Testen des mindestens einen Teils des Satzes von Wafern, die die EWS bestehen und dem einen oder mehreren Belastungstests unterzogen werden, Durchführen einer Zuverlässigkeits-Hit-Back-Analyse an mindestens einigen von einem Satz von Wafern, die die EWS bestehen und den einen oder die mehreren Belastungstests nicht bestehen, Analysieren einer Kombination der Hit-Back-Analyse und der Zuverlässigkeits-Hit-Back-Analyse zum Bestimmen geografischer Orte von Fehlern, die durch LRD verursacht werden, Durchführen einer geografischen Hit-Back-Analyse der geografischen Orte von Fehlern, die durch LRD verursacht werden, Generieren eines oder mehrerer Defektbilder, die die LRD enthalten, und/oder Generieren einer oder mehrerer statistischer Darstellungen der LRD.
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Der eine oder die mehreren Prozessoren 112 einer Steuerung 110 können einen beliebigen Prozessor oder ein beliebiges Verarbeitungselement umfassen, das in der Technik bekannt ist. Für die Zwecke der vorliegenden Offenbarung kann der Begriff „Prozessor“ oder „Verarbeitungselement“ breit definiert werden, um jede Vorrichtung mit einem oder mehreren Verarbeitungs- oder Logikelementen (z. B. einer oder mehreren Mikroprozessorvorrichtungen, einer oder mehreren Vorrichtungen mit anwendungsspezifischen integrierten Schaltungen (ASIC), einem oder mehreren feldprogrammierbare Gate-Arrays (FPGAs) oder einem oder mehreren digitalen Signalprozessoren (DSPs)) zu umfassen. In diesem Sinne können der eine oder die mehreren Prozessoren 112 eine beliebige Vorrichtung umfassen, die dazu konfiguriert ist, Algorithmen und/oder Anweisungen (z. B. im Speicher gespeicherte Programmanweisungen) auszuführen. In einer Ausführungsform können der eine oder die mehreren Prozessoren 112 als Desktop-Computer, Mainframe-Computersystem, Workstation, Bildcomputer, Parallelprozessor, vernetzter Computer oder irgendein anderes Computersystem verkörpert sein, das konfiguriert ist, um ein Programm auszuführen, das konfiguriert ist, das System zu betreiben oder um zusammen mit dem System 100 zu arbeiten, wie in der gesamten vorliegenden Offenbarung beschrieben.
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Der Speicher 114 kann ein beliebiges im Stand der Technik bekanntes Speichermedium beinhalten, das zum Speichern von Programmanweisungen geeignet ist, die durch die zugeordneten einen oder mehreren Prozessoren 112 ausführbar sind. Beispielsweise kann der Speicher 114 ein nichtflüchtiges Speichermedium umfassen. Als weiteres Beispiel kann der Speicher 114, ohne aber darauf beschränkt zu sein, einen Nur-Lese-Speicher (ROM), einen Direktzugriffsspeicher (RAM), eine magnetische oder optische Speichervorrichtung (z. B. Disk), ein Magnetband, ein Solid-State-Laufwerk und dergleichen umfassen. Es wird ferner angemerkt, dass der Speicher 114 in einem gemeinsamen Steuerungsgehäuse mit dem einen oder den mehreren Prozessoren 112 untergebracht sein kann. In einer Ausführungsform kann sich der Speicher 114 in Bezug auf den physischen Standort des einen oder der mehreren Prozessoren 112 und der Steuerung 110 entfernt befinden. Beispielsweise können der eine oder die mehreren Prozessoren 112 der Steuerung 110 auf einen entfernten Speicher (z. B. Server) zugreifen, auf den über ein Netzwerk (z. B. Internet, Intranet und dergleichen) zugegriffen werden kann.
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In einer Ausführungsform ist eine Benutzerschnittstelle 116 kommunikativ mit der Steuerung 110 gekoppelt. In einer Ausführungsform kann die Benutzerschnittstelle 116, ohne aber darauf beschränkt zu sein, einen oder mehrere Desktops, Laptops, Tablets und dergleichen umfassen. In einer anderen Ausführungsform umfasst die Benutzerschnittstelle 116 eine Anzeige, die verwendet wird, um Daten des Systems 100 für einen Benutzer anzuzeigen. Die Anzeige der Benutzerschnittstelle 116 kann jede in der Technik bekannte Anzeige umfassen. Zum Beispiel kann die Anzeige, ohne aber darauf beschränkt zu sein, eine Flüssigkristallanzeige (LCD), eine Anzeige auf Basis organische Leuchtdioden (OLED) oder eine CRT-Anzeige umfassen. Fachleute sollten erkennen, dass jede Anzeigevorrichtung, die mit einer Benutzerschnittstelle 116 integriert werden kann, für die Implementierung in der vorliegenden Offenbarung geeignet ist. In einer anderen Ausführungsform kann ein Benutzer Auswahlen und/oder Anweisungen als Reaktion auf Daten, die dem Benutzer angezeigt werden, über eine Benutzereingabevorrichtung der Benutzerschnittstelle 116 eingeben.
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In einer Ausführungsform beinhaltet das System 100 mindestens ein Halbleiterfertigungswerkzeug oder Halbleiterherstellungswerkzeug 118. Beispielsweise kann das Halbleiterherstellungswerkzeug 118 ein beliebiges in der Technik bekanntes Werkzeug umfassen, einschließlich, aber nicht beschränkt auf, einen Ätzer, Scanner, Stepper, Reiniger oder dergleichen. Ein Herstellungsprozess kann das Herstellen mehrerer Dies umfassen, die über die Oberfläche einer Probe (z. B. eines Halbleiterwafers oder dergleichen) verteilt sind, wobei jeder Die mehrere gemusterte Materialschichten umfasst, die eine Bauelementkomponente bilden. Jede strukturierte Schicht kann durch das Halbleiterherstellungswerkzeug 118 über eine Reihe von Schritten gebildet werden, die Materialabscheidung, Lithografie, Ätzen zum Erzeugen eines interessierenden Musters und/oder einen oder mehrere Belichtungsschritte (z. B. durchgeführt durch einen Scanner, einen Stepper, oder dergleichen) umfassen. Für die Zwecke der vorliegenden Offenbarung wird hierin angemerkt, dass das mindestens eine Halbleiterherstellungswerkzeug 118 ein einzelnes Halbleiterherstellungswerkzeug 118 sein kann oder eine Gruppe von Halbleiterherstellungswerkzeugen 118 darstellen kann.
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In einer anderen Ausführungsform werden LRD unter Verwendung einer beliebigen Kombination von Inline-Probenanalysewerkzeugen (z. B. Inspektionswerkzeugen 102 oder Metrologiewerkzeugen 106) nach einem oder mehreren Verarbeitungsschritten (z. B. Lithografie, Ätzen oder dergleichen) für interessierende Schichten in den Dies identifiziert. In dieser Hinsicht kann die Defekterkennung in verschiedenen Stadien des Herstellungsprozesses als Inline-Defekterkennung bezeichnet werden.
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Es wird hier darauf hingewiesen, dass die in 1A und die in 1 B gezeigten Ausführungsformen für die Zwecke der vorliegenden Offenbarung als Teile desselben Systems 100 oder verschiedener Systeme 100 betrachtet werden können.
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Außerdem wird hierin darauf hingewiesen, dass Komponenten innerhalb des in 1A dargestellten Systems 100 und Komponenten innerhalb des in 1 B dargestellten Systems 100 in direkter Kommunikation stehen oder über die Steuerung 110 kommunizieren können.
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2A - 2C sind konzeptionelle Veranschaulichungen der Aggregation von Defekten in mehreren Schichten einer Probe 104 gemäß einer oder mehreren Ausführungsformen der vorliegenden Offenbarung.
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Ausgewählte ausbeutebasierte Hit-Back-Analysemethoden und -prozesse für defektbegrenzte Ausbeute-Pareto umfassen die Korrelation von EOL-Ausbeuteausfällen mit Inline-Quellen, die den Ausfall verursachen. EOL-Ausbeuteausfälle leiten PFA an, oft in Form einer Querschnitts-TEM-Bestätigung eines physikalischen Defekts. Dieser physische Ort wird dann mit Inline-Defektorten zur Korrelation mit Inline-Lernen überlagert. Diese Analyse bietet häufig eine klare Kausalität für Ausbeuteausfälle, ist jedoch langsam (z. B. in der Größenordnung von Dutzenden pro Woche) und kann blind für Defektmodi sein, die in TEM schwer zu lokalisieren oder abzubilden sind.
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Ausgewählte ausbeutebasierte Hit-Back-Analysemethoden und -prozesse für defektbegrenzte Ausbeute-Pareto umfassen das direkte Überlagern der EOL-Elektrofehlerstelle mit Inline-Defektdaten. Beispielsweise können ausgewählte Logikentwurfsmethoden und Analysewerkzeuge es ermöglichen, dass elektrische Fehler an „Ketten“-Positionen lokalisiert werden, an denen der Fehler wahrscheinlich auftritt. Darüber hinaus ermöglichen ausgewählte Technologien, dass die Inline-Inspektion ausschließlich auf der Grundlage des Designlayouts zu potenziellen Kettenpositionsfehlern geführt wird.
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Wie in 2A gezeigt, kann eine Vielzahl von Defekten 200 in einer oder mehreren Schichten 202 der Probe 104 (z. B. drei (3) Schichten 202, wie in 2A dargestellt) durch eine beliebige Komponente des Systems 100 detektiert werden, einschließlich, aber nicht beschränkt auf, das Inspektionswerkzeug 102 oder das Metrologiewerkzeug 106.
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Wie in 2B gezeigt, kann zusätzlich zu der Vielzahl von Defekten 200, die in der einen oder den mehreren Schichten 202 der Probe 104 detektiert werden, eine EOL-Sortierausbeutekarte 204 eine Referenz einer oder mehrerer Stellen 206 bereitstellen, die eine oder mehrere Die-Ausfallketten 208 auf der Probe 104 enthalten.
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Wie in 2C gezeigt, können die eine oder mehreren Schichten 202, die den einen oder die mehreren Defekte 200 enthalten, und die EOL-Sortierausbeutekarte 204, die die eine oder mehreren Positionen 206 mit der einen oder den mehreren Die-Ausfallketten 208 enthält, grafisch als Hit-Back-Analysekarte 210 dargestellt werden, in der alle detektierten Defekte zu einer einzigen Draufsichtdarstellung der Probe 104 zusammengeführt werden. In der Hit-Back-Analysekarte 210 werden die möglichen Die-Ausfallketten 208 mit den Inline-Inspektionsergebnissen überlagert und eine oder mehrere Fehlstellen 212 und/oder eine oder mehrere Trefferstellen 214 bestimmt. Beispielsweise ist eine Fehlstelle 212 eine Stelle, an der der eine oder die mehreren Defekte 200 nicht überlappen und/oder an der sie, gemäß statistischer Wahrscheinlichkeit festgestellt, nicht die eine oder mehreren Die-Ausfallketten 208 verursachen. Als weiteres Beispiel ist eine Trefferstelle 214 eine Stelle, an der sich der eine oder die mehreren Defekte 200 überlappen und/oder an der sie mit einer festgestellten ausgewählten statistischen Wahrscheinlichkeit die eine oder die mehreren Die-Ausfallketten 208 verursachen.
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Es wird hier angemerkt, dass die eine oder mehreren Fehlstellen 212 und/oder die eine oder mehreren Trefferstellen 214 durch einen Bereich der einen oder mehreren Die-Ausfallketten 208 dargestellt sein können. Beispielsweise kann der Bereich einen Schwellenwert (z. B. in Mikrometern (|jm)) darstellen, bei dem ein Defekt innerhalb des Fehlerbereichs eine ausgewählte prozentuale Wahrscheinlichkeit hat, die Die-Ausfallkette zu verursachen. Es wird hierin angemerkt, dass die eine oder mehreren Fehlstellen 212 und/oder die eine oder mehreren Trefferstellen 214 Eigenschaften umfassen können, wie etwa, aber nicht darauf beschränkt, Film- oder Schichtdicke, Filmzusammensetzung, Waferebenheit, Wafertopographie, spezifischer Widerstand, lokalisierte Belastungsmessungen oder Messungen der kritischen Dimension können auf einen Hotspot oder ein räumliches Muster hinweisen, in dem wahrscheinlich zusätzliche Defekte auftreten oder für die die Zuverlässigkeit besonders beeinträchtigt sein kann.
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3 veranschaulicht ein Diagramm 300, das die Anzahl von Treffern (Zählungen) mit der Überlagerungsschwellenwertgröße (in µm) vergleicht, gemäß einer oder mehreren Ausführungsformen der vorliegenden Offenbarung. In einer Ausführungsform würde sich ein Bereich 302, der einen kleinen Überlagerungsschwellenwert darstellt, nahe der linken Seite des Diagramms 300 befinden und kann Defekte verfehlen, die einen Fehler verursachen, was zu einem Überlagerungsfehler führt. Beispielsweise kann der Bereich 302 von der Defektlokalisierungsgenauigkeit (DLA) eines Inline-Probenanalysewerkzeugs abhängen. In einer anderen Ausführungsform würde sich ein Bereich 304, der einen großen Überlagerungsschwellenwert darstellt, nahe der rechten Seite des Diagramms 300 befinden und könnte Defekte erfassen, die den Fehler nicht verursachen, was zu falschen positiven Ergebnissen führen würde. In einer anderen Ausführungsform würde sich ein Bereich 306, der einen optimalen Überlagerungsschwellenwert darstellt, nahe der Mitte des Diagramms 300 befinden. Beispielsweise kann der Bereich 306 groß genug sein, um die Inline-Probenanalysewerkzeugs-DLA zu berücksichtigen, aber klein genug, dass die statistische Wahrscheinlichkeit falsch positiver LRD-Bestimmungen gering oder reduziert ist. Obwohl dies nicht einschränkend ist, kann beispielsweise ein Bereich mit mindestens einer Abmessung von 5 µm ausgewählt werden.
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Es wird hier angemerkt, dass das Stapeln von Dies ermöglichen kann, dass Dies von verschiedenen Stellen auf einer Probe 104 oder Dies von verschiedene Proben 104 grafisch verglichen werden. Bei korrekter Durchführung kann die Hit-Back-Erfassungsratenmetrik (ein Prozentsatz) die Anzahl von Ausfällen quantifizieren, die mit Inline-Defekten korrelieren. Hit-Back-Erfassungsraten von über 70 Prozent sind beispielsweise für Inline-Überwachungsprozesse keine Seltenheit.
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4 und 5A - 5C veranschaulichen allgemein LRD-Verfahren oder -Prozesse, die gemäß einer oder mehreren Ausführungsformen der vorliegenden Offenbarung beschrieben sind. In einer Ausführungsform umfassen die LRD-Verfahren oder - Prozesse LRD-Basislinien-Pareto unter Verwendung einer überlagerungsbasierten Hit-Back-Analyse in Verbindung mit einem Hochtemperatur-Betriebsdauer-(HTOL)-Burn-In.
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4 stellt ein Flussdiagramm eines Verfahrens oder Prozesses 400 dar, das die LRD-Verfahren oder -Prozesse gemäß einer oder mehreren Ausführungsformen der vorliegenden Offenbarung darstellt. Es wird hier darauf hingewiesen, dass die Schritte des Verfahrens oder Prozesses 400 ganz oder teilweise durch das in den 5A - 5C dargestellte System 500 implementiert werden können. Es wird jedoch ferner anerkannt, dass das Verfahren oder der Prozess 400 nicht auf das in den 5A - 5C veranschaulichte System 500 beschränkt ist, da zusätzliche oder alternative Ausführungsformen auf Systemebene alle oder einen Teil der Schritte des Verfahrens oder Prozesses 400 ausführen können.
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Es wird hier angemerkt, dass jeder Schritt des Verfahrens oder Prozesses 400 beliebige ausgewählte Dies innerhalb einer beliebigen ausgewählten Anzahl von Proben 104 beinhalten kann. Beispielsweise kann eine Population, ohne aber darauf beschränkt zu sein, ausgewählte Dies aus einer einzigen Probe 104, aus mehreren Proben 104 innerhalb einer Charge (z. B. einer Produktionscharge) oder ausgewählte Proben 104 aus mehreren Chargen umfassen.
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In einem Schritt 402 werden ein oder mehrere Wafer einer Vielzahl von Wafern mit hochempfindlicher Defektinspektion auf einer oder mehreren kritischen Schichten charakterisiert. In einer Ausführungsform stellt der Kasten 502 zumindest einen Teil des Systems 100 dar, wie es in den 1A und 1B gezeigt ist. In dieser Hinsicht können die Schritte des Verfahrens oder Prozesses 400 ganz oder teilweise durch das System 100 implementiert werden, das in den 1A und 1B gezeigt ist. In Kasten 502 wird eine Vielzahl von Wafern gemäß einer Anzahl (z. B. einige Zehn, Hundert, Tausend) von Schritten hergestellt, die durch eine Anzahl von Herstellungsprozessen durchgeführt werden. Beispielsweise kann die Herstellung durch das mindestens eine Halbleiterherstellungswerkzeug 118 durchgeführt werden.
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Nach der Herstellung werden ein oder mehrere Wafer der Vielzahl von Wafern einer hochempfindlichen Inspektion (z. B. Breitbandplasmainspektion oder dergleichen) auf allen kritischen Schichten (z. B. zwischen 20-50 Schichten) mit vollständiger oder nahezu vollständiger SEM-Überprüfung unterzogen.
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Beispielsweise können der eine oder die mehreren Wafer zwischen 20-50 kritische Schichten umfassen, abhängig von der Designregel des einen oder der mehreren Wafer. Ausgewählte Inspektionssysteme für gemusterte Wafer beinhalten Technologien, die Designdaten nutzen, um kleine Inspektionsbereiche (z. B. in der Größenordnung von Mikrometern) zu definieren, die sich ausschließlich auf kritische Muster konzentrieren. Die Verwendung dieser designbasierten Technologien zur Untersuchung von Mustern im Zusammenhang mit potenziellen Kettenfehlern führt zu Untersuchungsergebnissen, die aus Defekten bestehen, die stark mit der End-Of-Line-Ausbeute korrelieren. Diese direktere Technik ermöglicht eine schnellere Durchlaufzeit bei der Analyse, ermöglicht eine höhere Stichprobe (Hunderte von Defekten/Wafer) und kann eine erfolgreiche Kausalität bei Defektmodi liefern, die bei EOL schwer physisch zu finden sind.
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Als weiteres Beispiel kann die SEM-Überprüfung 100 Prozent betragen. Kritische Defekttypen können unter Verwendung von Attributinformationen des Inspektionswerkzeugs 102 in Verbindung mit deterministischen Klassierungs- oder maschinellen Lernanalysesystemen im Werkzeug bestimmt werden, um potenzielle LRD zu erkennen. Dies kann direkt auf dem Inspektionswerkzeug 102, auf dem Metrologiewerkzeug 106 oder in einem Offline-Analysesystem erfolgen.
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In einer anderen Ausführungsform werden zusätzliche Schichten, die der einen oder den mehreren kritischen Schichten folgen, ausgewählt, um Änderungen in der Morphologie auf kritische Defekte hin zu beobachten, während der Wafer die Verarbeitung weiter durchläuft (z. B. durch einen oder mehrere Herstellungsprozesse läuft). Zum Beispiel kann eine anschließende Reinigung den Defekt entfernen, ein abgeschiedener Film kann den Defekt einbetten, ein Rückätzschritt kann den Defekt dekorieren oder dergleichen.
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In einem Schritt 404 wird eine elektrische Wafersortierung (EWS) auf der Vielzahl von Wafern durchgeführt, basierend auf der Charakterisierung mit hochempfindlicher Defektinspektion auf der einen oder den mehreren kritischen Schichten des einen oder der mehreren Wafer. In Kasten 504 wird die Vielzahl von Wafern Tests auf Waferebene unterzogen, wobei Dies immer noch physisch auf jedem Wafer vorhanden sind, und verpackt. Die Vielzahl von Wafern wird in „EWS-Bestanden“- und „EWS-Nicht-Bestanden“-Sätze der Vielzahl von Wafern sortiert.
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In einem Schritt 406 wird eine Hit-Back-Analyse an mindestens einigen aus einem Satz von Wafern durchgeführt, die die EWS nicht bestehen. In Kasten 506 wird eine Hit-Back-Analyse an einigen oder allen des Satzes von Wafern durchgeführt, die die EWS nicht bestehen. Die Tests auf Waferebene für den nicht-bestehenden Satz der Vielzahl von Wafern werden mit der einen oder den mehreren kritischen Schichten unter Verwendung von Überlagerung korreliert. Es wird hier angemerkt, dass der Hit-Back-Analyseprozess in den 2A - 2C und 3 dargestellt und beschrieben ist.
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In einem Schritt 408 werden ein oder mehrere Belastungstests an mindestens einem Teil eines Satzes von Wafern durchgeführt, die die EWS bestehen. In Kasten 508 werden der eine oder die mehreren Belastungstests an einigen oder allen des Satzes von Wafern durchgeführt, die die EWS bestehen. Zum Beispiel enthalten einige oder alle des Satzes von Wafern, die die EWS bestehen, alle Dies oder eine gezielte Auswahl an Dies mit zuverlässigkeitsrelevanten Defekten. Beispielsweise kann mit deterministischem Klassieren auf dem Werkzeug oder Analysesystemen auf Basis maschinellen Lernens bestimmt werden, welche Wafer aus dem Satz von Wafern die EWS bestehen. Der Satz von Wafern aus der Vielzahl von Wafern, der die EWS besteht, wird in Sätze der Vielzahl von Wafern einsortiert, die einen Belastungstest bestehen bzw. den Belastungstest nicht bestehen.
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Es wird hier angemerkt, dass das Entfernen des „EWS-Nicht-Bestanden“-Satzes der Vielzahl von Wafern in Schritt 404 / Kasten 504 vor der Anwendung des einen oder der mehreren Belastungstests in Schritt 408 / Kasten 508 zum Subtrahieren von Informationen führt, die sich nicht auf LRD beziehen, bevor ein oder mehrere Belastungstests durchgeführt werden. Außerdem wird hierin angemerkt, dass der eine oder die mehreren Belastungstests möglicherweise gesteuert werden müssen, um zu verhindern, dass gute Wafer fälschlicherweise gebrochen werden, was zu falschen Negativen führt, aber gesteuert werden müssen, um zu verhindern, dass schlechte Wafer bestehen, was zu falschen Positiven führt.
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Der eine oder die mehreren Belastungstests beinhalten ein Burn-In mit hohem Beschleunigungsfaktor, wie zum Beispiel intensive HTOL-Burn-In-Tests. Beispielsweise kann der HTOL-Burn-In-Test ein Bauelement bei einer erhöhten Temperatur, einer hohen Spannung und/oder einem dynamischen Betrieb für eine vordefinierte Zeitdauer belasten. In einer anderen Ausführungsform können der eine oder die mehreren Belastungstests Burn-to-Failure-Tests beinhalten. Zum Beispiel kann das Belasten von Wafern zum Aktivieren von LRD das Erhitzen des Wafers in einem Ofen und das Testen bei einer erhöhten Temperatur, das Abkühlen des Wafers und das Testen bei einer niedrigen Temperatur (z. B. -20 Grad Celsius (°C)), das Testen bei einer ungeeigneten Spannung (z. B. 5 Volt (V) anstelle von 3 V) oder dergleichen beinhalten.
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In einem Schritt 410 werden zumindest einige des Satzes von Wafern, die die EWS bestanden haben und dem einen oder den mehreren Belastungstests unterzogen wurden, einem abschließenden Test unterzogen. In Kasten 510 kann der abschließende Test das Entfernen des Satzes der Vielzahl von Wafern, der den/die Belastungstest(s) bestanden hat nach einem oder mehreren Belastungstests ermöglichen. Es wird hierin angemerkt, dass das Entfernen des Satzes der Vielzahl von Wafern, der den/die Belastungstest(s) bestanden hat, nach dem einen oder den mehreren Belastungstests in Kombination mit dem Entfernen des Satzes der Vielzahl von Wafern, der die EWS nicht bestanden hat, in Schritt 404 /Kasten 504 vor der Anwendung des einen oder der mehreren Belastungstests in Schritt 408 / Kasten 508 die Bestimmung von Wafern mit LRD ermöglicht.
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In einem Schritt 412 wird eine Hit-Back-Zuverlässigkeitsanalyse an einem Satz von Wafern durchgeführt, die die EWS bestehen und den einen oder die mehreren Belastungstests nicht bestehen. In Kasten 512 wird eine Hit-Back-Analyse an einigen oder allen des Satzes von Wafern durchgeführt, die die EWS nicht bestehen. Die Tests auf Waferebene für den nicht-bestehenden Satz der Vielzahl von Wafern werden mit der einen oder den mehreren kritischen Schichten unter Verwendung von Überlagerung korreliert. Es wird hier angemerkt, dass der Hit-Back-Analyseprozess in den 2A - 2C und 3 dargestellt und beschrieben ist. Die Zuverlässigkeits-Hit-Back-Analyse liefert eine Referenz des LRD, der den Zuverlässigkeitsausfall verursacht, bevor der LRD aktiviert wird.
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In einem Schritt 414 werden die Hit-Back-Analyse und die Zuverlässigkeits-Hit-Back-Analyse kombiniert und analysiert, um einen geografischen Ort des durch LRD verursachten Fehlers zu bestimmen. In Kasten 514 umfasst die Analyse eine Bitmap-Analyse und/oder eine Blockketten-Fehleranalyse. Beispielsweise können die Bitmap-Analyse und/oder die Blockketten-Fehleranalyse eine (x, y)-Position für den bestimmten LRD oder eine Fehlerlokalisierung für den bestimmten LRD bestimmen. Es wird hier angemerkt, dass die Zuverlässigkeits-Hit-Back-Analyse allein analysiert werden kann, um einen geografischen Ort des durch LRD verursachten Fehlers zu bestimmen.
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In einem Schritt 416 wird eine geografische Hit-Back-Analyse der geografischen Orte von Fehlern durchgeführt, die durch die LRD verursacht werden. In Kasten 516 verwendet die geografische Hit-Back-Analyse von elektrischen Die-Ausfallketten zu Inline-Defektorten geometriebasierte Überlagerungsalgorithmen, um die punktbasierte Inline-Defektortung mit bereichsbasierter Meldung von EOL-Ketten zu kombinieren. Zum Beispiel können die elektrischen Die-Ausfallkettenorte sowohl Schichtinformationen als auch (x, y)-Abbildung verwenden. Die geografische Hit-Back-Analyse überlagert Informationen aus der Bitmap-Analyse und/oder der Blockketten-Fehleranalyse in Kasten 514 und Informationen aus einem Ausbeutemanagementsystem, das in Kasten 518 dargestellt ist. Zum Beispiel kann das Ausbeutemanagementsystem in Kasten 518 eine Ergebnisdatei von dem System 100 und/oder Komponenten des Systems 100 (z. B. dem mindestens einen Halbleiterherstellungswerkzeug 118 oder dergleichen) in Kasten 502 empfangen. Es wird hier angemerkt, dass die für die geografische Hit-Back-Analyse verwendeten Wafer bei allen wichtigen Prozessschritten des Verfahrens oder Prozesses 400 inspiziert werden sollten, um Lücken in der möglichen Kausalität des EOL-Fehlers zu vermeiden. Beispielsweise sollten alle gefundenen Defekte zur Analyse verwendet werden, nicht nur Defekte, die durch nachfolgende Überprüfungsschritte klassifiziert werden.
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Es wird hier angemerkt, dass ein zusätzliches System innerhalb des Systems zum Identifizieren latenter Zuverlässigkeitsdefekte enthalten sein kann, wie es in den 5A - 5C dargestellt ist, welches die Rohdefektinformationen zur Verwendung während der Überlagerung aufzeichnet und speichert.
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In einem Schritt 418 werden ein oder mehrere Defektbilder, die die LRD enthalten, erzeugt. Mit Verweis auf 5B wird eine Galerie oder ein Satz 520 von Defektbildern 520a gemäß der geografischen Hit-Back-Analyse von Kasten 516 erzeugt. Beispielsweise enthält jedes Defektbild 520a eine Darstellung eines LRD 520b, der einen Zuverlässigkeitsfehler verursacht, bevor der LRD aktiviert wird, wodurch umsetzbare Informationen über die Grundursache des Fehlers bereitgestellt werden. Es wird hier angemerkt, dass es wichtig ist, den LRD 520b innerhalb des Fehlerbildes 520a darzustellen, bevor der LRD 520b aktiviert wird, da es wahrscheinlich ist, dass die Aktivierung des LRD dazu führen würde, dass nicht bestimmt werden kann, was den Fehler verursacht hat (z. B. aufgrund einer teilweisen oder vollständigen Zerstörung des LRD während der Aktivierung oder dergleichen). Beispielsweise kann festgestellt werden, dass eine Kupferummantelung innerhalb eines Prozessspielraums LRD verursacht, was einem Ingenieurteam die Überprüfung und Gegenmaßnahmen ermöglicht, bevor die Kupferummantelung zerstört wird, wenn sie aktiviert wird (wodurch z.B. ein Wert für einen Herstellungsprozess, ein System oder ein Team bereitgestellt wird).
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In einem Schritt 420 werden eine oder mehrere statistische Darstellungen der LRD erzeugt. Bezugnehmend auf 5C wird ein Graph 522, der die Anzahl pro LRD-Typ mit der Anzahl von LRD-Typen vergleicht, nach der geografischen Hit-Back-Analyse von Kasten 516 erzeugt. In einem Beispiel ist der Graph 522 als Veranschaulichung oder Lehrmittel für eine kontinuierliche Verbesserung in Bezug auf die Reduzierung der Anzahl von LRD-Typen und der Anzahl pro LRD-Typ verwendbar, was eine kontinuierliche Verbesserung der grundlegenden LRD-Pareto-Reduzierung vorantreiben und somit einen Wert für ein Unternehmen bieten kann, das die Systeme und Verfahren zum Identifizieren von LRD in Halbleiterbauelementen einsetzt.
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Es wird hier angemerkt, dass der Satz 520 von Defektbildern 520a und/oder der Graph 522 auf der Benutzerschnittstelle 116 angezeigt werden können, wie in den 1A und 1B gezeigt und in der gesamten vorliegenden Offenbarung beschrieben. Zusätzlich wird hierin angemerkt, dass der Satz 520 von Defektbildern 520a und/oder der Graph 522 auf einer von der Benutzerschnittstelle 116 getrennten Anzeigevorrichtung angezeigt werden können.
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Es wird hier angemerkt, dass die Systeme und Verfahren zum Identifizieren von latenten Zuverlässigkeitsdefekten extrinsische (Defekt-)Zuverlässigkeitsausfälle adressieren können, aber möglicherweise nicht dazu bestimmt sind, intrinsische Ausfälle (z. B. zeitabhängiger dielektrischer Durchbruch, Hot-Carrier-Injektionen oder dergleichen) zu adressieren.
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Basierend auf der in der gesamten vorliegenden Offenbarung bereitgestellten Beschreibung umfasst eine nicht einschränkende Kombination von Ausführungsformen der Systeme und Verfahren zum Identifizieren latenter Zuverlässigkeitsdefekte in Halbleitervorrichtungen Inline-Defektinspektionswerkzeuge (z. B. Breitbandplasma oder dergleichen), die gekoppelt sind mit In-Line-Technologien, die Designdaten nutzen, um kleine (z. B. in der Größenordnung von Mikrometern) Inspektionsbereiche zu definieren, die sich auf kritische Muster konzentrieren, Ausbeute-Management-Analysesystemen und - prozessen, EWS-Testdaten, Abschlusstestdaten und Belastungstests (z. B. HTOL-Burn-In, oder ähnliches). Diese Kombination von Ausführungsformen der Systeme und Verfahren zum Identifizieren von LRD in Halbleiterbauelementen liefert den Halbleiterherstellungsprozessen ein genaues Bild (z. B. ein wörtliches und/oder bildliches Bild) einer LRD-Basislinie, die ausreichend detailliert ist, um eine kontinuierliche Reduzierung von Zuverlässigkeitsdefekten voranzutreiben. Zum Beispiel können die Systeme und Verfahren zum Identifizieren latenter Zuverlässigkeitsdefekte in Halbleitervorrichtungen Inline-SEM-Bilder der LRD vor der Aktivierung liefern und ohne die durch PFA-Schichtabtragung verursachten Kollateralschäden. Als ein weiteres Beispiel können die Systeme und Verfahren zum Identifizieren latenter Zuverlässigkeitsdefekte in Halbleiterbauelementen ein LRD-Pareto basierend auf den tatsächlichen Defektmechanismen anstelle der resultierenden elektrischen Eigenschaften liefern. Als ein weiteres Beispiel können die Systeme und Verfahren zum Identifizieren latenter Zuverlässigkeitsdefekte in Halbleiterbauelementen Zuverlässigkeitsausfälle vom PPM- auf das PPB-Niveau reduzieren.
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6 veranschaulicht ein Verfahren oder einen Prozess 600 zum Verwenden der Systeme und Verfahren zum Identifizieren von LRD gemäß einer oder mehreren Ausführungsformen der vorliegenden Offenbarung. Es wird hier angemerkt, dass die Schritte des Verfahrens oder Prozesses 600 das gesamte oder einen Teil des Verfahrens oder Prozesses 400, der in 4 / des Systems 500, das in 5A - 5C dargestellt ist, implementieren können. Es wird jedoch ferner anerkannt, dass das Verfahren oder der Prozess 600 nicht auf das in 4 veranschaulichte Verfahren oder den Prozess 400 / das in 5A-5C veranschaulichte System 500 beschränkt ist, da zusätzliche oder alternative Ausführungsformen auf Systemebene alle oder einen Teil der Schritte des Verfahrens oder Prozesses 600 ausführen können.
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In einem Schritt 602 können die Systeme und Verfahren zum Identifizieren von LRD in ausgewählten Intervallen verwendet werden, um Änderungen der LRD innerhalb von Halbleiterbauelementen zu bestimmen. In einer Ausführungsform können einige oder alle Schritte des Verfahrens oder Prozesses 400 in Verbindung mit dem System 500 verwendet werden. Zum Beispiel kann ein Hersteller von Halbleiterbauelementen die Systeme und Verfahren zum Identifizieren von LRD in Halbleiterbauelementen in regelmäßig beabstandeten oder unregelmäßig beabstandeten Intervallen verwenden, um eine genaue Ansicht des sich ständig ändernden LRD-Pareto über die Zeit bereitzustellen. Es wird hier angemerkt, dass die Intervalle zumindest teilweise durch die Ausgabe des einen oder der mehreren Halbleiterherstellungsprozesse, durch die Zeit zwischen Durchläufen des einen oder der mehreren Halbleiterherstellungsprozesse oder dergleichen definiert sein können.
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In einem Schritt 604 werden ausgewählte LRD-Pareto-Elemente basierend auf den Ergebnissen der Systeme und Verfahren zum Identifizieren von LRD überprüft. Zum Beispiel kann der Hersteller von Halbleiterbauelementen Ingenieurteams zur Untersuchung der Top-3-Pareto-Elemente (z. B. ausgewählt basierend auf der Häufigkeit des Auftretens, entweder ungewichtet oder gewichtet) zuweisen, die die Systeme und Verfahren zum Identifizieren latenter Zuverlässigkeitsdefekte in Halbleiterbauelementen verwenden können, um das Prozessfenster, die Prozessdefektivität, die Werkzeugdefektivität und andere Einflüsse auf die LRD-Bildung besser verstehen zu können.
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In einem Schritt 606 werden eine oder mehrere Anpassungen für ausgewählte Halbleiterherstellungswerkzeuge basierend auf der Überprüfung der ausgewählten LRD-Pareto-Elemente bestimmt. Zum Beispiel können die Ingenieurteams Anpassungen festlegen, einschließlich, aber nicht beschränkt auf, Rezeptänderungen für Prozesswerkzeuge, Änderungen von Upgrades von Prozesswerkzeugen, Änderungen von neuen Prozesswerkzeugen, Änderungen von neuen Rohstoffen oder dergleichen. Beispielsweise können die Änderungen die Designspezifikation (z. B. Filmdicke; Größe, Form, Ausrichtung oder Position eines hergestellten Merkmals; oder dergleichen) der Wafer oder der Dies auf den Wafern betreffen. Die Ingenieurteams können Steuersignale erzeugen, die über eine Vorwärtskopplungsschleife oder Rückkopplungsschleife an die ausgewählten Halbleiterherstellungswerkzeuge bereitgestellt werden können (z. B. über verdrahtete oder drahtlose Verbindungen übertragen, über eine Speichervorrichtung übertragen oder dergleichen), von den ausgewählten Halbleiterherstellungswerkzeugen empfangen werden können und von den ausgewählten Halbleiterherstellungswerkzeugen implementiert werden können. Es wird hierin jedoch angemerkt, dass die Ingenieurteams die Anpassungen manuell vornehmen können.
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In einem Schritt 608 werden zusätzliche LRD-Pareto-Elemente basierend auf den Ergebnissen der Systeme und Verfahren zum Identifizieren von LRD überprüft. Da beispielsweise die LRD-Quellen betreffend die Top-3-Pareto-Elemente nach der Anpassung des Halbleiterherstellungswerkzeugs verringert sind, können die Ingenieurteams mit der Arbeit an den neuen Top-3-Pareto-Elementen beginnen (z. B. Elemente 4-6 der Ergebnisse der Systeme und Verfahren zum Identifizieren von LRD, in einem Beispiel). Auf diese Weise durchläuft der Halbleiterbauelementhersteller im Laufe der Zeit eine Gesamtverbesserung der LRD-Niveaus. Der Halbleiterbauelementhersteller kann neue und wiederauftretende LRD-Mechanismen verstehen, insbesondere diejenigen, die an eine bestimmte Technologie gebunden sind, aber nicht an andere.
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Es wird hier angemerkt, dass der Halbleiterbauelementhersteller die Wirksamkeit der Änderungen durch das LRD-Pareto durch entworfene Experimente auf dedizierten Wafern im Anschluss an einige oder alle Schritte in dem Verfahren oder Prozess 600 validieren kann.
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In dieser Hinsicht kann der Halbleiterbauelementhersteller die Ergebnisse aus den Systemen und Verfahren zum Identifizieren latenter Zuverlässigkeitsdefekte in Halbleiterbauelementen als Teil des Herstellungsauditprozesses und/oder der Herstellungszertifizierung verwenden, um eine Verpflichtung zur kontinuierlichen Verbesserung durch systematisches Angehen von Quellen von Problemen hinsichtlich latenter Zuverlässigkeitsdefekte mit geeigneten Aktivitäten zur Defektreduzierung zu dokumentieren und um auf Abweichungen in den Halbleiterherstellungsprozessen zu überwachen, um festzustellen, ob die Halbleiterherstellungsprozesse die Quelle der latenten Zuverlässigkeitsdefekte sind und/oder sein können.
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Es wird hier angemerkt, dass die Verfahren oder Prozesse 400 und 600 nicht auf die bereitgestellten Schritte und/oder Teilschritte beschränkt sind. Die Verfahren oder Prozesse 400 und 600 können mehr oder weniger Schritte und/oder Teilschritte umfassen. Die Verfahren oder Prozesse 400 und 600 können die Schritte und/oder Teilschritte gleichzeitig ausführen. Die Verfahren oder Prozesse 400 und 600 können die Schritte und/oder Teilschritte nacheinander ausführen, einschließlich in der bereitgestellten Reihenfolge oder einer anderen als der bereitgestellten Reihenfolge. Daher sollte die obige Beschreibung nicht als Einschränkung des Umfangs der vorliegenden Offenbarung, sondern lediglich als Veranschaulichung interpretiert werden.
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Weitere nicht einschränkende Beispiele dafür, wie und/oder wann die Systeme und Verfahren zum Identifizieren latenter Zuverlässigkeitsdefekte in Halbleiterbauelementen zu verwenden sind, umfassen die US-Patentanmeldung Nr.
17/101,856 , eingereicht am 23. November 2020, und das US-Patent Nr.
10,761,128 , herausgegeben am 1. September 2020, die beide hierin vollständig aufgenommen sind. Zum Beispiel können die Systeme und Verfahren zum Identifizieren latenter Zuverlässigkeitsdefekte in Halbleiterbauelementen ein Verständnis darüber liefern, wie und/oder wann Teiledurchschnittsprüfung (Part Average Testing, PAT), Inline-Teiledurchschnittsprüfung (I-PAT) und geografische Teiledurchschnittsprüfung (G-PAT) anzuwenden sind zum Screenen und Überwachen von Wafern, wie in den oben aufgenommenen Referenzen beschrieben.
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In dieser Hinsicht beinhalten die Vorteile der vorliegenden Offenbarung das Durchführen des Hit-Back auf endgültige Testdaten nach einem intensiven HTOL-Burn-In-Test oder einem anderen Belastungstest, der dazu ausgelegt ist, LRDs zu aktivieren, damit sie sich als Fehler zeigen. Zu den Vorteilen der vorliegenden Offenbarung gehört auch eine Analysesoftware, die die Überlagerung von Test- auf Scan-Kettendaten durchführt und ausbeutebegrenzende Fehler aus dem Datensatz entfernt. Zu den Vorteilen der vorliegenden Offenbarung gehört auch eine Fähigkeit, das Fortschreiten eines Defekts durch Erfassen von Inline-SEM-Bildern in mehreren Schichten zu sehen.
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Der hier beschriebene Gegenstand veranschaulicht manchmal verschiedene Komponenten, die in anderen Komponenten enthalten oder mit diesen verbunden sind. Es versteht sich, dass solche abgebildeten Architekturen lediglich beispielhaft sind und dass tatsächlich viele andere Architekturen implementiert werden können, die die gleiche Funktionalität erreichen. In konzeptioneller Hinsicht ist jede Anordnung von Komponenten zum Erzielen der gleichen Funktionalität effektiv so „assoziiert“, dass die gewünschte Funktionalität erreicht wird. Daher können hierin beliebige zwei Komponenten, die kombiniert werden, um eine bestimmte Funktionalität zu erreichen, als miteinander „assoziiert“ betrachtet werden, so dass die gewünschte Funktionalität erreicht wird, unabhängig von Architekturen oder Zwischenkomponenten. Ebenso können beliebige zwei so assoziierte Komponenten auch als miteinander „verbunden“ oder „gekoppelt“ angesehen werden, um die gewünschte Funktionalität zu erreichen, und beliebige zwei Komponenten, die derart assoziiert werden können, können auch als miteinander „koppelbar“ angesehen werden, um die gewünschte Funktionalität zu erreichen. Spezifische Beispiele für koppelbar umfassen, sind aber nicht beschränkt auf, physikalisch wechselwirkungsfähige und/oder physikalisch wechselwirkende Komponenten und/oder drahtlos wechselwirkungsfähige und/oder drahtlos wechselwirkende Komponenten und/oder logisch wechselwirkungsfähige und/oder logisch wechselwirkende Komponenten.
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Es wird davon ausgegangen, dass die vorliegende Offenbarung und viele ihrer begleitenden Vorteile durch die vorstehende Beschreibung verständlich werden, und es ist offensichtlich, dass verschiedene Änderungen an Form, Konstruktion und Anordnung der Komponenten vorgenommen werden können, ohne von dem offenbarten Gegenstand abzuweichen oder ohne alle seine materiellen Vorteile aufzugeben. Die beschriebene Form dient lediglich der Erläuterung, und es ist die Absicht der folgenden Ansprüche, solche Änderungen zu umfassen und einzuschließen. Darüber hinaus versteht es sich, dass die Erfindung durch die beigefügten Ansprüche definiert ist.
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ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Zitierte Patentliteratur
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- US 62/967964 [0001]
- US 17/101856 [0076]
- US 10761128 [0076]
