KR20220133958A - 반도체 디바이스들에서 잠재적 신뢰성 결함들을 식별하기 위한 시스템 및 방법 - Google Patents

Abstract

반도체 디바이스들에서 잠재적 신뢰성 결함들(LRD)을 식별하기 위한 시스템 및 방법은 복수의 웨이퍼들의 합격 세트 및 복수의 웨이퍼들의 불합격 세트를 결정하기 위해 하나 이상의 인라인 샘플 분석 툴로부터 수신되는 복수의 웨이퍼들 중 적어도 일부에 대해 하나 이상의 응력 테스트 툴로 하나 이상의 응력 테스트를 수행하고, 복수의 웨이퍼들의 불합격 세트 중 적어도 일부에 대해 신뢰성 히트백 분석을 수행하고, 하나 이상의 잠재적 신뢰성 결함(LRD)에 의해 야기된 하나 이상의 다이 불합격 체인의 하나 이상의 지리적 위치를 결정하기 위해 신뢰성 히트백 분석을 분석하고, LRD에 의해 야기된 하나 이상의 다이 불합격 체인의 하나 이상의 지리적 위치에 대해 지리적 히트백 분석을 수행하도록 구성된다.

Description

반도체 디바이스들에서 잠재적 신뢰성 결함들을 식별하기 위한 시스템 및 방법

관련 출원에 대한 상호 참조

본 출원은, 2020년 1월 30일자로 출원된 미국 가출원 제62/967,964호의 35 U.S.C. § 119(e) 하의 이익을 주장하고, 이 미국 가출원은 본 명세서에 그 전체가 참조로 포함된다.

기술분야

본 개시내용은 일반적으로 반도체 디바이스들에 관한 것으로, 더 구체적으로는, 반도체 디바이스들에서 잠재적 신뢰성 결함(latent reliability defect)들을 식별하기 위한 시스템들 및 방법들에 관한 것이다.

반도체 디바이스들의 제작은 전형적으로, 기능하는 디바이스를 형성하기 위해 수백 또는 수천 개의 프로세싱 단계들을 요구할 수도 있다. 이들 프로세싱 단계들 동안, 다양한 검사 및/또는 계측 측정들이 수행되어 결함들을 식별하거나 그리고/또는 디바이스들 상의 다양한 파라미터들을 모니터링할 수도 있다. 디바이스의 기능성을 검증 또는 평가하기 위해 전기적 테스팅이 또한 수행될 수도 있다. 그러나, 일부 검출된 결함들 및 계측 에러들이 디바이스 오류(device failure)를 명확하게 표시할 만큼 중요할 수도 있지만, 변동들이 적으면 작업 환경에의 노출 후에 디바이스의 조기 신뢰성 오류(early reliability failure)들이 야기될 수도 있다. 자동차, 군사, 항공 및 의료 적용예들과 같은, 반도체 디바이스들의 위험 회피 사용자(risk-averse user)들은, 현재 백만분율(parts-per-million; PPM) 레벨들을 초과하는, 십억분율(parts-per-billion; PPB) 범위에서 오류 레이트들을 찾는 것을 시작하고 있다. 자동차, 군사, 항공 및 의료 적용예들에 있어서의 반도체 디바이스들에 대한 수요가 계속 증가함에 따라, 신뢰성 결함들을 인식 및 제어하는 것은 이들 산업 요건들을 충족시키는 것에 대한 핵심이다. 그에 따라, 신뢰성 결함 검출을 위한 시스템들 및 방법들을 제공하는 것이 바람직할 수도 있다.

본 개시내용의 하나 이상의 실시예에 따른 시스템이 개시된다. 하나의 예시적인 실시예에서, 이 시스템은, 하나 이상의 인라인 샘플 분석 툴(in-line sample analysis tool) 및 하나 이상의 응력 테스트 툴(stress test tool)에 통신가능하게 커플링된 제어기를 포함한다. 다른 예시적인 실시예에서, 제어기는, 프로그램 명령어들을 실행하도록 구성된 하나 이상의 프로세서를 포함하는데, 이 프로그램 명령어들은, 하나 이상의 프로세서가, 복수의 웨이퍼들의 합격 세트(passing set) 및 복수의 웨이퍼들의 불합격 세트(failing set)를 결정하기 위해 복수의 웨이퍼들 중 적어도 일부에 대해 하나 이상의 응력 테스트 툴로 하나 이상의 응력 테스트를 수행하게 한다. 다른 예시적인 실시예에서, 복수의 웨이퍼들은 하나 이상의 인라인 샘플 분석 툴로부터 수신된다. 다른 예시적인 실시예에서, 복수의 웨이퍼들 중 각각의 웨이퍼는 복수의 층들을 포함한다. 다른 예시적인 실시예에서, 복수의 층들 중 각각의 층은 복수의 다이들을 포함한다. 다른 예시적인 실시예에서, 제어기는, 프로그램 명령어들을 실행하도록 구성된 하나 이상의 프로세서를 포함하는데, 이 프로그램 명령어들은, 하나 이상의 프로세서가, 복수의 웨이퍼들의 불합격 세트 중 적어도 일부에 대해 신뢰성 히트백 분석(reliability hit-back analysis)을 수행하게 한다. 다른 예시적인 실시예에서, 제어기는, 프로그램 명령어들을 실행하도록 구성된 하나 이상의 프로세서를 포함하는데, 이 프로그램 명령어들은, 하나 이상의 프로세서가, 하나 이상의 잠재적 신뢰성 결함(latent reliability defect; LRD)에 의해 야기된 하나 이상의 다이 불합격 체인(die fail chain)의 하나 이상의 지리적 위치를 결정하기 위해 신뢰성 히트백 분석을 분석하게 한다. 다른 예시적인 실시예에서, 제어기는, 프로그램 명령어들을 실행하도록 구성된 하나 이상의 프로세서를 포함하는데, 이 프로그램 명령어들은, 하나 이상의 프로세서가, LRD에 의해 야기된 하나 이상의 다이 불합격 체인의 하나 이상의 지리적 위치에 대해 지리적 히트백 분석을 수행하게 한다.

본 개시내용의 하나 이상의 실시예에 따른 방법이 개시된다. 하나의 예시적인 실시예에서, 이 방법은, 복수의 웨이퍼들의 합격 세트 및 복수의 웨이퍼들의 불합격 세트를 결정하기 위해 복수의 웨이퍼들 중 적어도 일부에 대해 하나 이상의 응력 테스트 툴로 하나 이상의 응력 테스트를 수행하는 단계를 포함할 수도 있지만, 이에 제한되지 않는다. 다른 예시적인 실시예에서, 복수의 웨이퍼들은 하나 이상의 인라인 샘플 분석 툴로부터 수신된다. 다른 예시적인 실시예에서, 복수의 웨이퍼들 중 각각의 웨이퍼는 복수의 층들을 포함한다. 다른 예시적인 실시예에서, 복수의 층들 중 각각의 층은 복수의 다이들을 포함한다. 다른 예시적인 실시예에서, 이 방법은, 복수의 웨이퍼들의 불합격 세트 중 적어도 일부에 대해 신뢰성 히트백 분석을 수행하는 단계를 포함할 수도 있지만, 이에 제한되지 않는다. 다른 예시적인 실시예에서, 이 방법은, 하나 이상의 잠재적 신뢰성 결함(LRD)에 의해 야기된 하나 이상의 다이 불합격 체인의 하나 이상의 지리적 위치를 결정하기 위해 신뢰성 히트백 분석을 분석하는 단계를 포함할 수도 있지만, 이에 제한되지 않는다. 다른 예시적인 실시예에서, 이 방법은, LRD에 의해 야기된 하나 이상의 다이 불합격 체인의 하나 이상의 지리적 위치에 대해 지리적 히트백 분석을 수행하는 단계를 포함할 수도 있지만, 이에 제한되지 않는다.

본 개시내용의 하나 이상의 실시예에 따른 시스템이 개시된다. 하나의 예시적인 실시예에서, 이 시스템은 하나 이상의 인라인 샘플 분석 툴을 포함한다. 다른 예시적인 실시예에서, 이 시스템은 하나 이상의 응력 테스트 툴을 포함한다. 다른 예시적인 실시예에서, 이 시스템은, 하나 이상의 인라인 샘플 분석 툴 및 하나 이상의 응력 테스트 툴에 통신가능하게 커플링된 제어기를 포함한다. 다른 예시적인 실시예에서, 제어기는, 프로그램 명령어들을 실행하도록 구성된 하나 이상의 프로세서를 포함하는데, 이 프로그램 명령어들은, 하나 이상의 프로세서가, 복수의 웨이퍼들의 합격 세트 및 복수의 웨이퍼들의 불합격 세트를 결정하기 위해 복수의 웨이퍼들 중 적어도 일부에 대해 하나 이상의 응력 테스트 툴로 하나 이상의 응력 테스트를 수행하게 한다. 다른 예시적인 실시예에서, 복수의 웨이퍼들은 하나 이상의 인라인 샘플 분석 툴로부터 수신된다. 다른 예시적인 실시예에서, 복수의 웨이퍼들 중 각각의 웨이퍼는 복수의 층들을 포함한다. 다른 예시적인 실시예에서, 복수의 층들 중 각각의 층은 복수의 다이들을 포함한다. 다른 예시적인 실시예에서, 제어기는, 프로그램 명령어들을 실행하도록 구성된 하나 이상의 프로세서를 포함하는데, 이 프로그램 명령어들은, 하나 이상의 프로세서가, 복수의 웨이퍼들의 불합격 세트 중 적어도 일부에 대해 신뢰성 히트백 분석을 수행하게 한다. 다른 예시적인 실시예에서, 제어기는, 프로그램 명령어들을 실행하도록 구성된 하나 이상의 프로세서를 포함하는데, 이 프로그램 명령어들은, 하나 이상의 프로세서가, 하나 이상의 잠재적 신뢰성 결함(LRD)에 의해 야기된 하나 이상의 다이 불합격 체인의 하나 이상의 지리적 위치를 결정하기 위해 신뢰성 히트백 분석을 분석하게 한다. 다른 예시적인 실시예에서, 제어기는, 프로그램 명령어들을 실행하도록 구성된 하나 이상의 프로세서를 포함하는데, 이 프로그램 명령어들은, 하나 이상의 프로세서가, LRD에 의해 야기된 하나 이상의 다이 불합격 체인의 하나 이상의 지리적 위치에 대해 지리적 히트백 분석을 수행하게 한다.

전술한 일반적인 설명과 다음의 상세한 설명 양측 모두는 단지 예시적이고 설명적인 것이며, 청구된 바와 같은 본 발명을 반드시 제한하는 것은 아니라는 것이 이해되어야 한다. 본 명세서에 포함되고 그 일부를 구성하는 첨부 도면들은 본 발명의 실시예들을 예시하고, 일반적인 설명과 함께, 본 발명의 원리들을 설명하도록 기능한다.

본 개시내용의 수많은 이점들은 첨부 도면들을 참조하여 본 기술분야의 통상의 기술자들에 의해 더 잘 이해될 수도 있다:
도 1a는 본 개시내용의 하나 이상의 실시예에 따른, 잠재적 신뢰성 결함들(LRD)을 식별하기 위한 시스템의 블록도 뷰이다.
도 1b는 본 개시내용의 하나 이상의 실시예에 따른, LRD를 식별하기 위한 시스템의 블록도 뷰이다.
도 2a는 본 개시내용의 하나 이상의 실시예에 따른, 웨이퍼의 다수의 층들에 대한 인라인 결함 검사 결과들의 개념적 예시이다.
도 2b는 본 개시내용의 하나 이상의 실시예에 따른, 웨이퍼에 대한 엔드 오브 라인(end-of-line; EOL) 정렬 수율 맵(sort yield map)의 개념적 예시이다.
도 2c는 본 개시내용의 하나 이상의 실시예에 따른, 엔드 오브 라인(EOL) 정렬 수율 맵 및 웨이퍼의 다수의 층들에서의 인라인 결함 검사 결과들에 기초하는 결함들의 집계에 대한 히트백 분석의 개념적 예시이다.
도 3은 본 개시내용의 하나 이상의 실시예에 따른, 오버레이 문턱치(overlay threshold) 대 결함 히트들의 총 수를 예시하는 플롯이다.
도 4는 본 개시내용의 하나 이상의 실시예에 따른, LRD를 식별하기 위한 방법에서 수행되는 단계들을 예시하는 흐름도이다.
도 5a는 본 개시내용의 하나 이상의 실시예에 따른, LRD를 식별하기 위한 시스템(500)의 개념적 예시이다.
도 5b는 본 개시내용의 하나 이상의 실시예에 따른, 웨이퍼 상의 관찰된 LRD의 예시들이다.
도 5c는 본 개시내용의 하나 이상의 실시예에 따른, 웨이퍼 상에서 관찰되는 LRD의 타입 대 LRD 타입의 빈도를 예시하는 막대 그래프이다.
도 6은 본 개시내용의 하나 이상의 실시예에 따른, LRD를 식별하기 위한 시스템들 및 방법들을 이용하기 위한 방법에서 수행되는 단계들을 예시하는 흐름도이다.

첨부 도면들에 예시되는 개시된 청구 대상에 대한 참조가 이제 상세히 이루어질 것이다. 본 개시내용은 특정 실시예들 및 그의 특정 피처(feature)들에 관련하여 특히 도시 및 설명되었다. 본 명세서에 제시된 실시예들은 제한적이기보다는 오히려 예시적인 것으로 간주된다. 본 개시내용의 사상 및 범주로부터 벗어나는 일 없이 형태 및 세부사항에 있어서의 다양한 변경들 및 수정들이 이루어질 수도 있다는 것이 본 기술분야의 통상의 기술자들에게 용이하게 명백할 것이다.

본 개시내용의 실시예들은 반도체 디바이스들에서 잠재적 신뢰성 결함들(LRD)을 식별하기 위한 시스템들 및 방법들에 관한 것이다. 특히, 본 개시내용의 실시예들은 반도체 디바이스들을 포함하지만 이에 제한되지 않는 디바이스들의 베이스라인 제조 프로세스들에서 LRD의 소스들을 식별하는 것에 관한 것이다. 본 개시내용의 일부 실시예들은 제조/테스팅 동안 오류를 초래하지 않을 수도 있거나 또는 동작 동안 즉각적인 디바이스 오류로 이어지지 않을 수도 있지만 작업 환경에서 사용될 때 동작 동안 디바이스의 조기 수명 오류로 이어질 수도 있는 LRD를 검출하는 것에 관한 것이다.

제조 프로세스 동안 발생하는 결함들은 현장에서 디바이스의 성능에 광범위한 영향들을 미칠 수도 있다. 예를 들어, "킬러(killer)" 결함들은 즉각적인 디바이스 오류를 초래할 수도 있는 반면, 많은 사소한 결함들은 디바이스 수명 전반에 걸쳐 디바이스의 성능에 거의 또는 전혀 영향을 미치지 않을 수도 있다. 그러나, 제조/테스팅 동안 오류로 이어지지 않을 수도 있거나 또는 동작 동안 즉각적인 디바이스 오류로 이어지지 않을 수도 있지만 작업 환경에서 사용될 때 동작 동안 디바이스의 조기 수명 오류로 이어질 수도 있는, 잠재적 신뢰성 결함들(LRD)(또는 본 개시내용의 목적들을 위해, 신뢰성 결함들 또는 잠재적 결함들)이라고 본 명세서에서 지칭되는, 결함들의 클래스가 있을 수도 있다. LRD는, 편위(excursion) 없이 공칭 조건에서 동작하고 있는 제조 라인 내의 결함 메커니즘에 의해 생성될 수도 있다. LRD는 수율 제한적이지 않고, 따라서 전형적인 e-test 및 베이스라인 파레토 방법(baseline pareto method)들을 통해 식별될 수 없거나 또는 식별되지 않을 것이다.

본 명세서에서 "LRD"는 본 개시내용의 목적들을 위해 단일의 잠재적 신뢰성 결함 또는 다수의 잠재적 신뢰성 결함들을 표현할 수도 있다는 것에 주목한다. 부가적으로, 본 명세서에서 "제조 프로세스" 및 "제작 프로세스"라는 용어들은 본 개시내용의 목적들을 위해, 이 용어들의 개개의 변형들(예를 들어, "제조 라인" 및 "제작 라인", 및 이와 유사한 것)과 함께, 동등한 것으로 간주될 수도 있다는 것에 주목한다.

반도체 디바이스의 제작 LRD 베이스라인 파레토에 기초하여 디바이스들의 신뢰성을 모니터링 또는 제어하기 위해 다양한 전략들이 이용될 수도 있다. 다양한 전략들은, 제작 프로세스들이, 칩 복잡도 및 사이즈에 따라, 백만분율(PPM) 레벨들의 베이스라인 신뢰성 결함 제어를 달성하게 한다. 선택된 반도체 제작 산업들(예를 들어, 자동차, 군사, 항공 및 의료 산업들)에 대한 새로운 요건이 십억분율(PPB) 제어 레벨들이어서, 신뢰성 오류들의 소스들을 식별하기 위한 개선된 시스템들 및 방법들을 요구한다.

하나의 타입의 전략은, 번인(burn-in) 또는 다른 응력 테스트들과 함께 완료되는 엔드 오브 라인(EOL) 신뢰성 테스팅을 포함할 수도 있다. 반도체 디바이스 메이커들은 번인 및 다른 응력 테스트들과 함께 EOL 전기적 신뢰성 테스팅을 현재 이용하여 전기적 신뢰성, 또는 ("'rel'") 파레토를 생성한다. 이 방법론은 주로, e-test로부터 수집될 수 있는 정보의 타입에 의해 제한된다. 따라서, 식별된 오류 메커니즘들은 전형적으로 오류의 전기적 특성들(예를 들어, "타입 1 오류" 또는 "단일 비트 오류")만을 단지 참조할 수 있다. 이것은 소스에 대한 단서들을 제공할 수도 있지만, 엔지니어링 개선 연구들을 효과적으로 지시하기에 충분한 근본 원인에 관한 실행가능한 정보를 반도체 제작 프로세스에 제공하지 않는 경우가 빈번하다. 실제로, 번인 또는 다른 응력 테스트들과 함께 완료되는 EOL 신뢰성 테스팅은 (예를 들어, 결함성과 같은 외부 메커니즘들과 대비하여) 고유 결함성의 소스들을 식별하기 위해, 그리고 (예를 들어, 오류들의 근본 원인 식별을 결정 또는 가능하게 하는 것과 대비하여) 신뢰성의 레이트를 정량화하기 위해 주로 사용된다.

예를 들어, 다이들의 전기적 테스팅은 신뢰성 분석을 위한 데이터로서 다이의 하나 이상의 양태의 기능을 평가하도록 수행된다. 부가적으로, 번인 또는 다른 응력 테스트들은 제조 프로세스의 임의의 포인트에서 수행될 수도 있고 번인 전(pre burn-in) 전기적 웨이퍼 정렬 및 최종 테스트(예를 들어, e-test) 또는 번인 후(post burn-in) 전기적 테스트를 포함할 수도 있지만 이에 제한되지 않는다. 전기적 테스팅 단계에 불합격한 반도체 디바이스들은, 합격한 다른 반도체 디바이스들과 격리될 수도 있다. 예를 들어, 다이들 또는 웨이퍼들은 공급 체인으로부터 제거(예를 들어, 폐기)되거나 또는 추가 테스팅을 위해 플래깅될(flagged) 수도 있다.

그러나, 전기적 테스팅 단독으로는, 비용 및 스루풋 타깃들을 유지하는 동안 엄격한 신뢰성 표준들을 충족시키기에 충분한 정보를 제공하지 못할 수도 있다. 예를 들어, 번인 후 전기적 테스트는 다이가 거의 최종 상태에 있기 때문에 다이의 기능의 정확한 분석을 제공할 수도 있지만, 비용, 시간 요건들, 또는 장기적인 신뢰성 문제들을 도입시킬 잠재력으로 인해 높은 체적들에서는 실용적이지 않을 수도 있다. 다른 예로서, 생산의 임의의 단계 동안의 전기적 테스팅은, 전체 또는 부분적 오류들을 이미 나타내는 디바이스들을 식별하는 데 적합한 합격/불합격 정보를 제공하지만, 추후의 시간에 불합격할 수도 있는 디바이스들(예를 들어, 잠재적 결함들을 갖는 디바이스들)을 식별하는 데 적합하지 않을 수도 있다. 다른 예로서, 전기적 테스팅을 사용하여 각각의 다이를 완전히 특성화하는 것은 종종 비실용적이거나 또는 때때로 불가능하여, 전기적 테스팅에 갭들을 발생시킨다. 예를 들어, 심지어 "완전한" 테스팅 전략을 이용한 전기적 테스팅을 사용해도 검출가능하지 않을 수도 있는 이론적으로 가능한 결함들이 특정 회로 레이아웃에 존재할 수도 있다. 본 명세서에서, 선택된 테스팅 전략이 "완전한" 또는 그렇지 않으면 최적화된 테스팅 전략으로부터 벗어날 수도 있도록 각각의 다이의 모든 양태들을 완전히 특성화하는 것은 또한 비용 효율적 또는 실용적이지 않을 수도 있다는 것에 주목한다. 예를 들어, 불완전한 테스트 커버리지는, 특정 회로의 테스팅불가능한 영역들, 테스팅하기 어려울 수도 있는 아날로그 회로들(예를 들어, 고전압 아날로그 회로들), 또는 다수의 부분들의 복잡한 동시적 또는 순차적 에너자이징을 요구할 회로들로부터 발생될 수도 있지만, 이에 제한되지 않는다. 본 개시내용의 목적들을 위해, "테스트 커버리지"라는 용어는, 테스팅 전략의 성능을 평가하기 위해 사용되는 메트릭들을 광범위하게 설명하는 데 사용된다.

다른 타입의 전략은, 신뢰성 문제들을 야기시키는 결함이 수율 제한 결함들 또는 ("수율") 파레토와 동일하거나 또는 유사하다는 추론과 커플링되는 표준 인라인 결함 베이스라인 파레토 방법론들을 포함할 수도 있다. 반도체 디바이스 메이커들은 수율 제한 결함들에 대한 인라인 결함 베이스라인 파레토를 생성한다. 이 정보는 결함 주도(외부)의 신뢰성 오류들의 소스들이 수율 제한 오류들에 비례한다고 가정함으로써 신뢰성 연구들에 사용될 수도 있다. 이 접근법의 하나의 단점은, 잠재적 신뢰성 결함 파레토가 상대적 모집단과 우선순위 양측 모두에서 수율 제한 파레토와 거의 확실히 상이할 것이라는 점이다. 이 불확실성은 신뢰성 파레토(또는 rel 파레토)를 사용하여 수율 파레토를 바이어싱함으로써 부분적으로 감소될 수도 있다. 그러나, 일부 LRD는 수율 제한 결함들과 상관되지 않는다는 것에 주목한다. 부가적으로, 많은 LRD가 수율 제한 결함에 대한 좁은 범위의 사이즈 내에서만 단지 형성되고, 그의 사이즈는 종종 디바이스 또는 기술 특정적이라는 것에 주목한다.

다른 타입의 전략은 현장 신뢰성 반환들의 물리적 오류 분석(physical failure analysis; PFA)을 포함할 수도 있다. 자동차 반도체 디바이스 메이커들은 통상적으로 현장 신뢰성 반환들의 PFA에 대해 요구된다. 예를 들어, 현장 신뢰성 반환들은 티어(tier) 1 컴포넌트 공급자, 자동차 OEM에서의 어셈블리, 또는 최종 소비자로부터의 보증 현장 반환들로부터의 것일 수도 있다. 현장 신뢰성 반환들은 인라인 신뢰성 소스들의 실행가능한 파레토를 생성하기에 충분한 정보를 제공하지 않을 수도 있다. 예를 들어, PPM 오류 횟수가 너무 적어서 소수의 현장 반환들로부터 베이스라인 신뢰성 파레토의 포괄적인 이해에 도달하기 어려울 수도 있으므로, 통계적 유의성의 결여가 있을 수도 있다. 다른 예로서, 현장 반환들은, 오류가 있는 디바이스가 제조되었을 때에 반도체 제작 프로세스들의 신뢰성 문제들에 대해 반영하는 정보를 제공할 수도 있는데, 이는 잠재적으로 제조와 관찰 사이에 상당한 지연(예를 들어, 잠재적으로 대략 수년을 포함함)을 초래한다. 일반적으로, PFA는 고비용이거나, 시간 소모적이거나, 그리고/또는 빈번하게 결론이 나지 않거나 또는 부정확할 수도 있다.

본 명세서에서, 제시된 다양한 전략들의 하나의 제한은, LRD의 활성화 프로세스에 의해 또는 PFA 지연 프로세스로부터의 부수적 손상에 의해 파괴되는 오류의 근본 원인을 포함할 수도 있다는 것에 주목한다.

"잠재적 결함들", "신뢰성 결함들", "잠재적 신뢰성 결함들" 또는 LRD, 및 이와 유사한 것의 레이블들은 본 명세서에서 오로지 예시 목적들을 위해서만 사용되고, 제한하는 것으로서 해석되어서는 안 된다는 것이 이해되어야 한다. 추가로, 특정 타입들의 결함들(예를 들어, 잠재적 결함들, 신뢰성 결함들, LRD, 또는 이와 유사한 것)과 관련된 본 명세서에서 설명되는 결함 기반 신뢰성 결정 및 제어의 예들이 또한 오로지 예시 목적들을 위해서만 제공되고, 제한하는 것으로서 해석되어서는 안 된다. 오히려, 결함 기반 신뢰성 예측들을 위한 다양한 방법론들은 일반적으로, 결함을 설명하는 데 사용되는 레이블에 관계없이, 임의의 타입의 결함 또는 다수의 타입들의 결함들을 식별하는 데 사용될 수도 있다.

이제 도 1a 내지 도 6을 참조하면, 본 개시내용의 하나 이상의 실시예에 따른, 반도체 디바이스들에서 LRD를 식별하기 위한 시스템들 및 방법들이 설명된다.

도 1a 및 도 1b는 일반적으로 본 개시내용의 하나 이상의 실시예에 따른, LRD를 식별하기 위한 시스템(100)의 블록도 뷰이다.

하나의 실시예에서, 시스템(100)은, 샘플(104)의 하나 이상의 층에서 결함들을 검출하기 위한 적어도 하나의 검사 툴(102)(예를 들어, 인라인 샘플 분석 툴)을 포함한다. 시스템(100)은 일반적으로 임의의 수 또는 타입의 검사 툴(102)을 포함할 수도 있다. 예를 들어, 검사 툴(102)은, 레이저 소스, 램프 소스, X-레이 소스, 또는 광대역 플라즈마 소스와 같은 - 그러나 이에 제한되지 않음 - 임의의 소스로부터의 광에 의한 샘플(104)의 인터로게이션(interrogation)에 기초하여 결함들을 검출하도록 구성된 광학 검사 툴을 포함할 수도 있다. 다른 예로서, 검사 툴(102)은, 전자 빔, 이온 빔, 또는 중성 입자 빔과 같은 - 그러나 이에 제한되지 않음 - 하나 이상의 입자 빔에 의한 샘플의 인터로게이션에 기초하여 결함들을 검출하도록 구성된 입자 빔 검사 툴을 포함할 수도 있다. 예를 들어, 검사 툴(102)은 투과 전자 현미경(transmission electron microscope; TEM) 또는 주사 전자 현미경(scanning electron microscope; SEM)을 포함할 수도 있다. 본 개시내용의 목적들을 위해, 본 명세서에서 적어도 하나의 검사 툴(102)은 단일 검사 툴(102)일 수도 있거나 또는 검사 툴들(102)의 그룹을 표현할 수도 있다는 것에 주목한다.

다른 실시예에서, 샘플(104)은 복수의 웨이퍼들 중 한 웨이퍼이고, 복수의 웨이퍼들 중 각각의 웨이퍼는 복수의 층들을 포함한다. 다른 실시예에서, 복수의 층들 각각은 복수의 다이들을 포함한다. 다른 실시예에서, 복수의 다이들 각각은 복수의 블록들을 포함한다. 본 개시내용의 목적들을 위해, 결함은, 물리적, 기계적, 화학적, 또는 광학적 특성들을 포함하지만 이에 제한되지 않는 설계 특성들로부터의 제작된 층 또는 층에서의 패턴의 임의의 편차인 것으로 간주될 수도 있다. 추가로, 결함은 다이 또는 그 위의 피처들에 대한 임의의 사이즈를 가질 수도 있다. 이러한 방식으로, 결함은 (예를 들어, 하나 이상의 패터닝된 피처의 스케일로) 다이보다 더 작을 수도 있거나 또는 (예를 들어, 웨이퍼 스케일 스크래치 또는 패턴의 일부로서) 다이보다 더 클 수도 있다. 예를 들어, 결함은 패터닝 전 또는 후에 샘플 층의 두께 또는 조성의 편차를 포함할 수도 있다. 다른 예로서, 결함은 패터닝된 피처의 사이즈, 형상, 배향, 또는 포지션의 편차를 포함할 수도 있다. 다른 예로서, 결함은, 인접 구조체들 사이의 브리지들(또는 이들의 결여), 피트(pit)들, 또는 홀(hole)들과 같은 - 그러나 이에 제한되지 않음 - 리소그래피 및/또는 에칭 단계들과 연관된 불완전부들을 포함할 수도 있다. 다른 예로서, 결함은, 스크래치 또는 칩과 같은 - 그러나 이에 제한되지 않음 - 샘플(104)의 손상된 부분을 포함할 수도 있다. 예를 들어, 결함의 심각도(예를 들어, 스크래치의 길이, 피트의 깊이, 결함의 측정된 크기 또는 극성, 또는 이와 유사한 것)가 중요하고 고려될 수도 있다. 다른 예로서, 결함은, 샘플(104)에 도입된 이물질 입자를 포함할 수도 있다. 이에 따라, 본 개시내용에서의 결함들의 예들은 오로지 예시 목적들을 위해서만 제공되고, 제한하는 것으로서 해석되어서는 안 된다는 것이 이해되어야 한다.

다른 실시예에서, 시스템(100)은, 샘플(104) 또는 이의 하나 이상의 층의 하나 이상의 특성을 측정하기 위한 적어도 하나의 계측 툴(106)(예를 들어, 인라인 샘플 분석 툴)을 포함한다. 예를 들어, 계측 툴(106)은, 층 두께, 층 조성, 임계 치수(critical dimension; CD), 오버레이, 또는 리소그래피 프로세싱 파라미터들(예를 들어, 리소그래피 단계 동안 조명의 세기 또는 도즈(dose))과 같은 - 그러나 이에 제한되지 않음 - 특성들을 특성화할 수도 있다. 이와 관련하여, 계측 툴(106)은, 결과적인 제작된 디바이스들에 대한 신뢰성 이슈들로 이어질 수도 있는 제조 결함들의 확률과 관련될 수도 있는 샘플(104), 샘플(104)의 하나 이상의 층, 또는 샘플(104)의 하나 이상의 다이의 제작에 관한 정보를 제공할 수도 있다. 본 개시내용의 목적들을 위해, 본 명세서에서 적어도 하나의 계측 툴(106)은 단일 계측 툴(106)일 수도 있거나 또는 계측 툴(106)의 그룹을 표현할 수도 있다는 것에 주목한다.

다른 실시예에서, 시스템(100)은, 제조된 디바이스의 하나 이상의 부분의 기능성을 테스팅하기 위한 적어도 하나의 응력 테스트 툴(108)을 포함한다. 시스템(100)은, 제조 사이클에서의 임의의 포인트에서 제작된 디바이스의 하나 이상의 부분의 특성들을 테스팅, 검사, 또는 그렇지 않으면 특성화하기 위해 임의의 수 또는 타입의 응력 테스트 툴(108)을 포함할 수도 있다. 예를 들어, 응력 테스트 툴(108)은, 샘플(104)을 가열(예를 들어, 오븐 또는 다른 가열 소스)하도록 구성되거나, 샘플(104)을 냉각(예를 들어, 냉동고 또는 다른 냉각 소스)시키도록 구성되거나, 샘플(104)을 부정확한 전압(예를 들어, 파워 서플라이)에서 동작시키도록 구성되거나, 또는 이와 유사한 것을 하도록 구성된 번인 전 전기적 테스트 툴 또는 번인 후 전기적 테스트 툴을 포함할 수도 있지만, 이에 제한되지 않는다.

하나의 실시예에서, 시스템(100)은 제어기(110)를 포함한다. 제어기(110)는, 메모리(114)(예를 들어, 메모리 매체, 메모리 디바이스, 또는 이와 유사한 것) 상에 유지되는 프로그램 명령어들을 실행하도록 구성된 하나 이상의 프로세서(112)를 포함할 수도 있다. 추가로, 제어기(110)는, 검사 툴(102), 계측 툴(106), 또는 응력 테스트 툴(108)을 포함하지만 이에 제한되지 않는, 시스템(100)의 임의의 컴포넌트들과 통신가능하게 커플링될 수도 있다.

이와 관련하여, 제어기(110)의 하나 이상의 프로세서(112)는 본 개시내용 전반에 걸쳐 설명되는 다양한 프로세스 단계들 중 임의의 것을 실행할 수도 있다. 예를 들어, 제어기(110)의 하나 이상의 프로세서(112)는, 하나 이상의 임계 층에 대한 고감도 결함 검사로 복수의 웨이퍼들 중 하나 이상의 웨이퍼를 특성화하는 것, 하나 이상의 웨이퍼의 하나 이상의 임계 층에 대한 고감도 결함 검사로의 특성화에 기초하여 복수의 웨이퍼들에 대해 전기적 웨이퍼 정렬(electrical wafer sorting; EWS)을 수행하는 것, EWS에 불합격한 웨이퍼들의 세트 중 적어도 일부에 대해 히트백 분석을 수행하는 것, EWS에 합격한 웨이퍼들의 세트 중 적어도 일부에 대해 응력 테스트들을 수행하는 것, EWS에 합격하고 하나 이상의 응력 테스트를 받은 웨이퍼들의 세트 중 적어도 일부를 테스팅하는 것, EWS에 합격하고 하나 이상의 응력 테스트에 불합격한 웨이퍼들의 세트 중 적어도 일부에 대해 신뢰성 히트백 분석을 수행하는 것, LRD에 의해 야기된 오류들의 지리적 위치들을 결정하기 위해 히트백 분석과 신뢰성 히트백 분석의 조합을 분석하는 것, LRD에 의해 야기된 오류들의 지리적 위치들에 대해 지리적 히트백 분석을 수행하는 것, LRD를 포함하는 하나 이상의 결함 이미지를 생성하는 것, 그리고/또는 LRD의 하나 이상의 통계적 표현을 생성하는 것 중 하나 이상을 수행하도록 구성될 수도 있다.

제어기(110)의 하나 이상의 프로세서(112)는, 본 기술분야에 알려져 있는 임의의 프로세서 또는 프로세싱 요소를 포함할 수도 있다. 본 개시내용의 목적들을 위해, "프로세서" 또는 "프로세싱 요소"라는 용어는 하나 이상의 프로세싱 또는 로직 요소(예를 들어, 하나 이상의 마이크로-프로세서 디바이스, 하나 이상의 주문형 집적 회로(application specific integrated circuit; ASIC) 디바이스, 하나 이상의 필드 프로그래밍가능 게이트 어레이(field programmable gate array; FPGA), 또는 하나 이상의 디지털 신호 프로세서(digital signal processor; DSP))을 갖는 임의의 디바이스를 포괄하도록 광범위하게 정의될 수도 있다. 이러한 의미에서, 하나 이상의 프로세서(112)는, 알고리즘들 및/또는 명령어들(예를 들어, 메모리에 저장된 프로그램 명령어들)을 실행하도록 구성된 임의의 디바이스를 포함할 수도 있다. 하나의 실시예에서, 하나 이상의 프로세서(112)는, 데스크톱 컴퓨터, 메인프레임 컴퓨터 시스템, 워크스테이션, 이미지 컴퓨터, 병렬 프로세서, 네트워킹된 컴퓨터, 또는 본 개시내용 전체에 걸쳐 설명된 바와 같이 시스템(100)과 관련하여 동작하거나 또는 동작하도록 구성된 프로그램을 실행하도록 구성되는 임의의 다른 컴퓨터 시스템으로서 구체화될 수도 있다.

메모리(114)는, 연관된 하나 이상의 프로세서(112)에 의해 실행가능한 프로그램 명령어들을 저장하기에 적합한 본 기술분야에 알려져 있는 임의의 저장 매체를 포함할 수도 있다. 예를 들어, 메모리(114)는 비일시적 메모리 매체를 포함할 수도 있다. 다른 예로서, 메모리(114)는 판독 전용 메모리(read-only memory; ROM), 랜덤 액세스 메모리(random-access memory; RAM), 자기 또는 광학 메모리 디바이스(예를 들어, 디스크), 자기 테이프, 고체 상태 드라이브 및 이와 유사한 것을 포함할 수도 있지만, 이에 제한되지 않는다. 메모리(114)는 하나 이상의 프로세서(112)와 함께 공통 제어기 하우징에 하우징될 수도 있다는 것에 추가로 주목한다. 하나의 실시예에서, 메모리(114)는 하나 이상의 프로세서(112) 및 제어기(110)의 물리적 위치에 관련하여 원격으로 위치될 수도 있다. 예를 들어, 제어기(110)의 하나 이상의 프로세서(112)는 네트워크(예를 들어, 인터넷, 인트라넷 및 이와 유사한 것)를 통해 액세스가능한 원격 메모리(예를 들어, 서버)에 액세스할 수도 있다.

하나의 실시예에서, 사용자 인터페이스(116)는 제어기(110)에 통신가능하게 커플링된다. 하나의 실시예에서, 사용자 인터페이스(116)는 하나 이상의 데스크톱, 랩톱, 태블릿, 및 이와 유사한 것을 포함할 수도 있지만, 이에 제한되지 않는다. 다른 실시예에서, 사용자 인터페이스(116)는, 시스템(100)의 데이터를 사용자에게 디스플레이하는 데 사용되는 디스플레이를 포함한다. 사용자 인터페이스(116)의 디스플레이는, 본 기술분야에 알려져 있는 임의의 디스플레이를 포함할 수도 있다. 예를 들어, 디스플레이는 액정 디스플레이(liquid crystal display; LCD), 유기 발광 다이오드(organic light-emitting diode; OLED) 기반 디스플레이, 또는 CRT 디스플레이를 포함할 수도 있지만, 이에 제한되지 않는다. 본 기술분야의 통상의 기술자들은 사용자 인터페이스(116)와의 통합이 가능한 임의의 디스플레이 디바이스가 본 개시내용에서의 구현에 적합하다는 것을 인식할 것이다. 다른 실시예에서, 사용자는 사용자 인터페이스(116)의 사용자 입력 디바이스를 통해 사용자에게 디스플레이된 데이터에 응답하여 선택들 및/또는 명령어들을 입력할 수도 있다.

하나의 실시예에서, 시스템(100)은 적어도 하나의 반도체 제조 툴 또는 반도체 제작 툴(118)을 포함한다. 예를 들어, 반도체 제작 툴(118)은, 에처(etcher), 스캐너, 스테퍼, 클리너, 또는 이와 유사한 것을 포함하지만 이에 제한되지 않는, 본 기술분야에 알려져 있는 임의의 툴을 포함할 수도 있다. 제작 프로세스는, 샘플(예를 들어, 반도체 웨이퍼, 또는 이와 유사한 것)의 표면에 걸쳐 분포된 다수의 다이들을 제작하는 것을 포함할 수도 있고, 여기서 각각의 다이는, 디바이스 컴포넌트를 형성하는 재료의 다수의 패터닝된 층들을 포함한다. 각각의 패터닝된 층은 재료 퇴적, 리소그래피, 관심 패턴을 생성하기 위한 에칭, 및/또는 하나 이상의 노광 단계(예를 들어, 스캐너, 스테퍼, 또는 이와 유사한 것에 의해 수행됨)를 포함하는 일련의 단계들을 통해 반도체 제작 툴(118)에 의해 형성될 수도 있다. 본 개시내용의 목적들을 위해, 본 명세서에서 적어도 하나의 반도체 제작 툴(118)은 단일 반도체 제작 툴(118)일 수도 있거나 또는 반도체 제작 툴들(118)의 그룹을 표현할 수도 있다는 것에 주목한다.

다른 실시예에서, LRD는 다이들에서 관심 층들에 대한 하나 이상의 프로세싱 단계(예를 들어, 리소그래피, 에칭, 또는 이와 유사한 것) 후에 인라인 샘플 분석 툴들(예를 들어, 검사 툴들(102) 또는 계측 툴들(106))의 임의의 조합을 사용하여 식별된다. 이와 관련하여, 제조 프로세스의 다양한 스테이지들에서의 결함 검출이 인라인 결함 검출이라고 지칭될 수도 있다.

본 명세서에서 도 1a에 예시된 실시예들 및 도 1b에 예시된 실시예들은 본 개시내용의 목적들을 위해 상이한 시스템들(100) 또는 동일한 시스템(100)의 부분들로 간주될 수도 있다는 것에 주목한다. 부가적으로, 본 명세서에서 도 1a에 예시된 시스템(100) 내의 컴포넌트들 및 도 1b에 예시된 시스템(100) 내의 컴포넌트들은 직접 통신할 수도 있거나 또는 제어기(110)를 통해 통신할 수도 있다는 것에 주목한다.

도 2a 내지 도 2c는 본 개시내용의 하나 이상의 실시예에 따른 샘플(104)의 다수의 층들에서의 결함들의 집계의 개념적 예시들이다.

결함 제한된 수율 파레토에 대한 선택된 수율 기반 히트백 분석 방법론들 및 프로세스들은, EOL 수율 오류들을, 오류를 야기시키는 인라인 소스들과 상관시키는 것을 포함한다. EOL 수율 오류들은, 종종 물리적 결함의 단면 TEM 확인의 형태로, PFA를 가이드한다. 그 후에, 이 물리적 위치는 인라인 학습과의 상관을 위해 인라인 결함 위치들에 대해 오버레이된다. 이 분석은 종종 수율 오류들에 대한 명확한 인과 관계를 제공하지만 느리고(예를 들어, 주(week)당 대략 수십 개) TEM에서 위치결정 또는 이미징하기 어려운 결함 모드들에 대해 분별력이 없을 수 있다.

결함 제한된 수율 파레토에 대한 선택된 수율 기반 히트백 분석 방법론들 및 프로세스들은, EOL 전기적 오류 위치를 인라인 결함 데이터에 직접 오버레이하는 것을 포함한다. 예를 들어, 선택된 로직 설계 방법들 및 분석 툴들은, 전기적 오류들이, 오류가 발생할 가능성이 있는 "체인" 위치들로 로컬화되게 할 수도 있다. 부가적으로, 선택된 기술들은, 인라인 검사가, 순전히 설계 레이아웃에 기초하여 잠재적 체인 위치 오류들로 가이드되게 한다.

도 2a에 예시된 바와 같이, 검사 툴(102) 또는 계측 툴(106)을 포함하지만 이에 제한되지 않은, 시스템(100)의 임의의 컴포넌트에 의해 샘플(104)의 하나 이상의 층(202)(예를 들어, 도 2a에 예시된 바와 같은 3개의 층들(202))에서 다양한 결함들(200)이 검출될 수도 있다.

도 2b에 예시된 바와 같이, 샘플(104)의 하나 이상의 층(202)에서 검출되는 다양한 결함들(200)에 부가적으로, EOL 정렬 수율 맵(204)은, 샘플(104) 상의 하나 이상의 다이 불합격 체인(208)을 포함하는 하나 이상의 위치(206)의 레퍼런스를 제공할 수도 있다.

도 2c에 예시된 바와 같이, 하나 이상의 다이 불합격 체인(208)을 갖는 하나 이상의 위치(206)를 포함하는 EOL 정렬 수율 맵(204) 및 하나 이상의 결함(200)을 포함하는 하나 이상의 층(202)은 모든 검출된 결함들이 샘플(104)의 단일 상면도 표현으로 병합되는 히트백 분석 맵(210)으로서 그래픽으로 표현될 수도 있다. 히트백 분석 맵(210)에서, 가능한 다이 불합격 체인들(208)은 인라인 검사 결과들과 오버레이되고 하나 이상의 미스 위치(miss location)(212) 및/또는 하나 이상의 히트 위치(214)가 결정된다. 예를 들어, 미스 위치(212)는, 하나 이상의 결함(200)이 오버랩되지 않거나 그리고/또는 통계적 확률을 통해 하나 이상의 다이 불합격 체인(208)을 야기시키는 것으로 결정되지 않는 곳이다. 다른 예로서, 히트 위치(214)는, 하나 이상의 결함(200)이 오버랩되거나 그리고/또는 하나 이상의 다이 불합격 체인(208)을 야기시킬 선택된 통계적 확률을 갖는 것으로 결정되는 곳이다.

본 명세서에서 하나 이상의 미스 위치(212) 및/또는 하나 이상의 히트 위치(214)는 하나 이상의 다이 불합격 체인(208)으로부터의 영역으로 표현될 수도 있다는 것에 주목한다. 예를 들어, 영역은, 오류 범위 내의 결함이, 다이 불합격 체인을 야기시킬 선택된 퍼센티지 기회를 갖는 문턱치(예를 들어, 미크론(㎛) 단위)를 표현할 수도 있다. 본 명세서에서 필름 또는 층 두께, 필름 조성, 웨이퍼 평탄도, 웨이퍼 토포그래피(wafer topography), 저항률, 로컬화된 응력 측정치들, 또는 임계 치수 측정치들과 같은 - 그러나 이에 제한되지 않음 - 특성들을 포함할 수도 있는 하나 이상의 미스 위치(212) 및/또는 하나 이상의 히트 위치(214)는, 부가적인 결함들이 발생할 가능성이 있을 수도 있거나 또는 신뢰성이 특히 영향을 받을 수도 있는 핫스팟 또는 공간 패턴을 표시할 수도 있다는 것에 주목한다.

도 3은 본 개시내용의 하나 이상의 실시예에 따른, 히트들(카운트들)의 수를 오버레이 문턱치 사이즈(㎛ 단위)와 비교하는 플롯(300)을 예시한다. 하나의 실시예에서, 작은 오버레이 문턱치를 표현하는 영역(302)은 플롯(300)의 좌측 근처에 있을 것이고, 오류를 야기시키는 결함들을 놓쳐서, 오버레이 오류를 초래할 수도 있다. 예를 들어, 영역(302)은 인라인 샘플 분석 툴 결함 위치 정확도(defect location accuracy; DLA)에 의존할 수도 있다. 다른 실시예에서, 큰 오버레이 문턱치를 표현하는 영역(304)은 플롯(300)의 우측 근처에 있을 것이고, 오류를 야기시키고 있지 않은 결함들을 포착하여, 거짓 양성(false positive)들을 초래할 수도 있다. 다른 실시예에서, 최적의 오버레이 문턱치를 표현하는 영역(306)은 플롯(300)의 중간 근처에 있을 것이다. 예를 들어, 영역(306)은 인라인 샘플 분석 툴 DLA를 고려할 만큼 충분히 크지만, LRD 거짓 양성 결정들의 통계적 확률이 낮거나 또는 감소될 정도로 충분히 작을 수도 있다. 예를 들어, 제한적이지 않지만, 5㎛의 적어도 하나의 치수를 갖는 영역이 선택될 수도 있다.

본 명세서에서 다이들을 적층시키면 샘플(104) 상의 상이한 위치들로부터의 다이들 또는 상이한 샘플들(104)에 걸친 다이들이 그래픽으로 비교되게 할 수도 있다는 것에 주목한다. 올바르게 수행될 때, 히트백 캡처 레이트 메트릭(퍼센티지)은, 인라인 결함들과 상관된 오류들의 수를 정량화할 수도 있다. 예를 들어, 70퍼센트를 초과하여 증가하는 히트백 캡처 레이트들은 인라인 모니터링 프로세스들의 경우 드문 일이 아닐 수도 있다.

도 4 및 도 5a 내지 도 5c는 일반적으로, 본 개시내용의 하나 이상의 실시예에 따라 설명되는 LRD 방법론들 또는 프로세스들을 예시한다. 하나의 실시예에서, LRD 방법론들 또는 프로세스들은, 고온 동작 수명(high-temperature operating life; HTOL) 번인과 함께 오버레이 기반 히트백 분석을 사용하는 LRD 베이스라인 파레토를 포함한다.

도 4는 본 개시내용의 하나 이상의 실시예에 따른, LRD 방법론들 또는 프로세스들을 예시하는 방법 또는 프로세스(400)의 흐름도를 표현한다. 본 명세서에서 방법 또는 프로세스(400)의 단계들은 도 5a 내지 도 5c에 예시된 시스템(500)에 의해 전부 또는 부분적으로 구현될 수도 있다는 것에 주목한다. 그러나, 방법 또는 프로세스(400)는, 부가적인 또는 대안적인 시스템 레벨 실시예들이 방법 또는 프로세스(400)의 단계들의 전부 또는 일부를 수행할 수도 있다는 점에서, 도 5a 내지 도 5c에 예시된 시스템(500)으로 제한되지 않는다는 것이 추가로 인식된다.

본 명세서에서 방법 또는 프로세스(400)의 임의의 단계는 임의의 선택된 수의 샘플들(104) 내의 임의의 선택된 다이들을 포함할 수도 있다는 것에 주목한다. 예를 들어, 모집단은, 단일 샘플(104)로부터의 선택된 다이들, 로트(lot)(예를 들어, 생산 로트) 내의 다수의 샘플들(104), 또는 다수의 로트들에 걸친 선택된 샘플들(104)을 포함할 수도 있지만, 이에 제한되지 않는다.

단계 402에서, 복수의 웨이퍼들 중 하나 이상의 웨이퍼는 하나 이상의 임계 층에 대한 고감도 결함 검사로 특성화된다. 하나의 실시예에서, 박스 502는 도 1a 및 도 1b에 예시된 바와 같은 시스템(100)의 적어도 일부를 표현한다. 이와 관련하여, 방법 또는 프로세스(400)의 단계들은 도 1a 및 도 1b에 예시된 시스템(100)에 의해 전부 또는 부분적으로 구현될 수도 있다. 박스 502에서, 다수의 제작 프로세스들에 의해 수행되는 다수(예를 들어, 수십, 수백, 수천 개)의 단계들에 따라 복수의 웨이퍼들이 제작된다. 예를 들어, 제작은 적어도 하나의 반도체 제작 툴(118)에 의해 수행될 수도 있다.

제작에 뒤이어, 복수의 웨이퍼들 중 하나 이상의 웨이퍼는, 완전하거나 또는 거의 완전한 SEM 검토로 모든 임계 층들(예를 들어, 20개 내지 50개의 층들 사이)에 대한 고감도 검사(예를 들어, 광대역 플라즈마 검사, 또는 이와 유사한 것)를 받는다.

예를 들어, 하나 이상의 웨이퍼는 하나 이상의 웨이퍼의 설계 규칙에 따라 20개 내지 50개의 임계 층들을 포함할 수도 있다. 선택된 패터닝된 웨이퍼 검사 시스템들은, 설계 데이터를 활용하여 오로지 임계 패턴에만 초점을 맞춘 작은(예를 들어, 대략 미크론) 검사 영역들을 정의하는 기술들을 포함한다. 이들 설계 기반 기술들을 사용하여 잠재적 체인 오류들과 관련된 패턴들을 검사하면, 엔드-오브-라인 수율과 강하게 상관된 결함들로 이루어지는 검사 결과들이 생성된다. 이 더 직접적인 기법은 분석에 대한 더 빠른 턴어라운드(turn-around)를 가능하게 하고, 더 높은 샘플링(수백 개의 결함들/웨이퍼)을 가능하게 하며, EOL에서 물리적으로 발견하기 어려운 결함 모드들에 대한 성공적인 인과 관계를 제공할 수 있다.

다른 예로서, SEM 검토는 100퍼센트일 수도 있다. 잠재적 LRD를 인식하기 위해 온-툴 결정론적 비닝(on-tool deterministic binning) 또는 머신 학습 분석 시스템들과 함께 검사 툴(102) 속성 정보를 사용하여 임계 결함 타입들이 결정될 수도 있다. 이것은 직접적으로 검사 툴(102) 상에서, 계측 툴(106) 상에서, 또는 오프라인 분석 시스템에서 발생할 수도 있다.

다른 실시예에서, 웨이퍼가 프로세싱이 계속됨(예를 들어, 하나 이상의 제작 프로세스를 통해 계속됨)에 따라 임계 결함들에 대한 모폴로지(morphology)의 변경들을 관찰하기 위해 하나 이상의 임계 층에 뒤이어 부가적인 층들이 선택된다. 예를 들어, 후속 세정이 결함을 제거할 수도 있거나, 퇴적된 필름이 결함을 매립할 수도 있거나, 에치백 단계가 결함을 데코레이트(decorate)할 수도 있거나, 또는 이와 유사한 것을 할 수도 있다.

단계 404에서, 하나 이상의 웨이퍼의 하나 이상의 임계 층에 대한 고감도 결함 검사로의 특성화에 기초하여 복수의 웨이퍼들에 대해 전기적 웨이퍼 정렬(EWS)이 수행된다. 박스 504에서, 복수의 웨이퍼들이 웨이퍼 레벨 테스트들을 받고 - 이때 다이들은 여전히 물리적으로 각각의 웨이퍼 상에 있음 - , 패키징된다. 복수의 웨이퍼들은 복수의 웨이퍼들의 EWS-합격 및 EWS-불합격 세트들로 정렬된다.

단계 406에서, EWS에 불합격한 웨이퍼들의 세트 중 적어도 일부에 대해 히트백 분석이 수행된다. 박스 506에서, EWS에 불합격한 웨이퍼들의 세트 중 일부 또는 전부에 대해 히트백 분석이 수행된다. 복수의 웨이퍼들의 불합격한 세트에 대한 웨이퍼 레벨 테스트들은 오버레이를 사용하여 하나 이상의 임계 층과 상관된다. 본 명세서에서 히트백 분석 프로세스가 도 2a 내지 도 2c 및 도 3에 예시 및 설명된다는 것에 주목한다.

단계 408에서, EWS에 합격한 웨이퍼들의 세트 중 적어도 일부에 대해 하나 이상의 응력 테스트가 수행된다. 박스 508에서, EWS에 합격한 웨이퍼들의 세트 중 일부 또는 전부에 대해 하나 이상의 응력 테스트가 수행된다. 예를 들어, EWS에 합격한 웨이퍼들의 세트 중 일부 또는 전부는, 신뢰성 관련 결함들을 갖는 다이의 타깃팅된 샘플 또는 모든 다이를 포함한다. 예를 들어, 웨이퍼들의 세트 중 어느 것이 EWS에 합격하는지는 온-툴 결정론적 비닝 또는 머신 학습 분석 시스템들로 결정될 수도 있다. 복수의 웨이퍼들의 EWS-합격 세트는 복수의 웨이퍼들의 응력 테스트-합격 및 응력 테스트-불합격 세트들로 정렬된다.

본 명세서에서 단계 408/박스 508에서의 하나 이상의 응력 테스트의 적용에 앞선 단계 404/박스 504에서의 복수의 웨이퍼들의 EWS-불합격 세트의 제거는, 하나 이상의 응력 테스트가 적용되기 전에 LRD와 관련되지 않은 정보가 빠지게 한다는 것에 주목한다. 부가적으로, 본 명세서에서 하나 이상의 응력 테스트는 양호한 웨이퍼들이 부정확하게 파손되어 거짓 음성(false negative)들을 초래하는 것을 방지하기 위해 제어될 필요가 있을 수도 있지만, 불량 웨이퍼들이 합격하여 거짓 양성들을 초래하는 것을 방지하기 위해 제어될 필요가 있을 수도 있다는 것에 주목한다.

하나 이상의 응력 테스트는 집약적 HTOL 번인 테스트들과 같은 높은 가속-팩터 번인(high acceleration-factor burn-in)을 포함한다. 예를 들어, HTOL 번인 테스트는, 미리 정의된 기간의 시간 동안 상승된 온도, 고전압, 및/또는 동적 동작 중 하나 이상에서 디바이스에 응력을 가할 수도 있다. 다른 실시예에서, 하나 이상의 응력 테스트는 번-투-오류 테스트(burn-to-failure test)들을 포함할 수도 있다. 예를 들어, LRD를 활성화시키기 위해 웨이퍼들에 응력을 가하는 것은, 오븐에서 웨이퍼를 가열하고 상승된 온도에서 테스팅하는 것, 웨이퍼를 냉각시키고 저온(예를 들어, 섭씨 -20도(℃))에서 테스팅하는 것, 부적절한 전압(예를 들어, 3볼트(V) 대신에 5V)에서 테스팅하는 것, 또는 이와 유사한 것 중 하나 이상을 포함할 수도 있다.

단계 410에서, EWS에 합격하고 하나 이상의 응력 테스트가 주어진 웨이퍼들의 세트 중 적어도 일부에 최종 테스트가 주어진다. 박스 510에서, 최종 테스트는 하나 이상의 응력 테스트 후에 복수의 웨이퍼들의 응력 테스트-합격 세트의 제거를 가능하게 할 수도 있다. 본 명세서에서 단계 408/박스 508에서의 하나 이상의 응력 테스트의 적용에 앞선 단계 404/박스 504에서의 복수의 웨이퍼들의 EWS-불합격 세트의 제거와 함께, 하나 이상의 응력 테스트 이후의 복수의 웨이퍼들의 응력 테스트-합격 세트의 제거는 LRD에 의한 웨이퍼들의 결정을 가능하게 한다는 것에 주목한다.

단계 412에서, EWS에 합격하고 하나 이상의 응력 테스트에 불합격한 웨이퍼들의 세트에 대해 신뢰성 히트백 분석이 수행된다. 박스 512에서, EWS에 불합격한 웨이퍼들의 세트 중 일부 또는 전부에 대해 히트백 분석이 수행된다. 복수의 웨이퍼들의 불합격한 세트에 대한 웨이퍼 레벨 테스트들은 오버레이를 사용하여 하나 이상의 임계 층과 상관된다. 본 명세서에서 히트백 분석 프로세스가 도 2a 내지 도 2c 및 도 3에 예시 및 설명된다는 것에 주목한다. 신뢰성 히트백 분석은, LRD가 활성화되기 전에, 신뢰성 오류를 야기시키는 LRD의 레퍼런스를 제공한다.

단계 414에서, LRD에 의해 야기된 오류의 지리적 위치를 결정하기 위해 히트백 분석과 신뢰성 히트백 분석이 조합되고 분석된다. 박스 514에서, 분석은 비트맵 분석 및/또는 블록 체인 오류 분석을 포함한다. 예를 들어, 비트맵 분석 및/또는 블록 체인 오류 분석은 특정 LRD에 대한 (x, y) 위치, 또는 특정 LRD에 대한 오류의 로컬화를 결정할 수도 있다. 본 명세서에서 LRD에 의해 야기된 오류의 지리적 위치를 결정하기 위해 신뢰성 히트백 분석이 단독으로 분석될 수도 있다는 것에 주목한다.

단계 416에서, LRD에 의해 야기된 오류들의 지리적 위치들에 대해 지리적 히트백 분석이 수행된다. 박스 516에서, 전기적 다이 불합격 체인들에서부터 인라인 결함 위치들까지의 지리적 히트백 분석은 지오메트리 기반 오버레이 알고리즘들을 이용하여 EOL 체인들의 영역 기반 리포팅과 포인트 기반 인라인 결함 위치를 조합한다. 예를 들어, 전기적 다이 불합격 체인 위치들은 층 정보뿐만 아니라 (x, y) 매핑을 이용할 수도 있다. 지리적 히트백 분석은 박스 514에서의 비트맵 분석 및/또는 블록 체인 오류 분석으로부터의 정보와 박스 518에 예시된 수율 관리 시스템으로부터의 정보를 오버레이한다. 예를 들어, 박스 518에서의 수율 관리 시스템은 박스 502에서의 시스템(100) 및/또는 시스템(100)의 컴포넌트들(예를 들어, 적어도 하나의 반도체 제작 툴(118), 또는 이와 유사한 것)로부터 결과 파일을 수신할 수도 있다. 본 명세서에서 지리적 히트백 분석을 위해 이용된 웨이퍼들은 EOL 오류에 대한 잠재적 인과 관계에서의 구멍들을 회피하기 위해 방법 또는 프로세스(400)의 모든 핵심 프로세스 단계들에서 검사되어야 한다는 것에 주목한다. 예를 들어, 후속 검토 단계들에 의해 분류되는 결함들뿐만 아니라, 발견된 모든 결함들이 분석을 위해 이용되어야 한다.

본 명세서에서 오버레이 동안 사용을 위한 원시 결함 정보를 기록 및 저장하는 부가적인 시스템이, 도 5a 내지 도 5c에 예시된 바와 같이 잠재적 신뢰성 결함들을 식별하기 위한 시스템 내에 포함될 수도 있다는 것에 주목한다.

단계 418에서, LRD를 포함하는 하나 이상의 결함 이미지가 생성된다. 이제 도 5b를 참조하면, 결함 이미지들(520a)의 갤러리(gallery) 또는 세트(520)가 박스 516의 지리적 히트백 분석에 따라 생성된다. 예를 들어, 각각의 결함 이미지(520a)는, LRD가 활성화되기 전에 신뢰성 오류를 야기시키는 LRD(520b)의 표현을 포함하여, 오류의 근본 원인에 대한 실행가능한 정보를 제공한다. 본 명세서에서 LRD(520b)가 활성화되기 전에 결함 이미지(520a) 내의 LRD(520b)를 예시하는 것이 중요한데, 이는 LRD의 활성화가 (예를 들어, 활성화 동안 LRD의 부분적 또는 완전한 파괴, 또는 이와 유사한 것으로 인해) 오류를 야기시킨 것이 무엇인지를 결정할 수 없게 할 가능성이 있기 때문이라는 것에 주목한다. 예를 들어, 프로세스 마진 내의 구리 클래딩은 LRD를 야기시키는 것으로 결정되어, 그것이 활성화될 때 구리 클래딩이 파괴되기 전에 엔지니어링 팀이 검토 및 해결(예를 들어, 따라서 제조 프로세스, 시스템, 또는 팀에 값을 제공)하게 할 수도 있다.

단계 420에서, LRD의 하나 이상의 통계적 표현이 생성된다. 이제 도 5c를 참조하면, LRD 타입들의 수 대 LRD 타입당 수를 비교하는 그래프(522)가 박스 516의 지리적 히트백 분석에 따라 생성된다. 하나의 예에서, 그래프(522)는 LRD 타입들의 수 및 LRD 타입당 수를 감소시킨다는 관점에서 지속적인 개선을 위한 예시 또는 교시 툴로서 사용가능한데, 이는 베이스라인 LRD 파레토 감소의 지속적인 개선을 유도하고 따라서 반도체 디바이스들에서 LRD를 식별하기 위한 시스템들 및 방법들을 채용하는 비즈니스에 값을 제공할 수도 있다.

본 명세서에서 결함 이미지들(520a)의 세트(520) 및/또는 그래프(522)는, 도 1a 및 도 1b에 예시되고 본 개시내용 전반에 걸쳐 설명된 바와 같은, 사용자 인터페이스(116) 상에 디스플레이될 수도 있다는 것에 주목한다. 부가적으로, 본 명세서에서 결함 이미지들(520a)의 세트(520) 및/또는 그래프(522)는 사용자 인터페이스(116)와는 별개인 디스플레이 디바이스 상에 디스플레이될 수도 있다는 것에 주목한다.

본 명세서에서 잠재적 신뢰성 결함들을 식별하기 위한 시스템들 및 방법들은 외부 (결함) 신뢰성 오류들을 해결할 수도 있지만, 고유 오류들(예를 들어, 시간 종속 절연 파괴, 핫 캐리어 주입들, 또는 이와 유사한 것)을 해결하도록 의도되지 않을 수도 있다는 것에 주목한다.

본 개시내용 전반에 걸쳐 제공된 설명에 기초하여, 반도체 디바이스들에서 잠재적 신뢰성 결함들을 식별하기 위한 시스템들 및 방법들의 실시예들의 하나의 비제한적인 조합은, 임계 패턴들, 수율 관리 분석 시스템들 및 프로세스들, EWS 테스트 데이터, 최종 테스트 데이터, 및 응력 테스트들(예를 들어, HTOL 번인, 또는 이와 유사한 것)에 초점을 맞춘 작은(예를 들어, 대략 미크론) 검사 영역들을 정의하기 위해 설계 데이터를 활용하는 인라인 기술들과 커플링된 인라인 결함 검사 툴들(예를 들어, 광대역 플라즈마, 또는 이와 유사한 것)을 포함한다. 반도체 디바이스들에서 LRD를 식별하기 위한 시스템들 및 방법들의 실시예들의 이 조합은, 신뢰성 결함들의 지속적인 감소를 유도하기에 충분히 상세한 LRD 베이스라인의 정확한 픽처(picture)(예를 들어, 문자적 및/또는 구상적 픽처)를 반도체 제작 프로세스들에 제공한다. 예를 들어, 반도체 디바이스들에서 잠재적 신뢰성 결함들을 식별하기 위한 시스템들 및 방법들은 활성화에 앞서 그리고 PFA 층 제거에 의해 야기된 부수적 손상 없이 LRD의 인라인 SEM 이미지들을 제공할 수도 있다. 다른 예로서, 반도체 디바이스들에서 잠재적 신뢰성 결함들을 식별하기 위한 시스템들 및 방법들은 결과적인 전기적 특성들 대신에 실제 결함 메커니즘들에 기초하여 LRD 파레토를 제공할 수도 있다. 다른 예로서, 반도체 디바이스들에서 잠재적 신뢰성 결함들을 식별하기 위한 시스템들 및 방법들은 PPM으로부터 PPB 레벨로 신뢰성 오류들을 감소시킬 수도 있다.

도 6은 본 개시내용의 하나 이상의 실시예에 따른, LRD를 식별하기 위한 시스템들 및 방법들을 이용하기 위한 방법 또는 프로세스(600)를 예시한다. 본 명세서에서 방법 또는 프로세스(600)의 단계들은 도 4에 예시된 방법 또는 프로세스(400)/도 5a 내지 도 5c에 예시된 시스템(500)의 전부 또는 일부를 구현할 수도 있다는 것에 주목한다. 그러나, 방법 또는 프로세스(600)는, 부가적인 또는 대안적인 시스템 레벨 실시예들이 방법 또는 프로세스(600)의 단계들의 전부 또는 일부를 수행할 수도 있다는 점에서, 도 4에 예시된 방법 또는 프로세스(400)/도 5a 내지 도 5c에 예시된 시스템(500)으로 제한되지 않는다는 것이 추가로 인식된다.

단계 602에서, LRD를 식별하기 위한 시스템들 및 방법들은 반도체 디바이스들 내의 LRD의 변경들을 결정하기 위해, 선택된 간격들에서 이용될 수도 있다. 하나의 실시예에서, 방법 또는 프로세스(400)의 단계들 중 일부 또는 전부는 시스템(500)과 함께 사용될 수도 있다. 예를 들어, 반도체 디바이스 제조자는, 시간이 지남에 따라 끊임없이 변경되는 LRD 파레토의 정확한 뷰를 제공하기 위해 규칙적 이격 또는 불규칙적 이격 간격들에서 반도체 디바이스들에서 LRD를 식별하기 위한 시스템들 및 방법들을 이용할 수도 있다. 본 명세서에서 간격들은 하나 이상의 반도체 제작 프로세스의 출력에 의해, 하나 이상의 반도체 제작 프로세스의 실행들 사이의 시간에 의해, 또는 이와 유사한 것에 의해 적어도 부분적으로 정의될 수도 있다는 것에 주목한다.

단계 604에서, LRD를 식별하기 위한 시스템들 및 방법들의 결과들에 기초하여, 선택된 LRD 파레토 아이템들이 검토된다. 예를 들어, 반도체 디바이스 제조자는 상위 3개의 파레토 아이템들(예를 들어, 가중되지 않은 또는 가중된, 발생 빈도에 기초하여 선택됨)을 탐색하기 위해 엔지니어링 팀들을 할당할 수도 있는데, 이 엔지니어링 팀들은 프로세스 윈도우, 프로세스 결함성, 툴 결함성, 및 LRD 형성에 대한 다른 영향들을 더 잘 이해하기 위해 반도체 디바이스들에서 잠재적 신뢰성 결함들을 식별하기 위한 시스템들 및 방법들을 이용할 수도 있다.

단계 606에서, 선택된 LRD 파레토 아이템들의 검토에 기초하여, 선택된 반도체 제작 툴들에 대한 하나 이상의 조정이 결정된다. 예를 들어, 엔지니어링 팀들은, 프로세스 툴 레시피 변경들, 프로세스 툴 업그레이드 변경들, 새로운 프로세스 툴 변경들, 새로운 원시 재료 변경들, 또는 이와 유사한 것을 포함하지만 이에 제한되지 않은 조정들을 결정할 수도 있다. 예를 들어, 변경들은 웨이퍼들 또는 웨이퍼들 상의 다이들의 설계 사양(예를 들어, 필름 두께; 제작된 피처의 사이즈, 형상, 배향, 또는 포지션; 또는 이와 유사한 것)에 대한 것일 수도 있다. 엔지니어링 팀들은, 선택된 반도체 제작 툴들에 대한 피드 포워드 루프(feed forward loop) 또는 피드백 루프를 통해 제공(예를 들어, 유선 또는 무선 커넥션들을 통해 송신, 메모리 디바이스를 통해 송신, 또는 이와 유사한 것)되고 선택된 반도체 제작 툴들에 의해 수신되며 선택된 반도체 제작 툴들에 의해 구현될 수도 있는 제어 신호들을 생성할 수도 있다. 그러나, 본 명세서에서 엔지니어링 팀들은 수동으로 조정들을 행할 수도 있다는 것에 주목한다.

단계 608에서, LRD를 식별하기 위한 시스템들 및 방법들의 결과들에 기초하여 부가적인 LRD 파레토 아이템들이 검토된다. 예를 들어, 상위 3개의 파레토 아이템들과 관련된 LRD 소스들이 반도체 제작 툴의 조정 후 감소됨에 따라, 엔지니어링 팀들은 새로운 상위 3개의 파레토 아이템들(예를 들어, 하나의 예에서, LRD를 식별하기 위한 시스템들 및 방법들의 결과들의 아이템들 4 내지 6)에 대한 작업을 시작할 수도 있다. 이러한 방식으로, 반도체 디바이스 제조자는 시간이 지남에 따라 LRD 레벨들의 전반적인 개선을 경험한다. 반도체 디바이스 제조자는, 새롭고 재부상하는 LRD 메커니즘들, 특히 특정 기술과 연결되지만 다른 것들에는 연결되지 않은 것들을 이해할 수도 있다.

본 명세서에서 반도체 디바이스 제조자는 방법 또는 프로세스(600)에서의 단계들 중 일부 또는 전부에 따라 전용 웨이퍼들에 대한 설계된 실험들을 통해 LRD 파레토를 통한 변경들의 효율성을 검증할 수도 있다는 것에 주목한다.

이와 관련하여, 반도체 디바이스 제조자는 제작 감사 프로세스 및/또는 제작 인증의 일부로서 반도체 디바이스들에서 잠재적 신뢰성 결함들을 식별하기 위한 시스템들 및 방법들로부터의 결과들을 이용하여, 적절한 결함 감소 활동들로 잠재적 신뢰성 결함 문제들의 소스들을 체계적으로 타깃팅함으로써 지속적인 개선에 대한 개입을 문서화하고, 반도체 제작 프로세스들에서 편위들을 모니터링하여, 반도체 제작 프로세스들이 잠재적 신뢰성 결함들의 소스이거나 그리고/또는 그 소스일 수도 있는지 여부를 결정할 수도 있다.

본 명세서에서 방법들 또는 프로세스들(400 및 600)은 제공된 단계들 및/또는 하위 단계들로 제한되지 않는다는 것에 주목한다. 방법들 또는 프로세스들(400 및 600)은, 더 많거나 또는 더 적은 단계들 및/또는 하위 단계들을 포함할 수도 있다. 방법들 또는 프로세스들(400 및 600)은 단계들 및/또는 하위 단계들을 동시에 수행할 수도 있다. 방법들 또는 프로세스들(400 및 600)은 제공된 순서로 또는 제공된 것 이외의 순서로를 포함하여, 순차적으로 단계들 및/또는 하위 단계들을 수행할 수도 있다. 그에 따라, 상기의 설명은 본 개시내용의 범주에 대한 제한으로서 해석되어서는 안 되고 단지 예시에 불과하다.

반도체 디바이스들에서 잠재적 신뢰성 결함들을 식별하기 위한 시스템들 및 방법들을 어떻게 그리고/또는 언제 이용할지의 부가적인 비제한적인 예들은, 2020년 11월 23일자로 출원된 미국 특허 출원 제17/101,856호, 및 2020년 9월 1일자로 허여된 미국 특허 제10,761,128호를 포함하고, 이들 양측 모두는 본 명세서에 그 전체가 포함된다. 예를 들어, 반도체 디바이스들에서 잠재적 신뢰성 결함들을 식별하기 위한 시스템들 및 방법들은, 상기에 포함된 참조 문헌들에 설명된 바와 같은 웨이퍼들의 스크리닝 및 모니터링을 위해 부품 평균 테스팅(part average testing; PAT), 인라인 부품 평균 테스팅(in-line part average testing; I-PAT), 및 지리적 부품 평균 테스팅(geographic part average testing; G-PAT)을 어떻게 그리고/또는 언제 적용할지에 관한 이해를 제공할 수도 있다.

이와 관련하여, 본 개시내용의 이점들은, LRD들을 활성화시켜 오류들로서 나타내도록 설계되는 집약적 HTOL 번인 테스트 또는 다른 응력 테스트에 뒤이어 최종 테스트 데이터에 대한 히트백을 수행하는 것을 포함한다. 본 개시내용의 이점들은 또한, 테스트의 오버레이를 수행하여 체인 데이터를 스캐닝하고 데이터세트로부터 수율 제한 오류들을 제거하는 분석 소프트웨어를 포함한다. 본 개시내용의 이점들은 또한, 다수의 층들에서 인라인 SEM 이미지들을 캡처함으로써 결함 진행을 보는 능력을 포함한다.

본 명세서에서 설명되는 청구 대상은 때때로, 다른 컴포넌트들 내에 포함되거나 또는 다른 컴포넌트들과 연결된 상이한 컴포넌트들을 예시한다. 그러한 나타낸 아키텍처들은 단지 예시적인 것에 불과하고, 사실상 동일한 기능성을 달성하는 많은 다른 아키텍처들이 구현될 수 있다는 것이 이해되어야 한다. 개념적인 의미에서, 동일한 기능성을 달성하기 위한 컴포넌트들의 임의의 배열은 원하는 기능성이 달성되도록 효과적으로 "연관된"다. 따라서, 특정 기능성을 달성하기 위해 조합된 본 명세서에서의 임의의 2개의 컴포넌트들은, 아키텍처들 또는 개재된 컴포넌트들과 관계없이, 원하는 기능성이 달성되도록 서로 "연관된" 것으로 볼 수 있다. 마찬가지로, 이와 같이 연관된 임의의 2개의 컴포넌트들은 원하는 기능성을 달성하기 위해 서로 "연결된" 또는 "커플링된" 것으로 또한 고려될 수 있고, 이와 같이 연관되는 것이 가능한 임의의 2개의 컴포넌트들은 원하는 기능성을 달성하기 위해 서로 "커플링가능한" 것으로 또한 고려될 수 있다. 커플링가능한 것의 특정 예들로는 물리적으로 상호작용가능한 그리고/또는 물리적으로 상호작용하는 컴포넌트들 및/또는 무선으로 상호작용가능한 그리고/또는 무선으로 상호작용하는 컴포넌트들 및/또는 논리적으로 상호작용가능한 그리고/또는 논리적으로 상호작용하는 컴포넌트들을 포함하지만 이에 제한되지 않는다.

본 개시내용 및 많은 그의 부수적인 이점들은 전술한 설명에 의해 이해될 것이라고 생각되고, 개시된 청구 대상으로부터 벗어나는 일 없이 또는 그의 물질적인 이점들 모두를 희생시키는 일 없이 컴포넌트들의 형태, 구성, 및 배열에 있어서 다양한 변경들이 이루어질 수도 있다는 것이 명백할 것이다. 설명된 형태는 단지 예시적인 것에 불과하고, 그것은 그러한 변경들을 포괄 및 포함하려는 다음의 청구범위의 의도이다. 게다가, 본 발명은 첨부된 청구범위에 의해 정의된다는 것이 이해되어야 한다.

Claims (29)

1. 시스템으로서,
   하나 이상의 인라인 샘플 분석 툴(in-line sample analysis tool) 및 하나 이상의 응력 테스트 툴(stress test tool)에 통신가능하게(communicatively) 커플링된 제어기
   를 포함하고, 상기 제어기는 프로그램 명령어들을 실행하도록 구성된 하나 이상의 프로세서를 포함하며, 상기 프로그램 명령어들은 상기 하나 이상의 프로세서가,
   복수의 웨이퍼들의 합격 세트(passing set) 및 상기 복수의 웨이퍼들의 불합격 세트(failing set)를 결정하기 위해 상기 복수의 웨이퍼들 중 적어도 일부에 대해 상기 하나 이상의 응력 테스트 툴로 하나 이상의 응력 테스트를 수행하게 하고 - 상기 복수의 웨이퍼들은 상기 하나 이상의 인라인 샘플 분석 툴로부터 수신되고, 상기 복수의 웨이퍼들 중 각각의 웨이퍼는 복수의 층들을 포함하며, 상기 복수의 층들 중 각각의 층은 복수의 다이들을 포함함 - ;
   상기 복수의 웨이퍼들의 불합격 세트 중 적어도 일부에 대해 신뢰성 히트백 분석(reliability hit-back analysis)을 수행하게 하고;
   하나 이상의 잠재적 신뢰성 결함(latent reliability defect; LRD)에 의해 야기된 하나 이상의 다이 불합격 체인(die fail chain)의 하나 이상의 지리적 위치를 결정하기 위해 상기 신뢰성 히트백 분석을 분석하게 하며;
   상기 LRD에 의해 야기된 하나 이상의 다이 불합격 체인의 하나 이상의 지리적 위치에 대해 지리적 히트백 분석을 수행하게 하는 것인, 시스템.
2. 제1항에 있어서, 상기 제어기는 프로그램 명령어들을 실행하도록 구성된 하나 이상의 프로세서를 포함하고, 상기 프로그램 명령어들은 상기 하나 이상의 프로세서가,
   상기 복수의 웨이퍼들 중 적어도 일부를 특성화하게 하고;
   상기 복수의 웨이퍼들의 전기적 웨이퍼 정렬(electrical wafer sorting; EWS)-합격 세트 및 상기 복수의 웨이퍼들의 EWS-불합격 세트를 결정하기 위해 상기 특성화에 기초하여 상기 복수의 웨이퍼들에 대해 EWS를 수행하게 하며;
   상기 복수의 웨이퍼들의 합격 세트 및 상기 복수의 웨이퍼들의 불합격 세트를 결정하기 위해 상기 복수의 웨이퍼들의 EWS-합격 세트 중 적어도 일부에 대해 상기 하나 이상의 응력 테스트를 수행하게 하는 것인, 시스템.
3. 제2항에 있어서, 상기 제어기는 프로그램 명령어들을 실행하도록 구성된 하나 이상의 프로세서를 포함하고, 상기 프로그램 명령어들은 상기 하나 이상의 프로세서가,
   상기 복수의 웨이퍼들의 EWS-불합격 세트 중 적어도 일부에 대해 수율 히트백 분석(yield hit-back analysis)을 수행하게 하고;
   상기 LRD에 의해 야기된 다이 불합격 체인들의 하나 이상의 지리적 위치를 결정하기 위해 상기 수율 히트백 분석과 상기 신뢰성 히트백 분석의 조합을 분석하게 하는 것인, 시스템.
4. 제3항에 있어서, 상기 신뢰성 히트백 분석, 상기 지리적 히트백 분석, 또는 상기 수율 히트백 분석 중 적어도 하나는, 상기 복수의 웨이퍼들 중 한 웨이퍼의 복수의 층들을 표현하는 이미지들의 병합된 세트에 대해 엔드 오브 라인(end-of-line; EOL) 정렬 수율 맵을 오버레이(overlay)함으로써 히트백 분석 맵을 생성하고, 상기 히트백 분석 맵은 오버레이 문턱치를 포함하며, 상기 오버레이 문턱치는 인라인 샘플 분석 툴을 고려하고 LRD 거짓 양성 결정(false positive determination)들의 통계적 확률을 감소시키기 위해 선택되는 것인, 시스템.
5. 제4항에 있어서, 상기 EOL 정렬 수율 맵은 상기 하나 이상의 다이 불합격 체인을 포함하고, 상기 히트백 분석 맵은 하나 이상의 결함을 포함하며, 상기 복수의 웨이퍼들 중 한 웨이퍼는, 상기 하나 이상의 결함 중 적어도 일부의 결함이, 상기 하나 이상의 다이 불합격 체인 중 적어도 일부의 다이 불합격 체인을 야기시키는 선택된 통계적 확률을 갖는 것으로 결정될 때 상기 EWS에 불합격하는 것인, 시스템.
6. 제3항에 있어서, 상기 수율 히트백 분석과 상기 신뢰성 히트백 분석의 조합은 비트맵 분석 또는 블록 체인 오류 분석 중 적어도 하나로 분석되는 것인, 시스템.
7. 제1항에 있어서, 상기 제어기는 프로그램 명령어들을 실행하도록 구성된 하나 이상의 프로세서를 포함하고, 상기 프로그램 명령어들은 상기 하나 이상의 프로세서가,
   상기 LRD를 포함하는 하나 이상의 결함 이미지를 생성하는 것; 또는
   상기 LRD를 포함하는 하나 이상의 통계적 표현을 생성하는 것
   중 적어도 하나를 수행하게 하는 것인, 시스템.
8. 제7항에 있어서,
   상기 제어기에 통신가능하게 커플링된 하나 이상의 사용자 인터페이스
   를 더 포함하고, 상기 하나 이상의 사용자 인터페이스는, 상기 LRD를 포함하는 하나 이상의 결함 이미지 또는 상기 LRD를 포함하는 하나 이상의 통계적 표현 중 적어도 하나를 디스플레이하도록 구성되는 것인, 시스템.
9. 제7항에 있어서, 상기 제어기는 프로그램 명령어들을 실행하도록 구성된 하나 이상의 프로세서를 포함하고, 상기 프로그램 명령어들은 상기 하나 이상의 프로세서가,
   하나 이상의 반도체 제작 툴에 대한 하나 이상의 조정을 결정하게 하고, 상기 하나 이상의 조정은, 상기 LRD를 포함하는 하나 이상의 결함 이미지 또는 상기 LRD를 포함하는 하나 이상의 통계적 표현 중 적어도 하나의 검토에 기초하여 결정되는 것인, 시스템.
10. 제9항에 있어서, 상기 제어기는 프로그램 명령어들을 실행하도록 구성된 하나 이상의 프로세서를 포함하고, 상기 프로그램 명령어들은 상기 하나 이상의 프로세서가,
    상기 결정된 하나 이상의 조정에 기초하여 하나 이상의 제어 신호를 생성하게 하는 것인, 시스템.
11. 제10항에 있어서, 상기 제어기는 프로그램 명령어들을 실행하도록 구성된 하나 이상의 프로세서를 포함하고, 상기 프로그램 명령어들은 상기 하나 이상의 프로세서가,
    피드 포워드 루프(feed forward loop) 또는 피드백 루프 중 적어도 하나를 통해 상기 하나 이상의 반도체 제작 툴에 상기 하나 이상의 제어 신호를 제공하게 하는 것인, 시스템.
12. 제1항에 있어서, 상기 하나 이상의 인라인 샘플 분석 툴은,
    검사 툴 또는 계측 툴 중 적어도 하나를 포함하는 것인, 시스템.
13. 제1항에 있어서, 상기 하나 이상의 응력 테스트 툴은 번인 전 전기적 테스트 툴(pre burn-in electrical test tool) 또는 번인 후 전기적 테스트 툴(post burn-in electrical test tool) 중 적어도 하나를 포함하는 것인, 시스템.
14. 제13항에 있어서, 상기 하나 이상의 응력 테스트 툴은, 상기 복수의 웨이퍼들 중 적어도 일부를 가열하는 것, 상기 복수의 웨이퍼들 중 적어도 일부를 냉각시키는 것, 또는 상기 복수의 웨이퍼들 중 적어도 일부를 부정확한 전압에서 동작시키는 것 중 적어도 하나를 수행하도록 구성되는 것인, 시스템.
15. 방법으로서,
    복수의 웨이퍼들의 합격 세트 및 상기 복수의 웨이퍼들의 불합격 세트를 결정하기 위해 상기 복수의 웨이퍼들 중 적어도 일부에 대해 하나 이상의 응력 테스트 툴로 하나 이상의 응력 테스트를 수행하는 단계 - 상기 복수의 웨이퍼들은 하나 이상의 인라인 샘플 분석 툴로부터 수신되고, 상기 복수의 웨이퍼들 중 각각의 웨이퍼는 복수의 층들을 포함하며, 상기 복수의 층들 중 각각의 층은 복수의 다이들을 포함함 - ;
    상기 복수의 웨이퍼들의 불합격 세트 중 적어도 일부에 대해 신뢰성 히트백 분석을 수행하는 단계;
    하나 이상의 잠재적 신뢰성 결함(LRD)에 의해 야기된 하나 이상의 다이 불합격 체인의 하나 이상의 지리적 위치를 결정하기 위해 상기 신뢰성 히트백 분석을 분석하는 단계; 및
    상기 LRD에 의해 야기된 하나 이상의 다이 불합격 체인의 하나 이상의 지리적 위치에 대해 지리적 히트백 분석을 수행하는 단계
    를 포함하는, 방법.
16. 제15항에 있어서,
    상기 하나 이상의 인라인 샘플 분석 툴로부터 수신된 상기 복수의 웨이퍼들 중 적어도 일부를 특성화하는 단계;
    상기 복수의 웨이퍼들의 EWS-합격 세트 및 상기 복수의 웨이퍼들의 EWS-불합격 세트를 결정하기 위해 상기 특성화에 기초하여 상기 복수의 웨이퍼들에 대해 전기적 웨이퍼 정렬(EWS)을 수행하는 단계;
    상기 복수의 웨이퍼들의 합격 세트 및 상기 복수의 웨이퍼들의 불합격 세트를 결정하기 위해 상기 복수의 웨이퍼들의 EWS-합격 세트 중 적어도 일부에 대해 상기 하나 이상의 응력 테스트를 수행하는 단계
    를 더 포함하는, 방법.
17. 제16항에 있어서,
    상기 복수의 웨이퍼들의 EWS-불합격 세트 중 적어도 일부에 대해 수율 히트백 분석을 수행하는 단계; 및
    상기 LRD에 의해 야기된 다이 불합격 체인들의 하나 이상의 지리적 위치를 결정하기 위해 상기 수율 히트백 분석과 상기 신뢰성 히트백 분석의 조합을 분석하는 단계
    를 더 포함하는, 방법.
18. 제17항에 있어서, 상기 신뢰성 히트백 분석, 상기 지리적 히트백 분석, 또는 상기 수율 히트백 분석 중 적어도 하나는, 상기 복수의 웨이퍼들 중 한 웨이퍼의 복수의 층들을 표현하는 이미지들의 병합된 세트에 대해 엔드 오브 라인(EOL) 정렬 수율 맵을 오버레이함으로써 히트백 분석 맵을 생성하고, 상기 히트백 분석 맵은 오버레이 문턱치를 포함하며, 상기 오버레이 문턱치는 인라인 샘플 분석 툴을 고려하고 LRD 거짓 양성 결정들의 통계적 확률을 감소시키기 위해 선택되는 것인, 방법.
19. 제18항에 있어서, 상기 EOL 정렬 수율 맵은 상기 하나 이상의 다이 불합격 체인을 포함하고, 상기 히트백 분석 맵은 하나 이상의 결함을 포함하며, 상기 복수의 웨이퍼들 중 한 웨이퍼는, 상기 하나 이상의 결함 중 적어도 일부의 결함이, 상기 하나 이상의 다이 불합격 체인 중 적어도 일부의 다이 불합격 체인을 야기시키는 선택된 통계적 확률을 갖는 것으로 결정될 때 상기 EWS에 불합격하는 것인, 방법.
20. 제17항에 있어서, 상기 수율 히트백 분석과 상기 신뢰성 히트백 분석의 조합은 비트맵 분석 또는 블록 체인 오류 분석 중 적어도 하나로 분석되는 것인, 방법.
21. 제15항에 있어서,
    상기 LRD를 포함하는 하나 이상의 결함 이미지를 생성하는 단계; 또는
    상기 LRD를 포함하는 하나 이상의 통계적 표현을 생성하는 단계
    중 적어도 하나를 더 포함하는, 방법.
22. 제21항에 있어서, 상기 LRD를 포함하는 하나 이상의 결함 이미지 또는 상기 LRD를 포함하는 하나 이상의 통계적 표현 중 적어도 하나는 하나 이상의 사용자 인터페이스 상에 디스플레이되는 것인, 방법.
23. 제21항에 있어서,
    하나 이상의 반도체 제작 툴에 대한 하나 이상의 조정을 결정하는 단계
    를 더 포함하고, 상기 하나 이상의 조정은, 상기 LRD를 포함하는 하나 이상의 결함 이미지 또는 상기 LRD를 포함하는 하나 이상의 통계적 표현 중 적어도 하나의 검토에 기초하여 결정되는 것인, 방법.
24. 제23항에 있어서,
    상기 결정된 하나 이상의 조정에 기초하여 하나 이상의 제어 신호를 생성하는 단계
    를 더 포함하는, 방법.
25. 제24항에 있어서,
    피드 포워드 루프 또는 피드백 루프 중 적어도 하나를 통해 상기 하나 이상의 반도체 제작 툴에 상기 하나 이상의 제어 신호를 제공하는 단계
    를 더 포함하는, 방법.
26. 제15항에 있어서, 상기 하나 이상의 인라인 샘플 분석 툴은,
    검사 툴 또는 계측 툴 중 적어도 하나를 포함하는 것인, 방법.
27. 제15항에 있어서, 상기 하나 이상의 응력 테스트 툴은 번인 전 전기적 테스트 툴 또는 번인 후 전기적 테스트 툴 중 적어도 하나를 포함하는 것인, 방법.
28. 제27항에 있어서, 상기 하나 이상의 응력 테스트 툴은 상기 복수의 웨이퍼들 중 적어도 일부를 가열하는 것, 상기 복수의 웨이퍼들 중 적어도 일부를 냉각시키는 것, 또는 상기 복수의 웨이퍼들 중 적어도 일부를 부정확한 전압에서 동작시키는 것 중 적어도 하나를 수행하도록 구성되는 것인, 방법.
29. 시스템으로서,
    하나 이상의 인라인 샘플 분석 툴;
    하나 이상의 응력 테스트 툴; 및
    상기 하나 이상의 인라인 샘플 분석 툴 및 상기 하나 이상의 응력 테스트 툴에 통신가능하게 커플링된 제어기
    를 포함하고, 상기 제어기는 프로그램 명령어들을 실행하도록 구성된 하나 이상의 프로세서를 포함하며, 상기 프로그램 명령어들은 상기 하나 이상의 프로세서가,
    복수의 웨이퍼들의 합격 세트 및 상기 복수의 웨이퍼들의 불합격 세트를 결정하기 위해 상기 복수의 웨이퍼들 중 적어도 일부에 대해 상기 하나 이상의 응력 테스트 툴로 하나 이상의 응력 테스트를 수행하게 하고 - 상기 복수의 웨이퍼들은 상기 하나 이상의 인라인 샘플 분석 툴로부터 수신되고, 상기 복수의 웨이퍼들 중 각각의 웨이퍼는 복수의 층들을 포함하며, 상기 복수의 층들 중 각각의 층은 복수의 다이들을 포함함 - ;
    상기 복수의 웨이퍼들의 불합격 세트 중 적어도 일부에 대해 신뢰성 히트백 분석을 수행하게 하고;
    하나 이상의 잠재적 신뢰성 결함(LRD)에 의해 야기된 하나 이상의 다이 불합격 체인의 하나 이상의 지리적 위치를 결정하기 위해 상기 신뢰성 히트백 분석을 분석하게 하며;
    상기 LRD에 의해 야기된 하나 이상의 다이 불합격 체인의 하나 이상의 지리적 위치에 대해 지리적 히트백 분석을 수행하게 하는 것인, 시스템.

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