KR20070012181A - 메모리 셀들 및 관련 구조에서 단락 채널 효과들을감소시키는 방법 - Google Patents

메모리 셀들 및 관련 구조에서 단락 채널 효과들을감소시키는 방법 Download PDF

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KR20070012181A
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카주히로 미주타니
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어드밴스드 마이크로 디바이시즈, 인코포레이티드
후지쯔 가부시끼가이샤
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Abstract

본 발명의 예시적 실시 예로서, 플로팅 게이트 메모리 어레이를 제조하는 방법은, 트렌치(128,228)를 노출하기 위하여 기판(258,358)에 위치한 격리 영역(110)으로부터 유전체 물질을 제거하는 단계(404)를 포함하며, 여기서 상기 트렌치는 제1 소스 영역(116,216,316)과 제2 소스 영역(118,218) 사이에 위치하고, 또한 상기 트렌치(128,228)는 상기 기판(258,358)에서 측벽들(150,250)을 정의한다.
상기 방법은, 상기 제1 소스 영역(116,216,316)에, 상기 제2 소스 영역(118,218)에, 그리고 상기 측벽들(150,250)에 N 형 도펀트를 주입하는 단계(406)를 더 포함하며, 여기서 상기 N 형 도펀트는 N+ 형 영역(252,352)을 형성한다.
상기 방법은, 상기 제1 소스 영역(116,216,316)에, 상기 제2 소스 영역(118,218)에, 상기 측벽들(150,250)에 P 형 도펀트를 주입하는 단계(408)를 더 포함하며, 여기서 상기 P 형 도펀트는 P 형 영역(256,356)을 형성하고, 상기 P 형 영역(256,356)은 N+ 형 영역(252,352) 아래에 위치한다.
단락 채널, 플로팅 게이트 메모리 셀,

Description

메모리 셀들 및 관련 구조에서 단락 채널 효과들을 감소시키는 방법{METHOD FOR REDUCING SHORT CHANNEL EFFECTS IN MEMORY CELLS AND RELATED STRUCTURE}
본 발명은 반도체 제조 분야에 관한 것으로, 특히 반도체 메모리 셀들의 제조에 관한 것이다.
비휘발성 메모리 장치들은 전기 전원이 끊긴 경우에도 정보를 유지하는 전자 소자들에서 현재 폭 넓게 사용되고 있다. 비휘발성 장치에는 리드-온리-메모리(ROM), 프르그레머블-리드-온리-메모리(PROM: programmable-read-only-memory), 이레져블-프르그레머블-리드-온리-메모리(EPROM: erasable-programmable-read-only-memory), 그리고 전기적-이레져블-프르그레머블-리드-온리-메모리(EEPROM: electrically-programmable-read-only-memory)가 포함된다. EEPROM 장치들은 타 비휘발성 메모리 장치들과 구분되는데, 즉 EEPROM 장치들은 전기적으로 프로그램할 수 있으며, 또한 삭제할 수도 있다. 플래시 메모리 장치들은 메모리 셀들을 전기적으로 프로그램 및 삭제할 수 있다는 점에서, EEPROM 장치들과 유사하다. 그러나, 플래시 메모리 장치들은 메모리 셀들 모두를 동시에 삭제할 수는 없다.
플래시 메모리 장치의 생산성 향상을 위한 노력은 다음과 같은 점에 즉, 프로그래밍 속도, 프로그래밍 및 판독 전압의 감경, 데이터 유지 시간의 증가, 셀 삭 제 시간의 감소, 그리고 셀 면적을 줄이는 것에 초점을 맞추어 왔다. 셀 면적을 줄임으로써, 플래시 메모리 장치들은 속도의 향상과 전력 소모의 감소를 얻을 수 있었다. 플래시 메모리 셀 크기를 줄임에 따라, 플래시 메모리 셀의 채널 길이의 크기 또한 감소된다. 이러한 배경 하에서, 플로팅 게이트 플래시 메모리 셀에서의 채널 길이란, 플래시 메모리 셀의 소스와 드레인 정션(juntions) 사이에 위치한 영역의 길이를 일컫는데, 여기서 플래시 메모리 셀은 플래시 메모리 셀의 플로팅 게이트에 의해 제어된다. 메모리 셀의 채널 길이가 감소함에 따라, 메모리 셀의 소스와 드레인 영역은 사실상 서로 더 근접하게 되어, 원하지 않는 단락 채널 효과가 발생할 수 있다. 예를 들면, "펀치 스루(punch through)"로 알려진 단락 채널 효과는, 높은 드레인 전압에 의해 통제불능 전류 즉, 메모리 셀의 플로팅 게이트에 의해 제어되지 않는 전류가 흐를 때, 발생한다. 펀치 스루는 예를 들어 0.5 미크론(micron) 이하의 채널 길이에서 발생하기 시작한다. 드레인 유도 장벽 줄이기("DIBL" : drain induced barrier lowering)은 또 다른 원치 않은 단락 채널 효과로, 채널 길이가 감소함에 따라 발생하기 시작한다. DIBL의 결과로서, 메모리 셀의 효율적인 임계 전압이 감소하여, 메모리 셀의 성능에 원치 않은 영향을 미친다.
CMOS 장치에서, 펀치 스루과 DIBL과 같이, 단락 채널 효과들을 감소시키기 위하여 이용되는 종래 두개의 기술은 할로 도핑(halo doping)과 레트로그래이드 웰 도핑(retorgrade well doping)이 있다. 할로 도핑에서, 예를 들어 고농축의 P 형의 도펀트(dopant)는 NFET와 같은 N-채널 장치의 소스와 드레인 정션들에 가깝게 주입된다. 소스와 드레인 정션들 사이에 주입된 고농축의 P 형 도펀트는, 소스와 드레 인 정션들 사이의 공핍 영역을 훨씬 더 작게 만들므로써, 펀치 스루와 DIBL과 같은 단락 채널 효과를 감소시키게 된다. 레트로그래이드 웰 도핑(retrograde well doping)에서, 고농축의 P 형 도펀트는 기판 표면 아래에, 펀치 스루가 NFET와 같은 N-채널 장치에서 일어날 수 있는 P 웰에서의 깊이로 형성된다. 결과적으로, P 웰에서 고농축 P 형 도펀트이 소스와 드레인 정션들 사이의 공핍 영역의 너비를 효율적으로 감소시켜서, N-채널 장치에서 펀치 스루를 감소시킨다. 그러나, 종래의 할로 도핑과 레트로그래이드 웰 도핑에서 드레인 정션에 근접하여 위치하고 있는 고농축의 P 형 도펀트는, 원치 않은 드레인 정션 브레이크다운을 일으킬 수 있다.
또한, 상술한 종래의 할로 도핑 및 레트로그래이드 웰 도핑의 기술들은 작은 면적을 갖는 플로팅 게이트 메모리 셀들에는 적용하기 어려운데, 이는 주입된 P 형 도펀트가 빠르게 확산하기 때문이다.
따라서, 플로팅 게이트 플래시 메모리 셀들과 같은 메모리 셀들에서 단락 채널 효과들을 감소시키는 효율적인 방법이 본 발명의 기술분야에서 필요하다.
본 발명은 메모리 셀들과 관련 구조에서 단락 채널 효과들을 감소시키는 방법에 관한 것이다. 본 발명은 플로팅 게이트 플래시 메모리 셀들과 같은 메모리 셀들에서 단락 채널 효과들을 감소시키는 효율적인 방법의 기술적 필요성에 대하여 설명하고 기술적 해결방법을 제시한다.
본 발명의 일 실시 예에 따라서, 플로팅 게이트 메모리 어레이를 제조하는 방법은, 트렌치를 노출하기 위하여 기판에 위치한 고립 영역으로부터 유전체 물질을 제거하는 단계를 포함하며, 여기서 상기 트렌치는 제1 소스 영역과 제2 소스 영역 사이에 위치하고, 또한 상기 트렌치는 상기 기판에 있는 측벽들을 정의한다. 예를 들면, 상기 플로팅 게이트 메모리 어레이는 플로팅 게이트 플래시 메모리 어레이일 수 있다. 상기 유전체 물질은, 예를 들어 자기-정렬(self-aligned) 소스 식각에서 제거될 수 있다. 상기 방법은, 상기 제1 소스 영역에, 상기 제2 소스 영역에, 그리고 상기 측벽들에 N 형 도펀트를 주입하는 단계를 더 포함하며, 여기서 상기 N 형 도펀트는 N+ 형 영역을 형성한다.
상기 방법은, 상기 제1 소스 영역에, 상기 제2 소스 영역에, 상기 측벽들에 P 형 도펀트를 주입하는 단계를 더 포함하며, 여기서 상기 P 형 도펀트는 P 형 영역을 형성하고, 상기 P 형 영역은 N+ 형 영역 아래에 위치한다. 예를 들어,상기 P 형 도펀트는 보론(boron)일 수 있다. 예를 들어, 상기 P 형 도펀트는 상기 제1 소스 영역의 정상 표면에 대하여 근사치 45.0 도와 근사치 90.0 도 사이의 각도로 주입될 수 있다. 상기 P 형 도펀트는 드레인 영역에는 주입되지 않는데, 여기서 상기 레인 영역은 워드 라인에 의해 상기 제1 소스 영역으로부터 분리된다. 상기 방법은 열 사이클(thermal cycle) 수행하는 단계를 더 포함하는데, 여기서 상기 열 사이클은 상기 P 형 도펀트가, 상기 N+ 형 영역 아래에는 레트로그래이드 프로파일(retrograde profile)을 형성하도록 시키며, 그리고 상기 N+ 형 영역에 인접해서는 그래이드 농축 프로파일(graded concentration profile)을 형성하도록 시킨다.
본 발명의 일 실시 예에서, 본 발명은 위에서 상술한 방법을 이용하여 제조하는 플로팅 게이트 메모리 어레이이다. 본 발명의 기술분야의 통상의 기술자가 이하의 상세한 설명과 첨부된 도면을 검토함에 따라, 본 발명의 다른 특징들과 이점들이 그 통상의 기술자에게 더욱 뚜렷하여 질 것이다.
도 1은 본 발명의 일 실시 예에 따른 것으로서, 예시적인 메모리 셀들을 포함하는 구조의 평면도이다.
도 2는 도1의 구조에서 도1에 도시된 2-2 라인을 따르는 단면도이다.
도 3는 도1의 구조에서 도1에 도시된 3-3 라인을 따르는 단면도이다.
도 4는 본 발명의 일 실시 예로서, 예시적인 방법 단계들에 대응하는 흐름도이다.
본 발명은 메모리 셀들과 관련 구조에서 단락 채널 효과들을 감소시키는 방법에 관한 것이다. 이하 기재되는 사항은 본 발명의 실시와 관련된 특정 정보를 포함한다. 본 발명의 기술분야의 통상의 기술자는, 본 발명에서 상세하게 논의되는 것과 다른 방식으로 본 발명을 실시할 수 있다는 것을 인식할 것이다. 또한, 본 발명의 특정 상세한 사항들 일부는 본 발명의 명료성을 위하여 논의되지 않을 것이다.
본 출원의 도면과 그 도면에 대한 상세한 설명은 단지 본 발명의 예시적인 실시 예에 불과하다. 기재의 간결성을 유지하기 위하여, 본 발명의 다른 실시 예들은 본 출원에서 상세하게 기재되지 않을 것이고, 또한 본원의 도면에 상세하게 도시되지 않을 것이다.
본 발명은 플로팅 게이트 플래시 메모리 셀들과 같은 메모리 셀들에서, 단락 채널 효과들을 감소시키기 위한 혁신적인 채널 도핑 공정을 수반한다. 이하 기재될 사항으로서, 플로팅 게이트 메모리 셀에서 단락 채널 효과들을 감소시킴으로써, 본 발명의 혁신적인 채널 도핑 공정은 플로팅 게이트 메모리 셀의 성능을 증진시키는 이점을 제공한다. 본 발명은 플래시 플로팅 게이트 메모리를 포함하여 모든 비휘발성 플로팅 게이트 메모리에 적용될 수 있다.
도 1은 본 발명의 일 실시 예에 따르는 예시적인 메모리 셀들을 포함하는 예시적 구조의 평면도이다. 구조(100)는 워드 라인(102), 비트 라인들(104, 106, 그리고 108), 산화물 격리 영역들(110와, 112), 소스 영역들(114, 116, 그리고 118), 트렌치들(126과 128), 그리고 메모리 셀들(130, 132, 그리고 134)을 포함한다. 구조(100)는, 예를 들어, 플로팅 게이트 플래시 메모리 어레이와 같은 플로팅 게이트 메모리 어레이일 수 있다.
도 1에 도시된 바와 같이, 메모리 셀(132)은 워드 라인(102) 아래에 위치하는 플로팅 게이트(136)를 포함한다. 본 발명의 실시 예에서 메모리 셀(132)은 플로팅 게이트 메모리 셀이다. 본 발명의 일 실시 예에서, 메모리 셀(132)은 플로팅 게이트 플래시 메모리 셀이다. 메모리 셀(132)는 드레인 컨택(contact)(138)을 더 포함하며, 이 드레인 컨택(138)은 메모리 셀(132)의 드레인 영역(122)을 비트 라인(106)과 연결시켜 준다. 메모리 셀(132)은 또한 소스 영역(116)을 포함하며, 이 소스 영역(116)은 기판(도 1에 도시되지 않음)의 워드 라인(102)에 인접하여 위치한다. 알아야 할 사항으로서, 기재의 간결성을 유지하기 위해 단지 메모리 셀(132)만 이 상세히 기재하고 있을지라도, 메모리 셀들(130과 134)도 제조의 구성 및 방법에 있어서 메모리 셀(132)과 유사하다.
또한, 도 1에 도시된 바와 같이, 워드 라인(102)은, 기판(도 1에 도시되지 않음)에 위치하는 비트 라인들(104, 106, 그리고 108) 위에 위치하며, 또한 수직으로 정렬되어 있다. 워드 라인(102)과 비트 라인들(104, 106, 그리고 108)은 본 발명의 기술분야에서 알려진 방식으로 제조될 수 있다. 또한 도 1에 도시된 바와 같이, 산화물 격리 영역(110)은 비트 라인들(104와 106) 사이에 위치하고, 예를 들어 얕은 트렌치 격리("STI") 영역일 수 있다. 산화물 격리 영역(110)은 산화 실리콘 또는 다른 적합한 유전체 물질로 구성될 수 있으며, 본 발명의 기술분야에서 알려진 방식으로 기판(도 1에 도시되지 않음)에서 제조될 수 있다. 또한, 도 1에 도시된 바와 같이, 산화물 격리 영역(112)은 비트 라인들(106과 108) 사이에 위치하며, 산화물 격리 영역(110)과 같은 유사한 물질로 구성되고 또한 유사한 방식으로 제조된다.
또한 도 1에 도시된 바와 같이, 트렌치(126)는 소스 영역들(114와 116) 사이에 위치한다. 트렌치(126)는 유전체 물질, 예를 들어 산화 실리콘을 산화물 격리 영역(110)의 일부에서 제거함으로써 형성되는데, 여기서 산화물 격리 영역(110)은 워드 라인(102)에 인접하여 있는 소스 영역들(114와 116) 사이에 위치한다. 유전체 물질이 제거될 수 있는데, 이는 소스 영역들(114와 116) 사이에 위치하고 있는 산화물 격리 영역(110)의 일부를, 예를 들어 자기-정렬(self-aligned) 소스 식각 공정을 사용하여 식각(etching)함으로써 가능하다. 트렌치(126)는 측벽들(146)과 바 닥 표면(126)을 포함한다. 또한 도 1에 도시된 바와 같이, 트렌치(128)는 소스 영역들(116과 118) 사이에 위치하고 트렌치(126)와 유사한 방식으로 형성된다. 트렌치(128)는 측벽들(150)과 바닥표면(bottom surface)(148)을 포함한다. 트렌치(126과 128)에, 그리고 소스 영역들(114, 116, 그리고 118)에 N+ 소스 주입을 실행하여, 전기적으로 소스 영역들(114, 116, 그리고 118)을 서로 연결한다. 상기 N+ 소스 주입은 비소 또는 다른 적합한 N 형 도펀트와 같은 N 형 도펀트를 포함하고, 소스 영역들(114,116, 그리고 118) 내에 N+ 형 영역(도 1에 도시되지 않음)을 형성시킨다. 또한 도 1에 도시된 바와 같이, 드레인 영역(122)은 플로팅 게이트(136)에 인접하여 위치하고 N 형 도펀트로 구성된다. 알아야할 사항으로서, 기재의 간결성을 유지하기 위하여 드레인 영역(122)만이 여기서 상세하게 기재된 것이다.
본 발명의 실시 예에서, P 형 도펀트는 소스 영역들(114,116, 그리고 118) 내에, 또한 트렌치(126과 128) 내에 주입되어 P 형 영역(도 1에 도시되지 않음)을 형성한다. P 형 도펀트는 보론으로 구성될 수 있고, 소스 영역들(114,116, 그리고 118) 각 정상 표면들(top surface)에 대하여 소정 각도로 주입될 수 있다. 본 발명의 일 실시 예에서, P 형 도펀트는 상기 N+ 소스 주입 이전에 주입된다. 상기 P 형 도펀트는 드레인 영역(122)과 같은 드레인 영역에 주입되지는 않는다. 상기 P 형 도펀트가 주입된 후, 열 사이클(thermal cycle)이 실행되어 P 형 도펀트를 소스 영역들(114,116, 그리고 118) 아래에 확산시킨다. 상술한 본 발명의 P 형 도핑 공정의 결과로서, 레트로그래이드 프로파일과 그래이드 농축 프로파일이 각 소스 영역에 형성된 N+ 형 지역(도 1에 도시되지 않음) 아래에 형성되는데, 이는 상술한 DIBL과 펀치 스루와 같이 단락 채널 효과들을 감소시키는데 이점을 얻게 한다. 이하, 도 2 및 도 3을 참조하여 본 발명의 혁신적인 P 형 도핑 공정을 설명하기로 한다.
도 2에서 구조(200)는 도 1의 라인 2-2를 따르는 구조(100)의 단면과 대응하는 단면도이다. 특히, 구조(100)에서 소스 영역들(214, 216, 그리고 218), 트렌치들(226과 228), 측벽들(246과 250), 그리고 바닥표면들(244와 248) 각각은, 구조(200)에서 소스 영역들(114, 116, 그리고 118), 트렌치들(126과 128), 측벽들(146과 150), 그리고 바닥표면들(144와 148) 각각에 대응한다. 알아야 할 사항으로서, 워드 라인(102)과 플로팅 게이트(136)는 기재의 명료성을 유지하기 위하여 도2에 도시하지 않았다.
도 2에 도시된 바와 같이, N+ 형 영역(252)은 기판(258)에서 소스 영역들(214, 216, 그리고 218)의 정상표면들(213, 215, 그리고 217), 측벽들(246), 트렌치(226)의 바닥표면(224), 측벽들(250) 그리고 트렌치(228)의 바닥표면(248) 각각의 아래에 위치한다. N+ 형 영역(252)는 전기적으로 소스 영역들(214, 216, 그리고 218)을 연결시켜 주고, 비소와 같은 N 형 도펀트를 소스 영역들(214, 216, 그리고 218) 및 트렌치들(226과 228)에 주입함으로써 형성된다.
또한 도 2에 도시된 바와 같이, P 웰(254)은 기판(258)에서 N+ 영역(252) 아래에 위치하고, 본 발명의 기술분야에서 알려진 방식으로 기판(258)을 적합하게 도핑함으로써 형성될 수 있다. 또한 도 2에 도시된 바와 같이, P 형 영역(256)은 기판(258)에서 P 웰(254) 아래에 위치하고, 보론과 같은 P 형 도펀트로 구성될 수 있다. P 형 영역(256)은 소스 영역들(214, 216, 그리고 218)의 정상표면들(213, 215, 그리고 217)에 대해 주입각도(262)로, P 형 도펀트, 예를 들어 보론을 주입하는 P 형 주입(260)을 이용함으로써 형성될 수 있다. 주입각도(262)는 소스 영역들(214, 216, 그리고 218)의 정상표면들(213, 215, 그리고 217)에 수직인 평면에 위치하고 도 1의 워드 라인(102)에 평행하다. 예로서, 주입각도(262)는 근사치 45.0 도와 근사치 90.0도 사이의 각도 일 수 있다. 예를 들자면, P 형 주입(260)은 P 형 도펀트, 예를 들어 보론을 평방 센티미터 당 약 1 x 1014 원자와 평방 센티미터 당 약 1 x 1015 원자 사이의 주입 도오즈량(implant dosage)으로 주입할 수 있다. 예로서, P 형 주입(260)은 약 30.0 KeV의 전력으로 P 형 도펀트를 주입할 수 있다.
주입각도(262)로 P 형 도펀트를 주입함으로써, 본 발명은 P 형 도펀트를 트렌치들(226과 228)의 각 측벽들(246과 250)에, 소스 영역들(214, 216, 그리고 218)의 각 정상표면들(213, 215, 그리고 217)에, 그리고 트렌치들(226과 228)의 각 바닥표면(244와 248)에 효율적으로 주입할 수 있다. 결과적으로, P 형 영역(256)이 기판(256)에서 원하는 깊이로 N+ 형 영역(252) 아래에 형성될 수 있다. 따라서, 도 3과 관련하여 이하에서 상술되는 바와 같이, 본 발명의 P 형 도핑 공정은 소스 영역들(114, 116, 그리고 118) 아래에 효율적인 레트로그래이드 및 그래이드 농축 프로파일들을 얻는 이점이 있다.
도 3에서 구조(300)는 도 1의 라인 3-3를 따르는 구조(100)의 단면과 대응하는 단면도이다. 특히, 구조(300)에서의 메모리 셀(332), 워드 라인(302), 플로팅 게이트(336), 소스 영역(316), 그리고 드레인 영역(322) 각각은 구조(100)에서의 메모리 셀(132), 워드라인(102), 플로팅 게이트(136), 소스 영역(316), 그리고 드레인 영역(122)과 대응한다. 또한, 구조(300)에서의 소스 영역(316), N+ 형 영역(352), P 웰(354), 그리고 기판(358) 각각은 도 2의 구조(200)에서의 소스 영역(216), N+ 형 영역(252), P 웰(254), 그리고 기판(258)에 대응한다. 알아야 할 사항으로서, 컨택(138)은 기재의 간결성을 유지하기 위하여 도 3에 도시되지 않았다.
도 3에 도시된 바와 같이, 메모리 셀(332)는 터널 산화물 층(362)을 포함하며, 이 터널 산화층(362)은 기판(358)의 정상 표면(366)에 위치하고 열 성장 터널 산화물(thermally grown tunnel oxide)로 구성될 수 있다. 또한 도 3에 도시된 바와 같이, 플로팅 게이트(336)는 터널 산화물 층(362) 위에 위치하고 다결정질 실리콘으로 구성될 수 있다. 또한 도 3에 도시된 바와 같이, 유전체 층(364)는 플로팅 게이트(336) 위에 위치하고, 예를 들어 산화물-질화물-산화물("ONO": Oxide-Nitride-Oxide) 스택으로 구성될 수 있다. 또한 도 3에 도시된 바와 같이, 워드 라인(302)는 유전체 층(364) 위에 위치하고, 다결정질 실리콘으로 구성될 수 있다.
또한 도 3에 도시된 바와 같이, N+ 형 영역(352)은 소스 영역(316)에 위치하고, 기판(358)의 정상 표면(366) 내에 적합한 N 형 도펀트를 주입함으로써 형성될 수 있다. 또한 도 3에 도시된 바와 같이, 드레인 영역(322)은 기판(358)에 위치하고 N+ 형 영역이다. 또한 도 3에 도시된 바와 같이, 채널 영역(368)은 소스 정션(374)와 드레인 정션(376) 사이에 위치하고, 또한 터널 산화물 층(362) 아래에 위치한다. 또한 도 3에 도시된 바와 같이, P웰(354)은 기판(358)에서 N+ 형 영역 (352), 채널 영역(368), 그리고 드레인 영역(322) 아래에 위치한다. P 웰(354)은 본 발명의 기술분야에서 알려진 방식으로 기판(358)에 형성될 수 있다.
또한 도 3에 도시된 바와 같이, P 형 영역(356)은 N+ 형 영역(352) 아래에 위치하고, P 형 도펀트, 예를 들어 보론을 주입하는 도 2에서의 P 형 주입(260)을 이용함으로써 형성된다. 후속의 열 구동 단계 후, P 형 영역(356)에서 P 형 도펀트는, 화살표(372)가 가리키는 바와 같이, 기판(358)의 정상 표면(366)으로 향하는 상향 방향으로 확산된다. 결과적으로, 상기 P 형 도펀트는 P 웰 내의 N+ 형 영역(352) 아래에 레트로그래이드 프로파일을 형성한다. 상기 P 형 도펀트는, 또한 화살표(370)가 가리키는 처럼, 채널 영역(368)의 중앙을 향하여 확산된다. 화살표(370)가 가리키는 방향으로 P 형 도펀트의 확산 결과, 상기 P 형 도펀트는 그래이드 농축 프로파일을 형성하되, 플로팅 게이트(336) 아래에 위치하고 또한 소스 영역(316)에 위치한 N+ 형 영역(352)에 인접하여 위치하고 있는 P 웰(354)의 일부에 형성된다. 드레인 영역(322)은 상술한 바와 같이 P 형 주입(260)을 수행하는 동안에 마스크(mask)에 의해 보호되기 때문에, 레트로그래이드 및 그래이드 농축 프로파일들은 드레인 영역(322)에는 형성되지 않는다. 따라서, 레트로그래이드 및 그래이드 농축 프로파일들을 소스 영역(316)에 인접하게 제공함으로써, 본 발명은 상술한 펀치 스루와 DIBL과 같은 단락 채널 효과들을 감소시키는 이점을 얻을 수 있다. 또한, 레트로그래이드 및 그래이드 농축 프로파일들을 드레인 영역322)에 인접하게 형성하지 않음으로써, 본 발명은 원치 않은 드레인 정션 브레이크다운을 피할 수 있는 이점이 있다. 따라서, 단락 채널 효과들을 감소시키는 결과에 의해, 본 발명 은 단락 채널 성능을 증진시키는 이점을 얻을 수 있다.
도 4는 본 발명의 일 실시 예에 따른 일 예시의 방법을 도시한 흐름도이다.
본 발명의 기술분야의 통상의 기술자에게 자명한 사항에 해당하는 특정 상세한 설명과 특징들은, 흐름도(400)에서 생략하였다. 예를 들어, 소정 단계는 하나 이상의 서브 단계들로 구성될 수 있으며, 또는 본 발명의 기술분야에서 알려진 바와 같은 특수 장치 또는 물질들을 수반할 수도 있다.
단계(402)에서, 반도체 웨이퍼가 제공되는데, 이 반도체 웨이퍼는 도 1에서의 메모리 셀들(130, 132, 그리고 134)과 같은 메모리 셀들, 비트 라인들(104, 106, 그리고 108)과 같은 비트 라인들 위에 위치하는 워드 라인(102)과 같은 워드 라인을 포함한다. 단계(404)에서 트렌치들(126과 128)과 같은 각 트렌치들을 노출시키기 위하여, 유전체 물질이 도 1에서의 산화물 격리 영역들(110과 112)와 같은 산화물 격리 영역들에서 제거된다. 유전체 물질은, 예를 들어 자기-정렬 소스 식각을 수행함으로써, 트렌치들(126과 128) 각각을 노출하기 위하여 산화물 격리 영역들(110과 112)로부터 제거될 수 있다. 단계(406)에서, 비소와 같은 N 형 도펀트이 트렌치들(126과 128)과 같은 트렌치들에, 그리고 소스 영역들(114, 116, 그리고 118)과 같은 소스 영역들에 주입되어, 전기적으로 상기 소스 영역들을 서로 연결시켜 준다.
단계(408)에서, P 형 도펀트이 렌치들(126과 128)과 같은 트렌치들에, 또한 소스 영역들(114, 116, 그리고 118)과 같은 소스 영역들에 주입되어, 도 2에서의 N+ 형 영역(252)와 같은 N+ 형 영역 아래에 위치하는 P 형 영역(356)과 같은 P 형 영역을 형성한다. 예를 들면, 소스 영역들(214, 216, 그리고 218)의 각 정상표면들(213, 215, 그리고 217), 측벽들(246), 트렌치(226)의 바닥표면(224), 측벽들(250) 그리고 트렌치(228)의 바닥표면(248) 아래에 깊게 주입되는데, 이때 소스 영역들(214, 216, 그리고 218)의 각 정상표면들(213, 215, 그리고 217)에 대하여 주입각도(262)로 주입된다. 예로서, 주입각도(262)는 근사치 45.0 도와 근사치 90.0 도 사이의 각도일 수 있다. 레트로그래이드 및 그래이드 농축 프로파일들이 소스 영역(216)과 같은 소스 영역들에 인접하여 형성하기 위하여, 열 사이클을 수행하여 P 형 영역(356)에 P 형 도펀트를 확산한다. 단계(410)에서 반도체 웨이퍼의 공정이 계속됨에 따라, 도 1에서의 트렌치들(126과 128)과 같은 트렌치들이 산화 실리콘과 같은 유전체 물질로 채워진다.
따라서, 이상 상술한 바와 같이, 원치 않은 단락 채널 효과들을 감소시키기 위하여, 보론과 같은 P 형 도펀트를 이용하여 레트로그래이드 및 그래이드 농축 프로파일들을, 플로팅 게이트 플래시 메모리 셀들과 같은 플로티 게이트 플래시 메모리 셀들의 소스 영역들에 인접하여 형성함으로써, 본 발명은 플로팅 게이트 메모리 셀들에서 단락 채널 성능을 증진시키는 이점을 얻을 수 있다.
이상, 본 발명의 예시적 실시 예들의 상술로부터 명확히 알 수 있는 사항으로서, 여러 가지 기술들이 본 발명의 권리범위 내에서 본 발명의 기술적 사상을 실시하는데 사용될 수 있다. 또한, 본 발명은 특정 실시 예들을 참조하여 기재된 것이 바, 본 발명의 기술분야의 통상의 기술자가 인식하는 사실로서 본 발명의 기술적 사상과 권리범위 내에서 형태의 변경 및 상세한 부분의 변경을 가할 수 있을 것 이다. 이상 상술한 예시적 실시 예들은, 모든 측면에서 설명적인 차원에서 간주될 뿐이지 제한적인 사항으로 간주되지 않는다. 또한, 이해하여야 할 사실로서, 본 발명은 여기에서 기재된 특정 예시적 실시 예들에 한정하지 않으며, 또한 본 발명의 권리범위 내에서 수 많은 재배열들, 변경들 및 치환들이 가능할 것이다.
따라서, 메모리 셀들과 관련 구조에서 단락 채널 효과들을 감소시키는 방법을 기재한 것이다.

Claims (20)

  1. 트렌치(128,228)를 노출하기 위하여 기판(258,358)에 위치한 격리 영역(110)으로부터 유전체 물질을 제거하는 단계(404)-상기 트렌치는 제1 소스 영역(116,216,316)과 제2 소스 영역(118,218) 사이에 위치하고, 상기 트렌치(128,228)은 상기 기판(258,358)에서 측벽들(150,250)을 정의한다-와;
    상기 제1 소스 영역(116,216,316)과, 상기 제2 소스 영역(118,218)과, 상기 측벽들(150,250)에 N 형 도펀트를 주입하는 단계(406)-상기 N 형 도펀트는 N+ 형 영역(252,352)을 형성한다-와;
    상기 제1 소스 영역(116,216)과, 상기 제2 소스 영역(118,218)과, 상기 측벽들(150,250)에 P 형 도펀트를 주입하는 단계(408)-상기 P 형 도펀트는 P 형 영역(256,356)을 형성하고, 상기 P 형 영역(256,356)은 N+ 형 영역(252,352) 아래에 위치한다-를 포함하며, 여기서
    상기 P 형 도펀트는 드레인 영역(122,322)에 주입되지 않으며, 상기 드레인 영역(122,322)은 워드 라인(102,302)에 의해 상기 제1 소스 영역(116,216,316)과 분리되는 것을 특징으로 하는 플로팅 게이트 메모리 어레이 제조 방법.
  2. 제 1항에 있어서,
    상기 제1 소스 영역(116,216,316)과, 상기 제2 소스 영역(118,218)과, 상기 측벽들(150,250)에 P 형 도펀트를 주입하는 상기 단계(408)는
    상기 제1 소스 영역(116,216,316)의 정상 표면(215)에 대하여 소정의 각도-이 각도는 근사치 45.0 도와 근사치 90.0 도 사이의 각도이다-로 상기 P 형 도펀트를 주입하는 것을 포함하는 것을 특징으로 하는 플로팅 게이트 메모리 어레이 제조 방법.
  3. 제 1항에 있어서,
    열 사이클-이 열 사이클은 상기 P 형 도펀트가 상기 N+ 형 영역(252,352) 아래에 레트로그래이드 프로파일(retrograde profile)을 형성하게 한다-을 수행하는 단계(408)를 더 포함하는 것을 특징으로 하는 플로팅 게이트 메모리 어레이 제조 방법.
  4. 제 1항에 있어서,
    열 사이클-이 열 사이클은 상기 P 형 도펀트가 상기 N+ 형 영역(252,352)에 인접하여 그래이드 프로파일(graded profile)을 형성하게 한다-을 수행하는 단계(408)를 더 포함하는 것을 특징으로 하는 플로팅 게이트 메모리 어레이 제조 방법.
  5. 제 1항에 있어서,
    상기 P 형 도펀트는 보론(boron)인 것을 특징으로 하는 플로팅 게이트 메모리 어레이 제조 방법.
  6. 제 1항에 있어서,
    상기 격리 영역(112)으로부터 유전체 물질을 제거하는 상기 단계는
    자기-정렬 소스 식각에서 상기 유전체 물질을 제거하는 것을 포함하는 것을 특징으로 하는 플로팅 게이트 메모리 어레이 제조 방법.
  7. 제 1항에 있어서,
    상기 플로팅 게이트 메모리 어레이는 플로팅 게이트 플래시 메모리 어레이인 것을 특징으로 하는 플로팅 게이트 메모리 어레이 제조 방법.
  8. 제 1항에 있어서,
    상기 제1 소스 영역(116,216)과, 상기 제2 소스 영역(118,218)과, 상기 측벽들(150,250)에 P 형 도펀트를 주입하는 상기 단계(408)는
    평방 센티미터 당 근사치 1 x 1014 원자와 평방 센티미터 당 근사치 1 x 1015 원자 사이의 도오즈량(dosage)으로 상기 P 형 도펀트를 주입하는 것을, 포함하는 것을 특징으로 하는 플로팅 게이트 메모리 어레이 제조 방법.
  9. 기판(258,358)에 위치한 드레인 영역(122,322)과;
    상기 기판(258,358)에 위치한, 제1 소스 영역(116,216,316) 및 제2 소스 영역(118,218)과;
    상기 드레인 영역(122,322)과 상기 제1 소스 영역(116,216,316) 사이에 위치한 워드 라인(102,302)과;
    상기 제1 소스 영역(116,216,316)과 상기 제2 소스 영역(118,218) 사이에 위치하며, 상기 기판(258,358)에서 측벽들(150,250)과 바닥 표면(148,248)을 정의하는 트렌치(128,228)와;
    상기 제1 소스 영역(116,216,316) 및 상기 제2 소스 영역(118,218) 내에, 그리고 상기 바닥 표면(148,248) 아래에 위치하며, 상기 제1 소스 영역(116,216,316)과 상기 제2 소스 영역(118,218)을 전기적으로 연결하는 N+ 형 영역과;
    상기 N+ 형 영역(252,352) 아래에 위치하는 P 형 영역(256,356)을 포함하며,
    상기 P 형 영역(256,356)은 상기 드레인 영역(122,322) 아래에 위치하지 않는 것을 특징으로 하는 플로팅 게이트 메모리 어레이.
  10. 제 9항에 있어서,
    상기 P 형 영역(256,356)은 P 형 도펀트를 포함하며, 상기 P 형 도펀트는 상기 N+ 형 영역(252,352) 아래에 레트로그래이드 프로파일을 형성하는 것을 특징으로 하는 플로팅 게이트 메모리 어레이.
  11. 제 10항에 있어서,
    상기 P 형 도펀트는 상기 N+ 형 영역(252,352)에 인접하여 그래이드 농축 프로파일을 형성하는 것을 특징으로 하는 플로팅 게이트 메모리 어레이.
  12. 제 10항에 있어서,
    상기 P 형 도펀트는 보론으로 구성된 것을 특징으로 하는 플로팅 게이트 메모리 어레이.
  13. 제 9항에 있어서,
    상기 플로팅 게이트 메모리 어레이는 플로팅 게이트 플래시 메모리 어레이인 것을 특징으로 하는 플로팅 게이트 메모리 어레이.
  14. 트렌치(128,228)를 노출하기 위하여 기판(258,358)에 위치한 격리 영역(110)으로부터 유전체 물질을 제거하는 단계-상기 트렌치(128,228)는 제1 소스 영역(116,216,316)과 제2 소스 영역(118,218) 사이에 위치하고, 상기 트렌치(128,228)는 상기 기판(258,358)에서 측벽들(150,250)을 정의한다-와,
    상기 제1 소스 영역(116,216,316)과, 상기 제2 소스 영역(118,218)과, 상기 측벽들(150,250)에 N 형 도펀트를 주입하는 단계(406)-상기 N 형 도펀트는 N+ 형 영역(252,352)을 형성한다-를 포함하는 플로팅 게이트 메모리 어레이를 제조하는 방법에 있어서,
    상기 제1 소스 영역(116,216,316)과, 상기 제2 소스 영역(118,218)과, 상기 측벽들(150,250)에 P 형 도펀트를 주입하는 단계(408)- 상기 P 형 도펀트는 P 형 영역(256,356)을 형성하며, 상기 P 형 영역(256,356)은 N+ 형 영역(252,352) 아래 에 위치한다-를 포함하며, 여기서 상기 P 형 도펀트는 드레인 영역(122,322)에 주입되지 않고, 상기 드레인 영역(122,322)는 워드 라인(102,302)에 의해 상기 제1 소스 영역(116,216,316)으로부터 분리되는 것을 특징으로 하는 플로팅 게이트 메모리 어레이 제조 방법.
  15. 제 14항에 있어서,
    상기 제1 소스 영역(116,216,316)과, 상기 제2 소스 영역(118,218)과, 상기 측벽들(150,250)에 P 형 도펀트를 주입하는 상기 단계(408)는,
    상기 제1 소스 영역(116,216,316)의 정상 표면(215)에 대하여 소정의 각도-이 각도는 근사치 45.0 도와 근사치 90.0 도 사이의 각도이다-로 상기 P 형 도펀트를 주입하는 것을 포함하는 것을 특징으로 하는 플로팅 게이트 메모리 어레이 제조 방법.
  16. 제 14항에 있어서,
    열 사이클-이 열 사이클은 상기 P 형 도펀트가 상기 N+ 형 영역(252,352) 아래에 레트로그래이드 프로파일(retrograde profile)을 형성하게 한다-을 수행하는 단계(408)를 더 포함하는 것을 특징으로 하는 플로팅 게이트 메모리 어레이 제조 방법.
  17. 제 14항에 있어서,
    열 사이클-이 열 사이클은 상기 P 형 도펀트가 상기 N+ 형 영역(252,352)에 인접하여 그래이드 프로파일(graded profile)을 형성하게 한다-을 수행하는 단계(408)를 더 포함하는 것을 특징으로 하는 플로팅 게이트 메모리 어레이 제조 방법.
  18. 제 14항에 있어서,
    상기 P 형 도펀트는 보론인 것을 특징으로 하는 플로팅 게이트 메모리 어레이 제조 방법.
  19. 제 14항에 있어서,
    상기 플로팅 게이트 메모리 어레이는 플로팅 게이트 플래시 메모리 어레이인 것을 특징으로 하는 플로팅 게이트 메모리 어레이 제조 방법.
  20. 제 14항에 있어서,
    상기 제1 소스 영역(116,216)과, 상기 제2 소스 영역(118,218)과, 상기 측벽들(150,250)에 P 형 도펀트를 주입하는 상기 단계는
    평방 센티미터 당 근사치 1 x 1014 원자와 평방 센티미터 당 근사치 1 x 1015 원자 사이의 도오즈량(dosage)으로 상기 P 형 도펀트를 주입하는 것을 포함하는 것을 특징으로 하는 플로팅 게이트 메모리 어레이 제조 방법.
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