KR20080038934A - 고전압 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 고전압 소자의 제조 방법에 관한 것으로, 반도체 기판 상에 접합 영역을 갖는 트랜지스터를 형성하고 접합 영역 상에 콘택 플러그를 형성하기 전에 플러그 이온주입 공정으로 열에 대한 확산성(diffusivity)이 작은 비소(As)를 접합 영역에 주입하여 오믹 콘택을 형성함으로써, 얕은 접합(Shallow junction)을 형성함과 동시에 높은 브레이크 다운 전압의 특성, 낮은 누설 전류 특성 및 우수한 오믹 콘택 특성을 얻을 수 있다.
고전압 트랜지스터, 오믹 콘택, 비소, 이온주입, 안티몬, 브레이크 다운

Description

고전압 소자의 제조 방법{Method of manufacturing a high voltage device}
도 1a 내지 도 1d는 본 발명의 실시예에 따른 고전압 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 2a 내지 도 2d는 본 발명의 다른 실시예에 따른 고전압 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 3은 플러그 이온주입 공정에 의해 주입된 비소와 인의 농도 차이를 나타내는 특성 그래프이다.
도 4는 플러그 이온주입 공정으로 비소와 인이 주입된 경우의 브레이크 다운 전압 차이를 나타내는 특성 그래프이다.
<도면의 주요 부분에 대한 부호의 설명>
100, 200 : 반도체 기판 102, 202 : 게이트 절연막
104, 204 : 게이트 106, 206 : 제1 접합 영역
108, 208 : 스페이서 210 : 제2 접합 영역
112, 212 : 층간 절연막 114, 214 : 콘택홀
116, 216 : 플러그 이온주입 영역 118a, 218a: 콘택 플러그
118b, 218b: 금속 배선
본 발명은 고전압 소자의 제조 방법에 관한 것으로, 특히 높은 브레이크 다운 전압과 낮은 누설 전류 특성을 얻을 수 있는 고전압 소자의 제조 방법에 관한 것이다.
반도체 장치를 동작시키기 위해서는 전원이 공급되어야 하는데, 소비 전력을 낮추기 위하여 낮은 전압에서 동작할 수 있도록 반도체 장치가 개발되고 있다. 하지만, 반도체 장치 내에서는 공급되는 전압보다 높은 전압이 요구되는 경우가 있다. 예를 들어, 플래시 메모리 소자의 경우, 프로그램 동작이나 소거 동작 시 외부로부터 공급되는 전원전압보다 높은 전압이 사용된다. 이를 위해, 펌핑 동작을 통해 외부로부터 공급되는 전원전압의 레벨을 상승시켜 고전압을 생성한다. 한편, 반도체 장치에는 트랜지스터가 필수적으로 포함되는데, 트랜지스터는 저전압에서 동작하는 저전압 트랜지스터와 고전압에서 동작하는 고전압 트랜지스터로 구분될 수 있다.
고전압 트랜지스터의 접합 영역(예를 들어, 소오스 또는 드레인)은 저전압 트랜지스터의 접합 영역과 다른 형태 및 방법으로 형성된다. 또한, 고전압 트랜지 스터는 저전압 트랜지스터와 달리 높은 전압에 의해 동작되기 때문에 많은 문제점이 발생된다. 예를 들어, 고전압 트랜지스터는 저전압 트랜지스터에 비해 높은 브레이크 다운 전압 특성이 요구되며, 집적도가 높아져 채널 길이가 짧아짐에 따라 발생하는 누설 전류를 최소화해야 한다. 또한, 접합 영역과 그 상부에 형성되는 콘택 플러그간의 접촉 저항이 높으면 전압 강하가 발생하여 고전압을 효율적으로 전달할 수 없다.
이에 대하여, 본 발명이 제시하는 고전압 소자의 제조 방법은 반도체 기판 상에 접합 영역을 갖는 트랜지스터를 형성하고 접합 영역 상에 콘택 플러그를 형성하기 전에 플러그 이온주입 공정으로 열에 대한 확산성(diffusivity)이 작은 비소(As)를 접합 영역에 주입하여 오믹 콘택을 형성함으로써, 얕은 접합(Shallow junction)을 형성함과 동시에 높은 브레이크 다운 전압의 특성, 낮은 누설 전류 특성 및 우수한 오믹 콘택 특성을 얻을 수 있다.
본 발명의 제1 실시예에 따른 고전압 소자의 제조 방법은 접합 영역이 형성된 반도체 기판이 제공되는 단계와, 반도체 기판 상에 층간 절연막을 형성하는 단계와, 접합 영역이 노출되도록 층간 절연막의 일부를 식각 하는 단계와, 노출된 접합 영역에 비소를 주입하여 플러그 이온주입 영역을 형성하는 단계, 및 비소가 주 입된 플러그 이온주입 영역 상에 플러그를 형성하는 단계를 포함한다.
본 발명의 제2 실시예에 따른 고전압 소자의 제조 방법은 접합 영역이 형성된 반도체 기판이 제공되는 단계와, 반도체 기판 상에 층간 절연막을 형성하는 단계와, 접합 영역이 노출되도록 층간 절연막의 일부를 식각 하는 단계와, 노출된 접합 영역에 안티몬을 주입하여 플러그 이온주입 영역을 형성하는 단계, 및 비소가 주입된 플러그 이온주입 영역 상에 플러그를 형성하는 단계를 포함한다.
본 발명의 제3 실시예에 따른 고전압 소자의 제조 방법은 트랜지스터가 형성된 반도체 기판이 제공되는 단계와, 반도체 기판 상에 층간 절연막을 형성하는 단계와, 트랜지스터의 접합영역이 노출되도록 층간 절연막의 일부를 식각 하는 단계와, 노출된 접합 영역에 비소를 주입하여 플러그 이온주입 영역을 형성하는 단계, 및 비소가 주입된 플러그 이온주입 영역 상에 플러그를 형성하는 단계를 포함한다.
본 발명의 제4 실시예에 따른 고전압 소자의 제조 방법은 트랜지스터가 형성된 반도체 기판이 제공되는 단계와, 반도체 기판 상에 층간 절연막을 형성하는 단계와, 트랜지스터의 접합영역이 노출되도록 층간 절연막의 일부를 식각 하는 단계와, 노출된 접합 영역에 안티몬을 주입하여 플러그 이온주입 영역을 형성하는 단계, 및 안티몬이 주입된 플러그 이온주입 영역 상에 플러그를 형성하는 단계를 포함한다.
상기에서, 트랜지스터의 접합 영역이 LDD 구조를 포함하여 플러그 이온주입 영역과 함께 TDD 구조로 형성될 수 있다. 비소의 주입량은 1.0E14atoms/cm2 내지 5.0E14atoms/cm2 이고, 5Kev 내지 15KeV의 이온 주입 에너지로 주입될 수 있다. 안티몬의 주입량은 1.0E14atoms/cm2 내지 5.0E14atoms/cm2 이고, 5Kev 내지 15KeV의 이온 주입 에너지로 주입될 수 있다.
플러그 이온주입 영역을 형성한 후 열처리 공정을 실시하는 단계를 더 포함할 수 있으며, 900℃ 내지 950℃의 온도에서 급속 열처리 공정으로 실시할 수 있다. 플러그는 텅스텐으로 형성하는 것이 바람직하다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
한편, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제3의 막이 개재되어질 수도 있다. 또한 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면 상에서 동일 부호는 동일한 요소를 지칭한다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 고전압 소자의 제조 방법을 설 명하기 위한 단면도들이다.
도 1a를 참조하면, 웰(미도시)과 소자 분리막(미도시)이 형성된 반도체 기판(100)의 활성 영역에 트랜지스터를 형성한다. 구체적으로, 반도체 기판(100) 상에 게이트 절연막(102) 및 게이트(104)가 형성되고, 게이트(104) 가장자리의 반도체 기판(100)에는 제1 접합 영역(106)이 형성된다. 제1 접합 영역(106)은 트랜지스터의 소오스/드레인이 되며, 웰 영역에 형성되는 제1 접합 영역(미도시)은 웰 픽업 영역이 된다. 게이트(104)의 측벽에는 스페이서(108)가 형성된다. 상기에서, 제1 접합 영역(106)은 NMOS 트랜지스터의 경우 5가의 불순물(예를 들어, 인이나 비소)를 주입하여 형성하며, 5.0E12atoms/cm2 이하의 농도와 70KeV의 에너지로 5가의 불순물을 주입하여 형성할 수 있다. 또한, 제1 접합 영역(106)은 반도체 기판(100)을 회전시키면서 3도 내지 7도의 각도로 5가 불순물을 주입하여 형성할 수 있다. 이 경우 제1 접합 영역(106)은 게이트(104)의 가장자리 하부까지 형성된다.
도 1b를 참조하면, 반도체 기판(100) 상에 층간 절연막(112)을 형성한다. 이어서, 제1 접합 영역(106)이 노출되도록 층간 절연막(112)의 일부를 식각하여 콘택홀(114)을 형성한다.
도 1c를 참조하면, 콘택홀(114)을 통해 노출된 제1 접합 영역(106)에 플러그 이온주입 공정을 실시하여 플러그 이온주입 영역(116)을 형성한다. 플러그 이온주입 영역(116)은 후속 공정에서 형성될 플러그와의 접착 특성을 향상시키고 오믹 콘택을 이룰 수 있는 불순물을 주입하여 형성한다. 구체적으로, 플러그 이온주입 영 역(116)은 비소를 주입하여 형성하며, 예로써, 5Kev 내지 15KeV의 이온 주입 에너지로 1.0E14atoms/cm2 내지 5.0E14atoms/cm2의 비소를 주입하여 형성할 수 있다. 비소는 수직으로 주입되는 것이 바람직하다. 한편, 비소 대신에 안티몬(antimony)을 주입할 수도 있다. 구체적으로, 5Kev 내지 15KeV의 이온 주입 에너지로 1.0E14atoms/cm2 내지 5.0E14atoms/cm2의 안티몬을 주입하여 플러그 이온주입 영역(116)을 형성할 수도 있다.
플러그 이온주입 영역(116)을 형성한 후에는, 주입된 불순물(비소 또는 안티몬)의 활성화를 위하여 열처리 공정을 실시한다. 열처리 공정은 900℃ 내지 950℃의 온도에서 급속 열처리 공정(rapid thermal process)으로 실시할 수 있다.
도 1d를 참조하면, 플러그 이온주입 영역(116) 상의 콘택홀(114) 내부에 플러그(118)를 형성한다. 플러그(118)는 폴리실리콘이나 텅스텐으로 형성할 수 있다. 구체적으로, 콘택홀(114)이 채워지도록 전체 구조 상에 도전층(폴리실리콘 또는 텅스텐)을 형성한 후 도전층이 콘택홀(114) 내부에 잔류되도록 식각 공정을 실시한다. 이때, 도전층을 콘택홀(114)의 폭보다 넓게 형성하거나 층간 절연막(116) 상부에 소정의 패턴으로 도전층을 잔류시켜 금속 배선을 동시에 형성할 수도 있다.
상기의 방법에 따라 비소 또는 안티몬을 주입하여 플러그 이온주입 영역(116)을 형성한 후 플러그(118a)를 형성함으로써, 플러그 이온주입 영역(116)에 의해 오믹 콘택이 형성되어 접촉 저항을 낮출 수 있다. 또한, 인(Ph) 대신에 확산성(diffusivity)이 낮은 비소(As)나 안티몬(Sn)을 주입하여 플러그 이온주입 영역 을 형성함으로써, 얕은 접합(Shallow junction)을 형성함과 동시에 인을 주입한 경우에 비해 높은 브레이크 다운 전압의 특성, 낮은 누설 전류 특성 및 우수한 오믹 콘택 특성을 얻을 수 있다. 이러한 특성 차이는 그래프를 참조하여 후술하기로 한다.
도 2a 내지 도 2d는 본 발명의 다른 실시예에 따른 고전압 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 웰(미도시)과 소자 분리막(미도시)이 형성된 반도체 기판(200)의 활성 영역에 트랜지스터를 형성한다. 구체적으로, 반도체 기판(200) 상에 게이트 절연막(202) 및 게이트(204)가 형성되고, 게이트(204) 가장자리의 반도체 기판(200)에는 제1 접합 영역(206)이 형성된다. 제1 접합 영역(206)은 LDD(lightly doped drain) 구조를 형성하기 위한 접합 영역으로써, 트랜지스터를 형성하기 위한 소오스/드레인의 일부가 된다. 게이트(204)의 측벽에는 스페이서(208)가 형성된다. 스페이서(208) 가장자리의 반도체 기판(200)에는 제2 접합 영역(210)이 형성된다. 상기에서, 제1 및 제2 접합 영역(206 및 210)은 트랜지스터의 소오스/드레인이 되며, NMOS 트랜지스터의 경우 5가의 불순물(예를 들어, 인이나 비소)을 주입하여 형성한다. 이때, 제1 접합 영역(206)보다 제2 접합 영역(210)이 더 깊게 형성되며, 제1 접합 영역(206)보다 제2 접합 영역(210)에 더 많은 양의 불순물이 주입된다. 하며, 5.0E12atoms/cm2 이하의 농도와 70KeV의 에너지로 5가의 불순물을 주입하여 형성할 수 있다. 한편, 제1 접합 영역(206)은 반도체 기판(200) 을 회전시키면서 3도 내지 7도의 각도로 5가 불순물을 주입하여 형성할 수 있으며, 이 경우 제1 접합 영역(206)은 게이트(204)의 가장자리 하부까지 형성된다.
도 2b를 참조하면, 반도체 기판(200) 상에 층간 절연막(212)을 형성한다. 이어서, 제1 접합 영역(206)이 노출되도록 층간 절연막(212)의 일부를 식각하여 콘택홀(214)을 형성한다.
도 2c를 참조하면, 콘택홀(214)을 통해 노출된 제1 접합 영역(206)에 플러그 이온주입 공정을 실시하여 플러그 이온주입 영역(216)을 형성한다. 플러그 이온주입 영역(216)은 후속 공정에서 형성될 플러그와의 접착 특성을 향상시키고 오믹 콘택을 이룰 수 있는 불순물을 주입하여 형성한다. 구체적으로, 플러그 이온주입 영역(216)은 비소를 주입하여 형성하며, 예로써, 5Kev 내지 15KeV의 이온 주입 에너지로 1.0E14atoms/cm2 내지 5.0E14atoms/cm2의 비소를 주입하여 형성할 수 있다. 비소는 수직으로 주입되는 것이 바람직하다. 한편, 비소 대신에 안티몬(antimony)을 주입할 수도 있다. 구체적으로, 5Kev 내지 15KeV의 이온 주입 에너지로 1.0E14atoms/cm2 내지 5.0E14atoms/cm2의 안티몬을 주입하여 플러그 이온주입 영역(216)을 형성할 수도 있다. 플러그 이온주입 영역(216)을 형성함으로써, 소오스/드레인은 제1 접합 영역(206), 제2 접합 영역(210) 및 플러그 이온주입 영역(216)으로 이루어진 TDD(triple doped drain) 구조로 형성된다.
플러그 이온주입 영역(216)을 형성한 후에는, 주입된 불순물(비소 또는 안티몬)의 활성화를 위하여 열처리 공정을 실시한다. 열처리 공정은 900℃ 내지 950℃ 의 온도에서 급속 열처리 공정(rapid thermal process)으로 실시할 수 있다.
도 2d를 참조하면, 플러그 이온주입 영역(216) 상의 콘택홀(214) 내부에 플러그(218)를 형성한다. 플러그(218)는 폴리실리콘이나 텅스텐으로 형성할 수 있다. 구체적으로, 콘택홀(214)이 채워지도록 전체 구조 상에 도전층(폴리실리콘 또는 텅스텐)을 형성한 후 도전층이 콘택홀(214) 내부에 잔류되도록 식각 공정을 실시한다. 이때, 도전층을 콘택홀(214)의 폭보다 넓게 형성하거나 층간 절연막(216) 상부에 소정의 패턴으로 도전층을 잔류시켜 금속 배선을 동시에 형성할 수도 있다.
도 3은 플러그 이온주입 공정에 의해 주입된 비소와 인의 농도 차이를 나타내는 특성 그래프이다.
도 3을 참조하면, 플러그 이온주입 공정 시 인(Ph)을 주입한 경우의 농도 그래프(A)와 비소(As)를 주입한 경우의 농도 그래프(B)가 도시되어 있다. 이 두 그래프(A 및 B)를 비교해보면, 인(Ph)의 경우 비소(As)에 비하여 열에 대한 확산성이 뛰어나기 때문에, 플러그 이온주입 공정 시 얕은 깊이로 인(Ph)을 주입하더라도 후속 열공정에 의해 반도체 기판의 내부로 확산되면서 표면에서의 농도가 감소하는 것을 알 수 있다. 이에 비해, 비소(As)를 주입한 경우, 열에 대한 확산 특성이 낮기 때문에 반도체 기판 표면에서의 농도가 인(Ph)을 주입한 경우보다 높고, 얕은 깊이까지만 확산되는 것을 알 수 있다. 따라서, 인(Ph)을 주입하는 경우보다 비소(As)를 주입하는 경우 기판 표면에서 높은 농도를 유지하여 보다 우수한 오믹 콘택 특성을 얻을 수 있으며, 보다 얕은 깊이로 플러그 이온주입 영역을 형성할 수 있다. 마찬가지로, 비소(As) 대신에 안티몬(Sn)을 주입하는 경우에도 인(Ph)을 주 입하는 경우보다 기판 표면에서 보다 더 고농도의 플러그 이온주입 영역을 얕게 형성할 수 있다.
도 4는 플러그 이온주입 공정으로 비소와 인이 주입된 경우의 브레이크 다운 전압 차이를 나타내는 특성 그래프이다.
도 4를 참조하면, 플러그 이온주입 공정 시 인(Ph)을 주입한 경우의 브레이크 다운 특성 그래프(A)와 비소(As)를 주입한 경우의 브레이크 다운 특성 그래프(B)가 도시되어 있다. 이 두 그래프(A 및 B)를 비교해보면, 인(Ph)의 경우보다 비소(As)를 주입한 경우 브레이크 다운 전압이 2V 내지 3V 정도 높아져 우수한 브레이크 다운 특성을 얻을 수 있는 것을 알 수 있다. 마찬가지로, 비소(As) 대신에 안티몬(Sn)을 주입하는 경우에도 인(Ph)을 주입하는 경우보다 더 높은 브레이크 다운 전압 특성을 얻을 수 있다.
한편, 표 1을 참조하여 인(Ph)을 주입한 경우와 비소(As)를 주입한 경우의 전기적 특성 사이를 설명하면 다음과 같다.
인(Ph) 비소(As)
문턱전압 0.682 0.679
IDS 22.4 22.1
BV 23.26 25.77
누설전류 53.62 21.26
상기의 표 1은 채널폭/채널길이가 10/0.9인 경우 플러그 이온주입 공정 시 인(Ph)과 비소(As)를 각각 5E14atoms/cm2의 농도로 주입한 경우의 특성을 나타내고 있다. 문턱전압이나 드레인 포화 전류(IDS)는 인(Ph)을 주입하는 경우와 비소(Ph)를 주입하는 경우 큰 차이가 없다. 하지만, 브레이크 다운 전압(BV)에 있어서, 인(Ph)을 주입하는 경우보다 비소(As)를 주입하는 경우 약 2.5V 정도 높아진 브레이크 다운 전압 특성을 얻을 수 있다. 또한, 누설 전류에 있어서, 인(Ph)을 주입하는 경우보다 비소(As)를 주입하는 경우 누설 전류가 절반 이하로 줄어드는 것을 알 수 있다. 이는, 비소(As)의 확산도가 인(Ph)의 경우보다 낮아서 게이트 하부로의 수평 확산이 최소화되기 때문이다.
상기에서, 플러그를 텅스텐으로 형성할 경우, 플러그 이온주입 공정 시 반드시 인(Ph) 대신에 비소(As)를 주입해야 상기와 같이 우수한 전기적 특성을 얻을 수 있다.
상술한 바와 같이, 본 발명은 반도체 기판 상에 접합 영역을 갖는 트랜지스터를 형성하고 접합 영역 상에 콘택 플러그를 형성하기 전에 플러그 이온주입 공정으로 열에 대한 확산성(diffusivity)이 작은 비소(As)를 접합 영역에 주입하여 오믹 콘택을 형성함으로써, 얕은 접합(Shallow junction)을 형성함과 동시에 높은 브레이크 다운 전압의 특성, 낮은 누설 전류 특성 및 우수한 오믹 콘택 특성을 얻을 수 있다.

Claims (12)

  1. 접합 영역이 형성된 반도체 기판이 제공되는 단계;
    상기 반도체 기판 상에 층간 절연막을 형성하는 단계;
    상기 접합 영역이 노출되도록 상기 층간 절연막의 일부를 식각 하는 단계;
    상기 노출된 접합 영역에 비소를 주입하여 플러그 이온주입 영역을 형성하는 단계; 및
    상기 비소가 주입된 상기 플러그 이온주입 영역 상에 플러그를 형성하는 단계를 포함하는 고전압 소자의 제조 방법.
  2. 접합 영역이 형성된 반도체 기판이 제공되는 단계;
    상기 반도체 기판 상에 층간 절연막을 형성하는 단계;
    상기 접합 영역이 노출되도록 상기 층간 절연막의 일부를 식각 하는 단계;
    상기 노출된 접합 영역에 안티몬을 주입하여 플러그 이온주입 영역을 형성하는 단계; 및
    상기 비소가 주입된 상기 플러그 이온주입 영역 상에 플러그를 형성하는 단계를 포함하는 고전압 소자의 제조 방법.
  3. 트랜지스터가 형성된 반도체 기판이 제공되는 단계;
    상기 반도체 기판 상에 층간 절연막을 형성하는 단계;
    상기 트랜지스터의 접합영역이 노출되도록 상기 층간 절연막의 일부를 식각 하는 단계;
    상기 노출된 접합 영역에 비소를 주입하여 플러그 이온주입 영역을 형성하는 단계; 및
    상기 비소가 주입된 상기 플러그 이온주입 영역 상에 플러그를 형성하는 단계를 포함하는 고전압 소자의 제조 방법.
  4. 트랜지스터가 형성된 반도체 기판이 제공되는 단계;
    상기 반도체 기판 상에 층간 절연막을 형성하는 단계;
    상기 트랜지스터의 접합영역이 노출되도록 상기 층간 절연막의 일부를 식각 하는 단계;
    상기 노출된 접합 영역에 안티몬을 주입하여 플러그 이온주입 영역을 형성하는 단계; 및
    상기 안티몬이 주입된 상기 플러그 이온주입 영역 상에 플러그를 형성하는 단계를 포함하는 고전압 소자의 제조 방법.
  5. 제 3 항 또는 제 4 항에 있어서,
    상기 트랜지스터의 접합 영역이 LDD 구조를 포함하여 상기 플러그 이온주입 영역과 함께 TDD 구조로 형성되는 고전압 소자의 제조 방법.
  6. 제 1 항 또는 제 3 항에 있어서,
    상기 비소의 주입량이 1.0E14atoms/cm2 내지 5.0E14atoms/cm2 인 고전압 소자의 제조 방법.
  7. 제 1 항 또는 제 3 항에 있어서,
    상기 비소가 5Kev 내지 15KeV의 이온 주입 에너지로 주입되는 고전압 소자의 제조 방법.
  8. 제 2 항 또는 제 4 항에 있어서,
    상기 안티몬의 주입량이 1.0E14atoms/cm2 내지 5.0E14atoms/cm2 인 고전압 소자의 제조 방법.
  9. 제 2 항 또는 제 4 항에 있어서,
    상기 안티몬가 5Kev 내지 15KeV의 이온 주입 에너지로 주입되는 고전압 소자의 제조 방법.
  10. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 플러그 이온주입 영역을 형성한 후 열처리 공정을 실시하는 단계를 더 포함하는 고전압 소자의 제조 방법.
  11. 제 10 항에 있어서,
    상기 열처리 공정은 900℃ 내지 950℃의 온도에서 급속 열처리 공정으로 실시하는 고전압 소자의 제조 방법.
  12. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 플러그가 텅스텐으로 형성되는 고전압 소자의 제조 방법.
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