KR20090025423A - 반도체 소자의 얕은 접합 형성방법 및 이를 이용한 반도체소자의 제조방법 - Google Patents

반도체 소자의 얕은 접합 형성방법 및 이를 이용한 반도체소자의 제조방법 Download PDF

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Abstract

본 발명은 반도체 소자의 얕은 접합 형성방법 및 이를 이용한 반도체 소자의 제조방법에 관한 것으로, 저농도 접합 영역이 형성된 반도체 기판이 제공되는 단계와, 상기 저농도 접합 영역이 비정질화되도록 제1 이온 주입 공정을 실시하는 단계와, 비정질화된 상기 저농도 접합 영역에 고농도의 불순물을 주입하기 위하여 제2 이온 주입 공정을 실시하는 단계와, 상기 고농도의 불순물이 주입된 접합 영역의 열처리 공정을 실시하는 단계를 포함한다.
얕은 접합 영역, 이온 주입 공정, 플루오린, 보론 클러스터 이온, 채널링, 급속 열처리, 시트 저항(Rs), RC 딜레이

Description

반도체 소자의 얕은 접합 형성방법 및 이를 이용한 반도체 소자의 제조방법{Method of forming a shallow junction in a semiconductor device and method of manufacturing a semiconductor device using it}
본 발명은 플래시 메모리 소자의 제조방법에 관한 것으로, 특히, 낮은 시트 저항(Sheet Resistance; Rs)을 갖는 얕은 접합(shallow junction)을 형성하기 위한 플래시 메모리 소자의 제조방법에 관한 것이다.
소자가 고집적화되어 감에 따라 소자의 구조 형성 및 특성 확보에 용이한 자기 정렬 STI(Self Aligned Shallow Trench Isolation) 스킴(scheme)을 적용하여 소자 분리막을 형성함으로써 터널 절연막의 손상을 방지하여 열악한 소자 특성을 개선하고 있다.
낸드 플래시 메모리 소자의 경우, 소자가 축소화되어 감에 따라 접합 깊이도 감소하였으며, 얕은 접합을 형성하기 위해서는 기존보다 더 정교한 이온 주입 공정이 필요하다. 현재 사용되고 있는 이온 주입 공정과 급속 열처리(Rapid Thermal Process; RTP) 공정을 이용하여 소스 및 드레인 접합을 형성하면, 접합 깊이와 시트 저항(Rs)을 감소시키는데 한계가 있다.
또한, 높은 도즈(dose)량으로 이온 주입 공정을 실시하면, 두 번 이상의 이온 주입 공정을 실시하여 소스 및 드레인 접합을 형성해야 한다. 게다가, 높은 도즈량으로 이온 주입 공정을 실시하면, 반도체 기판이 심하게 손상되어 많은 결함(defect)을 형성하고, 저항을 높이게 된다. 이로 인하여 Rc 딜레이(delay) 시간이 증가하게 된다.
본 발명은 접합 영역이 형성될 영역의 반도체 기판을 미리 비정질화(pre-amorphization) 시키고, 이온 주입 공정으로 접합 영역을 형성하기 위한 고농도의 불순물을 주입한 후 급속 열처리(Rapid Temperature Annealing; RTA) 공정을 실시하여 시트 저항(Sheet Resistance; Rs)을 감소시키는 얕은 접합을 형성할 수 있다.
본 발명의 제1 실시 예에 따른 반도체 소자의 얕은 접합 형성방법 및 이를 이용한 반도체 소자의 제조방법은, 저농도 접합 영역이 형성된 반도체 기판이 제공된다. 저농도 접합 영역이 비정질화되도록 제1 이온 주입 공정을 실시한다. 비정질화된 저농도 접합 영역에 고농도의 불순물을 주입하기 위하여 제2 이온 주입 공정을 실시한다. 고농도의 불순물이 주입된 접합 영역의 열처리 공정을 실시한다.
상기에서, 제1 이온 주입 공정은 저전압 피모스(LVP) 영역에 실시한다. 제1 이온 주입 공정은 플루오린(F) 이온을 이용한다. 제1 이온 주입 공정은 0.1KeV 내지 50KeV의 에너지와 1E12ion/㎠ 내지 1E15ion/㎠의 도즈량으로 실시한다. 제1 이온 주입 공정은 0도 내지 50도의 경사로 실시한다.
제2 이온 주입 공정은 저전압 피모스(LVP) 영역에 실시한다. 제2 이온 주입 공정은 보론 클러스터(cluster) 이온(B18H22)을 이용한다. 제2 이온 주입 공정은 1KeV 내지 80KeV의 에너지와 1E14ion/㎠ 내지 5E16ion/㎠의 도즈량으로 실시한다. 제2 이온 주입 공정은 0도 내지 50도의 경사로 실시한다.
열처리 공정은 급속 열처리(Rapid Temperature Annealing; RTA) 공정으로 실시한다. 열처리 공정은 저전압 피모스(LVP) 영역에 실시한다. 열처리 공정은 800℃ 내지 1100℃의 온도에서 0초 내지 60초 동안 실시한다.
본 발명의 제2 실시 예에 따른 반도체 소자의 얕은 접합 형성방법 및 이를 이용한 반도체 소자의 제조방법은, 반도체 기판 상부에 게이트와 저농도 접합 영역을 포함하는 트랜지스터를 형성한다. 트랜지스터를 포함한 반도체 기판 상부에 캡핑 절연막을 형성한다. 플루오린(F) 이온을 이용한 제1 이온 주입 공정을 실시하여 접합 영역 내에 비정질 영역을 형성한다. 제2 이온 주입 공정을 실시하여 접합 영역 내에 고농도 접합 영역을 형성한다. 제1 및 제2 이온 주입 공정으로 주입된 불순물을 활성화시키기 위해 열처리 공정을 실시한다.
상기에서, 캡핑 절연막은 산화물로 형성한다. 제1 이온 주입 공정은 저전압 피모스(LVP) 영역에 실시한다. 제1 이온 주입 공정은 0.1KeV 내지 50KeV의 에너지와 1E12ion/㎠ 내지 1E15ion/㎠의 도즈량으로 실시한다. 제1 이온 주입 공정은 0도 내지 50도의 경사로 실시한다. 플루오린(F) 이온을 이용한 제1 이온 주입 공정을 실시하여 반도체 기판 표면을 비정질화시킨다.
제2 이온 주입 공정은 저전압 피모스(LVP) 영역에 실시한다. 제2 이온 주입 공정은 보론 클러스터(cluster) 이온(B18H22)을 이용한다. 제2 이온 주입 공정은 1KeV 내지 80KeV의 에너지와 1E14ion/㎠ 내지 5E16ion/㎠의 도즈량으로 실시한다. 제2 이온 주입 공정은 0도 내지 50도의 경사로 실시한다.
열처리 공정은 급속 열처리(Rapid Temperature Annealing; RTA) 공정으로 실시한다. 열처리 공정은 저전압 피모스(LVP) 영역에 실시한다. 열처리 공정은 800℃ 내지 1100℃의 온도에서 0초 내지 60초 동안 실시한다.
상술한 바와 같이 본 발명에 의한 효과는 다음과 같다.
첫째, 급속 열처리(Rapid Temperature Annealing; RTA) 공정을 실시함으로써 이온 주입 공정으로 주입된 이온을 활성화시키고, 주입된 플루오린(F) 이온이 보론 클러스터(cluster) 이온에 의해 발생한 잔여 결함을 제거할 수 있다.
둘째, 급속 열처리(RTA) 공정을 실시하여 반도체 기판 내에 발생하는 스트레스(stress)를 방지하고, 주입된 플루오린(F)이 보론 클러스터 이온에 의해 발생한 잔여 결함을 제거함으로써 낮은 시트 저항(Sheet Resistance; Rs)을 갖는 얕은 접합을 형성할 수 있다.
셋째, 얕은 접합의 시트 저항(Rs)을 낮춤으로써 Rc 딜레이(delay) 시간이 증가하는 것을 개선할 수 있다.
넷째, 급속 열처리(RTA) 공정을 실시하여 주입된 이온을 활성화시켜줌으로써 이온의 도즈량을 감소시킬 수 있다.
다섯째, 급속 열처리(RTA) 공정을 실시하기 전에 캡핑 절연막을 형성함으로써 소자의 누설 전류(leakage current)로 작용할 수 있는 소스를 제거할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하면 다음과 같다.
도 1a 내지 도 1f는 본 발명의 일 실시 예에 따른 반도체 소자의 얕은 접합 형성방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다.
도 1a를 참조하면, P 타입 반도체 기판(100) 상부에 트리플 N웰 마스크(미도시)를 형성한 후 이온 주입 공정을 실시하여 반도체 기판(100)의 저전압 피모스 트랜지스터(Low Voltage PMOS Transistor; LVP Tr)가 형성될 영역에 트리플 N웰 층(102)을 형성한다.
그런 다음, 트리플 N웰 마스크를 제거하고, 반도체 기판(100) 상부에 P웰 마스크(미도시)를 형성한 후 이온 주입 공정을 실시하여 반도체 기판(100)의 저전압 엔모스 트랜지스터(Low Voltage NMOS Transistor; LVN Tr)가 형성될 영역에 P웰 층(104)을 형성한다.
그런 다음, P웰 마스크를 제거하고, 반도체 기판(100) 상부에 N웰 마스크(미도시)를 형성한 후 이온 주입 공정을 실시하여 반도체 기판(100)의 트리플 N웰 층(102) 내에 N웰 층(106)을 형성한다.
그런 다음, 반도체 기판(100) 내에 문턱 전압(Threshold Voltage; Vt)을 조절하기 위해 문턱 전압(Vt) 이온 주입 공정을 실시한다. 이때, 문턱 전압(Vt) 이온 주입 공정은 보론(B) 이온을 이용하여 주입한다. 반도체 기판(100)의 일부를 식각하여 트렌치(미도시)를 형성한 후 트렌치 내에 제1 절연막을 채워 소자 분리막(미 도시)을 형성한다. 반도체 기판(100) 내에 소자 분리막을 형성함으로써 액티브(active) 영역과 필드(filed) 영역이 정의된다.
도 1b를 참조하면, 반도체 기판(100)의 P웰 층(104) 및 N웰 층(106) 상부에 게이트(120)를 형성한다. 낸드(NAND)의 경우 게이트(120)는 게이트 절연막(108), 플로팅 게이트용 제1 도전막(110), 유전체막(112), 컨트롤 게이트용 제2 도전막(114), 텅스텐 실리사이드막(WSix; 116) 및 하드 마스크막(118)을 적층 구조로 형성한다. 이때, 게이트 절연막(108)은 산화물로 형성하고, 제1 도전막(110) 및 제2 도전막(114)은 폴리실리콘막으로 형성한다.
그런 다음, 이온 주입 공정을 실시하여 게이트(120) 양측 반도체 기판(100) 내에 저농도 접합 영역(122)을 형성한다.
도 1c를 참조하면, 게이트(120)를 포함한 반도체 기판(100) 표면에 제2 절연막을 형성한 후 제2 절연막을 식각하여 게이트(120) 측벽에 스페이서(124)를 형성한다. 저전압 엔모스(LVN) 영역만 오픈되도록 반도체 기판(100) 상부에 제1 포토레지스트 패턴(126)을 형성한 후 게이트(120), 스페이서(124) 및 제1 포토레지스트 패턴(126)을 마스크로 반도체 기판(100) 내에 제1 이온 주입 공정을 실시한다. 이때, 제1 이온 주입 공정은 비소(As) 이온을 이용하여 0.1KeV 내지 50KeV의 에너지와 1E14ion/㎠ 내지 5E16ion/㎠의 도즈량과 0도 내지 50도의 경사로 실시한다.
도 1d를 참조하면, 제1 포토레지스트 패턴(126)을 제거한 후 게이트(120) 및 스페이서(124)를 포함한 반도체 기판(100) 상부에 캡핑 절연막(128)을 형성한다. 이때, 캡핑 절연막(128)은 산화물로 형성한다.
그런 다음, 저전압 피모스(LVP) 영역만 오픈되도록 반도체 기판(100) 상부에 제2 포토레지스트 패턴(130)을 형성한 후 플루오린(F) 이온을 이용한 제2 이온 주입 공정을 실시하여 반도체 기판(100)을 미리 비정질화(pre-amorphization) 시켜 접합 영역(122) 표면 내에 비정질 영역(132)을 형성한다. 이때, 제2 이온 주입 공정은 플루오린(F) 이온을 이용하여 0.1KeV 내지 50KeV의 에너지와 1E12ion/㎠ 내지 1E15ion/㎠의 도즈량과 0도 내지 50도의 경사로 실시한다. 따라서, 제2 이온 주입 공정 시 플루오린(F) 이온을 주입하면 반도체 기판(100) 표면에 플루오린(F) 이온이 잔류하여 반도체 기판(100) 표면이 비정질화된다.
도 1e를 참조하면, 제3 이온 주입 공정을 실시하여 반도체 기판(100) 내에 고농도 접합 영역을 형성한다. 이때, 제3 이온 주입 공정은 제2 이온 주입 공정 시 사용되는 도즈량에 비해 고농도의 도즈량, 바람직하게는 1E14ion/㎠ 내지 5E16ion/㎠으로 실시한다. 제3 이온 주입 공정은 보론 클러스터(cluster) 이온(B18H22)을 이용하여 1KeV 내지 80KeV의 에너지와 0도 내지 50도의 경사로 실시한다. 보론 클러스터 이온(B18H22)을 이용한 이온 주입 공정 시 접합 영역(122)에 발생하는 채널링(channeling)을 플루오린(F) 이온에 의해 방지할 수 있다. 또한, 플루오린(F) 이온의 도즈량으로 고농도 접합 영역의 깊이를 조절할 수 있다. 즉, 플루오린(F) 이온의 도즈량을 많이 주입하면 고농도 접합 영역의 깊이가 낮아지고, 플루오린(F) 이온의 도즈량을 적게 주입하면 고농도 접합 영역의 깊이가 깊어진다. 이로 인해 후속 공정에서 형성되는 얕은 접합 영역의 시트 저항(Sheet Resistance; Rs)을 조절할 수 있다. 보론 클러스터 이온(B18H22)을 이용한 이온 주입 공정 시 접합 영 역(122) 표면 내에 잔여 결함(134)이 발생한다.
도 1f를 참조하면, 반도체 기판(100)의 손상을 제거하고, 주입된 이온을 활성화시키기 위해 급속 열처리(Rapid Temperature Annealing; RTA) 공정을 실시하여 저전압 피모스(LVP) 영역의 게이트(120) 양측 저농도 접합 영역(122) 및 고농도 접합 영역 내에 소스 및 드레인 형태의 얕은 접합(136)을 형성한다. 이때, 급속 열처리(RTA) 공정은 800℃ 내지 1100℃의 온도에서 0초 내지 60초 동안 실시한다.
이렇게, 급속 열처리(RTA) 공정을 실시함으로써 이온 주입 공정으로 주입된 이온을 활성화시키고, 주입된 플루오린(F) 이온이 보론 클러스터 이온에 의해 발생한 잔여 결함(134)을 제거할 수 있다. 또한, 급속 열처리(RTA) 공정을 실시하여 반도체 기판(100) 내에 발생하는 스트레스(stress)를 방지하고, 주입된 플루오린(F)이 보론 클러스터 이온에 의해 발생한 잔여 결함(134)을 제거함으로써 낮은 시트 저항(Rs)을 갖는 얕은 접합(136)을 형성할 수 있다. 얕은 접합(136)의 시트 저항(Rs)을 낮춤으로써 Rc 딜레이(delay) 시간이 증가하는 것을 개선할 수 있다. 또한, 급속 열처리(RTA) 공정을 실시하여 주입된 이온을 활성화시켜줌으로써 이온의 도즈량을 감소시킬 수 있다. 급속 열처리(RTA) 공정을 실시하기 전에 캡핑 절연막(128)을 형성함으로써 소자의 누설 전류(leakage current)로 작용할 수 있는 소스를 제거할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지 하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1f는 본 발명의 일 실시 예에 따른 반도체 소자의 얕은 접합 형성방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 트리플 N웰 층
104 : P웰 층 106 : N웰 층
108 : 게이트 절연막 110 : 제1 도전막
112 : 유전체막 114 : 제2 도전막
116 : 텅스텐 실리사이드막 118 : 하드 마스크막
120 : 게이트 122 : 저농도 접합 영역
124 : 스페이서 126 : 제1 포토레지스트 패턴
128 : 캡핑 절연막 130 : 제2 포토레지스트 패턴
132 : 비정질 영역 134 : 잔여 결함
136 : 얕은 접합

Claims (15)

  1. 저농도 접합 영역이 형성된 반도체 기판이 제공되는 단계;
    상기 저농도 접합 영역이 비정질화되도록 제1 이온 주입 공정을 실시하는 단계;
    비정질화된 상기 저농도 접합 영역에 고농도의 불순물을 주입하기 위하여 제2 이온 주입 공정을 실시하는 단계; 및
    상기 고농도의 불순물이 주입된 접합 영역의 열처리 공정을 실시하는 단계를 포함하는 반도체 소자의 얕은 접합 형성방법 및 이를 이용한 반도체 소자의 제조방법.
  2. 반도체 기판 상부에 게이트와 저농도 접합 영역을 포함하는 트랜지스터를 형성하는 단계;
    상기 트랜지스터를 포함한 상기 반도체 기판 상부에 캡핑 절연막을 형성하는 단계;
    플루오린(F) 이온을 이용한 제1 이온 주입 공정을 실시하여 상기 접합 영역 내에 비정질 영역을 형성하는 단계;
    제2 이온 주입 공정을 실시하여 상기 접합 영역 내에 고농도 접합 영역을 형성하는 단계; 및
    상기 제1 및 제2 이온 주입 공정으로 주입된 불순물을 활성화시키기 위해 열처리 공정을 실시하는 단계를 포함하는 반도체 소자의 얕은 접합 형성방법 및 이를 이용한 반도체 소자의 제조방법.
  3. 제2항에 있어서,
    상기 캡핑 절연막은 산화물로 형성하는 반도체 소자의 얕은 접합 형성방법 및 이를 이용한 반도체 소자의 제조방법.
  4. 제1항 또는 제2항에 있어서,
    상기 제1 이온 주입 공정은 저전압 피모스(LVP) 영역에 실시하는 반도체 소자의 얕은 접합 형성방법 및 이를 이용한 반도체 소자의 제조방법.
  5. 제1항에 있어서,
    상기 제1 이온 주입 공정은 플루오린(F) 이온을 이용하는 반도체 소자의 얕은 접합 형성방법 및 이를 이용한 반도체 소자의 제조방법.
  6. 제1항 또는 제2항에 있어서,
    상기 제1 이온 주입 공정은 0.1KeV 내지 50KeV의 에너지와 1E12ion/㎠ 내지 1E15ion/㎠의 도즈량으로 실시하는 반도체 소자의 얕은 접합 형성방법 및 이를 이용한 반도체 소자의 제조방법.
  7. 제1항 또는 제2항에 있어서,
    상기 제1 이온 주입 공정은 0도 내지 50도의 경사로 실시하는 반도체 소자의 얕은 접합 형성방법 및 이를 이용한 반도체 소자의 제조방법.
  8. 제2항에 있어서,
    상기 플루오린(F) 이온을 이용한 상기 제1 이온 주입 공정을 실시하여 상기 반도체 기판 표면을 비정질화시키는 반도체 소자의 얕은 접합 형성방법 및 이를 이용한 반도체 소자의 제조방법.
  9. 제1항 또는 제2항에 있어서,
    상기 제2 이온 주입 공정은 저전압 피모스(LVP) 영역에 실시하는 반도체 소 자의 얕은 접합 형성방법 및 이를 이용한 반도체 소자의 제조방법.
  10. 제1항 또는 제2항에 있어서,
    상기 제2 이온 주입 공정은 보론 클러스터(cluster) 이온(B18H22)을 이용하는 반도체 소자의 얕은 접합 형성방법 및 이를 이용한 반도체 소자의 제조방법.
  11. 제1항 또는 제2항에 있어서,
    상기 제2 이온 주입 공정은 1KeV 내지 80KeV의 에너지와 1E14ion/㎠ 내지 5E16ion/㎠의 도즈량으로 실시하는 반도체 소자의 얕은 접합 형성방법 및 이를 이용한 반도체 소자의 제조방법.
  12. 제1항 또는 제2항에 있어서,
    상기 제2 이온 주입 공정은 0도 내지 50도의 경사로 실시하는 반도체 소자의 얕은 접합 형성방법 및 이를 이용한 반도체 소자의 제조방법.
  13. 제1항 또는 제2항에 있어서,
    상기 열처리 공정은 급속 열처리(Rapid Temperature Annealing; RTA) 공정으로 실시하는 반도체 소자의 얕은 접합 형성방법 및 이를 이용한 반도체 소자의 제조방법.
  14. 제1항 또는 제2항에 있어서,
    상기 열처리 공정은 저전압 피모스(LVP) 영역에 실시하는 반도체 소자의 얕은 접합 형성방법 및 이를 이용한 반도체 소자의 제조방법.
  15. 제1항 또는 제2항에 있어서,
    상기 열처리 공정은 800℃ 내지 1100℃의 온도에서 0초 내지 60초 동안 실시하는 반도체 소자의 얕은 접합 형성방법 및 이를 이용한 반도체 소자의 제조방법.
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