KR20090064746A - 반도체 소자 및 반도체 소자의 제조 방법 - Google Patents

반도체 소자 및 반도체 소자의 제조 방법 Download PDF

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Abstract

실시예에 따른 반도체 소자의 제조 방법은 기판 위에 더미 게이트를 형성하는 단계; 상기 더미 게이트 양측의 기판에 각각 소스 영역 및 드레인 영역을 형성하고, 상기 더미 게이트의 양측면에 제1 스페이서를 형성하는 단계; 상기 제1 스페이서의 양측면에 제2 절연막을 형성하는 단계; 상기 더미 게이트를 제거하고, 상기 제1 스페이서로 이루어진 트렌치 양측면에 제2 스페이서를 형성하는 단계; 및 상기 제1 스페이서, 상기 제2 스페이서 및 기판으로 이루어진 트렌치 내부면에 게이트 절연막을 형성하고, 트렌치에 전도체를 매립하여 게이트 전극을 형성하는 단계를 포함한다.
실시예에 의하면, 더블 스페이서 구조를 이용하고 포켓 임플란트 및 채널 임플란트 공정을 자가 정렬 방식으로 처리함으로써 공정 마진에 구애받지 않고, 게이트 저항이 최소화되는 숏채널 반도체 소자를 제작할 수 있다. 또한, 추가 장비의 도입없이 기존의 장비를 이용하여 게이트 저항이 최소화되는 숏채널 반도체 소자를 구현할 수 있고, 구동 전압을 안정적으로 유지할 수 있는 효과가 있다.
반도체 소자, 절연막, 스페이서, 게이트 절연막, 마스크

Description

반도체 소자 및 반도체 소자의 제조 방법{Semiconductor device and manufacturing method of semiconductor device}
실시예는 반도체 소자 및 반도체 소자의 제조 방법에 관하여 개시한다.
반도체 소자의 고집적화가 진행됨에 따라 성능 구현이 점차 어려워지고 있는데, 가령 모스 트랜지스터의 경우 게이트/소스/드레인 전극 등의 사이즈가 축소되므로 채널 길이 역시 축소된다. 이렇게 채널 길이가 축소되면 SCE(Short Channel Effect), RSCE(Reverse Short Channel Effect) 등이 발생되며 트랜지스터의 문턱전압 조절이 매우 어려워진다.
또한, 고집적화된 반도체 소자의 사이즈에 비하여 구동 전압은 상대적으로 높으므로, 소스에서 주입된 전자가 드레인의 전위 변동(potential gradient) 상태로 인하여 심하게 가속되며, 드레인 근처에서 핫 캐리어(hot carrier)가 발생된다.
또한, 채널 길이가 작아짐에 따라 미세 라인 현상(narrow line effect)가 심하게 발생되어 살리사이드(salicide) 형성을 방해한다.
따라서, 게이트 저항이 커지며, 이로 인하여 신호 지연(signal delay)이 발생되어 신호 왜곡 현상을 초래하고, 소자의 동작 신뢰성이 저하된다.
살리사이드 재질을 바꿈으로써 게이트 저항을 작게 할 수 있으나 추가적인 장비를 도입해야 하고 공정이 복잡해지는 문제점이 있다.
실시예는 구동전압이 안정적으로 유지되고, 게이트 저항이 최소화되는 숏채널(short channel) 반도체 소자 및 반도체 소자 제조 방법을 제공한다.
실시예에 따른 반도체 소자의 제조 방법은 기판 위에 더미 게이트를 형성하는 단계; 상기 더미 게이트 양측의 기판에 각각 소스 영역 및 드레인 영역을 형성하고, 상기 더미 게이트의 양측면에 제1 스페이서를 형성하는 단계; 상기 제1 스페이서의 양측면에 제2 절연막을 형성하는 단계; 상기 더미 게이트를 제거하고, 상기 제1 스페이서로 이루어진 트렌치 양측면에 제2 스페이서를 형성하는 단계; 및 상기 제1 스페이서, 상기 제2 스페이서 및 기판으로 이루어진 트렌치 내부면에 게이트 절연막을 형성하고, 트렌치에 전도체를 매립하여 게이트 전극을 형성하는 단계를 포함한다.
실시예에 따른 반도체 소자는 기판 위에 이격 영역을 두고 형성된 2개의 제1 스페이서; 상기 제1 스페이서 양측의 기판에 형성된 소스 영역 및 드레인 영역; 상기 제1 스페이서 양측으로 형성된 제2 절연막; 상기 제1 스페이서로 이루어진 트렌치 내부에 이격 영역을 두고 형성된 2개의 제2 스페이서; 상기 제1 스페이서, 제2 스페이서, 기판으로 이루어진 트렌치 내부면에 형성된 게이트 절연막; 및 상기 게이트 절연막이 형성된 트렌치에 형성된 게이트 전극을 포함한다.
실시예에 의하면, 다음과 같은 효과가 있다.
첫째, 더블 스페이서 구조를 이용하고 포켓 임플란트 및 채널 임플란트 공정을 자가 정렬(self align) 방식으로 처리함으로써 공정 마진에 구애받지 않고, 게이트 저항이 최소화되는 숏채널 반도체 소자를 제작할 수 있다.
둘째, 추가 장비의 도입없이 기존의 장비를 이용하여 게이트 저항이 최소화되는 숏채널 반도체 소자를 구현할 수 있고, 구동 전압을 안정적으로 유지할 수 있는 효과가 있다.
셋째, 신호 왜곡 현상을 방지하고 반도체 소자의 동작 신뢰성을 확보할 수 있다.
첨부된 도면을 참조하여 실시예에 따른 반도체 소자 및 반도체 소자의 제조 방법에 관하여 상세히 설명한다.
도 1은 실시예에 따른 반도체 소자의 제조 방법 중 제1 마스크 패턴(120)이 형성된 후의 반도체 소자(100) 형태를 도시한 측단면도이다.
반도체 기판(105), 예를 들어 단결정 실리콘 기판의 액티브 영역 사이를 전기적으로 절연시키기 위하여 소자분리막(도시되지 않음)을 형성한다.
상기 소자분리막은 아이솔레이션(Isolation) 공정, 예를 들어 STI(Shallow Trench Isolation) 공정을 이용하여 상기 반도체 기판(105)의 필드 영역에 산화막과 같은 절연막으로 형성될 수 있다.
이어서, 상기 기판(105) 위에 게이트 옥사이드와 같은 물질을 증착하여 제1 절연막(110)을 형성하고, 더미 게이트를 형성하기 위한 폴리실리콘층(115)을 증착한다.
이후, 포토 레지스트를 도포하고, 포토 리소그라피 공정을 통하여 제1 마스크 패턴(120)을 형성한다.
도 2는 실시예에 따른 반도체 소자의 제조 방법 중 제1 스페이서(130)가 형성된 후의 반도체 소자(100) 형태를 도시한 측단면도이다.
상기 제1 마스크 패턴(120)을 식각 마스크로 이용하여 상기 폴리실리콘층(115)을 식각함으로써 더미 게이트(115a)를 형성한다. 이때, 건식 식각 공정이 이용될 수 있으며, 더미 게이트(115a)가 형성된 후 제1 마스크 패턴(120)은 제거된다.
이어서, 상기 더미 게이트(115a)를 이온주입 마스크로 이용하여 상기 반도체 기판(105)의 액티브 영역에 소스/드레인 영역(125) 형성을 위한 P형 불순물, 예를 들어 보론(B) 이온(29)을 약 3~20 KeV의 이온주입 에너지와, 1×1015~ 5×1015 ions/cm2의 이온주입 농도로 이온주입시킨다.
NMOS 트랜지스터의 소스/드레인 영역을 형성하는 경우에는 가령 아세나이드(As) 이온을 이온주입시킬 수 있다.
소스/드레인 영역(125)이 형성되면, 상기 더미 게이트(115a)의 양측의 기판 위에 질화막을 증착하고, 전면 식각 방법을 이용하여 제1 스페이서(130)를 형성한다.
따라서, 상기 제1 스페이서(130)는 더미 게이트(115a)의 양측에 각각 형성되고, 이후 형성될 제2 스페이서(140; 도 4 참조)와 함께 더블 스페이서 구조를 이루게 된다.
도 3은 실시예에 따른 반도체 소자의 제조 방법 중 제2 절연막(135)이 형성된 후의 반도체 소자(100) 형태를 도시한 측단면도이다.
이어서, 상기 제1 스페이서(130), 더미 게이트(115a)를 포함한 기판(105) 위에 게이트 옥사이드와 같은 절연막을 증착하고, CMP(Chemical Mechanical Polishing) 공정을 진행하여 제2 절연막(135)을 형성한다.
상기 제2 절연막(135)은 상기 제1 스페이서(130)의 양측의 기판 위에 형성된다.
도 4는 실시예에 따른 반도체 소자의 제조 방법 중 제2 스페이서(130)가 형성된 후의 반도체 소자(100) 형태를 도시한 측단면도이다.
상기 제2 절연막(135)가 형성되면, 가령 습식 식각 공정을 처리하여 더미 게이트(115a)를 제거한다.
따라서, 상기 제1 스페이서(130) 사이에 트렌치 구조가 형성된다.
상기 제1 스페이서(130)에 의한 트렌치 내부에 질화막을 증착하고, 전면 식각 방법을 이용하여 제2 스페이서(140)를 형성한다.
상기 제2 스페이서(140)는 제1 스페이서(130)의 내부면에 접촉된 형태를 이루며, 전면 식각을 진행할때 제1 절연층(110)과 기판(105) 일부를 식각한다.
이때, 기판(105)은 약 500Å 내지 2000Å의 깊이로 식각되며, 따라서 기판(105), 제1 절연층(110), 제2 스페이서(140), 제1 스페이서(130)에 의하여 트렌치 구조가 형성된다.
도 5는 실시예에 따른 반도체 소자의 제조 방법 중 제2 마스크 패턴(145)이 형성된 후의 반도체 소자(100) 형태를 도시한 측단면도이다.
이후, 제1 스페이서(130)와 제2 절연막(135) 위에 제2 마스크 패턴(145)을 형성하고, 상기 제2 스페이서(140) 사이의 기판(105)을 대상으로 하여 포켓 임플란트, 채널 임플란트와 같은 임플란트 공정을 처리한다.
상기 제2 마스크 패턴(145)은 임플란트 공정 시 이온 주입 마스크로 이용된다.
상기 포켓 임플란트는, 실시예에 따른 반도체 소자(100)가 NMOS 트랜지스터인 경우 P타입의 도펀트를 주입하고, PMOS 트랜지스터인 경우 N타입의 도펀트를 주입함으로써 채널 영역의 문턱 전압을 높여 주는 공정을 의미한다.
상기 포켓 임플란트 처리 결과, 문턱 전압이 너무 높게 상승되었다면 채널 임플란트를 실시하여 문턱전압을 적절히 조절할 수 있다.
실시예에 따른 반도체 소자(100)는 종래와 같이 LDD 영역을 형성하지 않고, 더블 스페이스 구조 및 채널/포켓 임플란트 공정을 이용한 자가 정렬(Self align) 방법을 통하여 공정 마진을 증가시킬 수 있다. 또한, 숏채널 효과를 최소화할 수 있다.
이때, 임플란트 영역은 기판(105)의 트렌치 영역, 즉 이후 형성될 게이트 전극(155; 도 6 참조)이 기판(105)과 접하는 아랫면과 측면 모두에 형성된다(점선으 로 표시됨).
도 6은 실시예에 따른 반도체 소자의 제조 방법에 의하여 완성된 반도체 소자(100) 형태를 도시한 측단면도이다.
임플란트 공정이 끝나면, 제2 마스크 패턴(145)을 제거하고, 제2 절연막(135)과 트렌치를 포함한 기판 전면에 절연막을 도포하고, 절연막이 도포된 트렌치 내부에 전도체를 매립한다.
상기 전도체로는 폴리실리콘이 이용될 수 있다.
이후, CMP 공정을 진행하여 트렌치 외부의 절연막과 전도체 부분을 제거한다.
따라서, 트렌치 내부의 절연막은 게이트 절연막(150)이 되고, 트렌치 내부의 전도체는 게이트 전극(155)으로 기능된다.
도 6에서, 게이트 전극(155)의 하부에 표시된 점선은 포켓 임플란트 및 채널 임플란트 영역을 표시한 것이다.
이와 같이 완성된 실시예에 따른 반도체 소자(100)는 공정 마진에 구애받지 않고, 게이트 저항이 최소화되는 숏채널을 구현할 수 있으며, 구동 전압을 안정적으로 유지할 수 있게 된다.
이상에서 본 발명에 대하여 그 바람직한 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
도 1은 실시예에 따른 반도체 소자의 제조 방법 중 제1 마스크 패턴이 형성된 후의 반도체 소자 형태를 도시한 측단면도.
도 2는 실시예에 따른 반도체 소자의 제조 방법 중 제1 스페이서가 형성된 후의 반도체 소자 형태를 도시한 측단면도.
도 3은 실시예에 따른 반도체 소자의 제조 방법 중 제2 절연막이 형성된 후의 반도체 소자 형태를 도시한 측단면도.
도 4는 실시예에 따른 반도체 소자의 제조 방법 중 제2 스페이서가 형성된 후의 반도체 소자 형태를 도시한 측단면도.
도 5는 실시예에 따른 반도체 소자의 제조 방법 중 제2 마스크 패턴이 형성된 후의 반도체 소자 형태를 도시한 측단면도.
도 6은 실시예에 따른 반도체 소자의 제조 방법에 의하여 완성된 반도체 소자 형태를 도시한 측단면도.

Claims (7)

  1. 기판 위에 더미 게이트를 형성하는 단계;
    상기 더미 게이트 양측의 기판에 각각 소스 영역 및 드레인 영역을 형성하고, 상기 더미 게이트의 양측면에 제1 스페이서를 형성하는 단계;
    상기 제1 스페이서의 양측면에 제2 절연막을 형성하는 단계;
    상기 더미 게이트를 제거하고, 상기 제1 스페이서로 이루어진 트렌치 양측면에 제2 스페이서를 형성하는 단계; 및
    상기 제1 스페이서, 상기 제2 스페이서 및 기판으로 이루어진 트렌치 내부면에 게이트 절연막을 형성하고, 트렌치에 전도체를 매립하여 게이트 전극을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서, 상기 제2 스페이서를 형성하는 단계는
    상기 제2 스페이서를 식각 마스크로 하여 상기 기판 일부를 식각하는 단계를 포함하는 반도체 소자의 제조 방법.
  3. 제1항에 있어서, 상기 더미 게이트를 형성하는 단계는
    상기 기판 위에 제1 절연막을 형성하는 단계;
    상기 제1 절연막 위에 더미 게이트를 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  4. 제1항에 있어서, 상기 제2 스페이서를 형성하는 단계는
    상기 제2 스페이서 사이의 기판을 대상으로 하여 포켓 임플란트, 채널 임플란트 중 적어도 하나의 임플란트 공정을 처리하는 단계를 포함하는 반도체 소자의 제조 방법.
  5. 기판 위에 이격 영역을 두고 형성된 2개의 제1 스페이서;
    상기 제1 스페이서 양측의 기판에 형성된 소스 영역 및 드레인 영역;
    상기 제1 스페이서 양측으로 형성된 제2 절연막;
    상기 제1 스페이서로 이루어진 트렌치 내부에 이격 영역을 두고 형성된 2개의 제2 스페이서;
    상기 제1 스페이서, 제2 스페이서, 기판으로 이루어진 트렌치 내부면에 형성된 게이트 절연막; 및
    상기 게이트 절연막이 형성된 트렌치에 형성된 게이트 전극을 포함하는 반도체 소자.
  6. 제5항에 있어서,
    상기 제1 스페이서, 제2 스페이서, 기판으로 이루어진 트렌치는 기판이 500Å 내지 2000Å의 깊이로 식각되어 형성된 트렌치를 포함하는 반도체 소자.
  7. 제5항에 있어서,
    상기 기판 위에 형성된 제1 절연막을 포함하는 반도체 소자.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9704864B2 (en) 2014-08-11 2017-07-11 Samsung Electronics Co., Ltd. Semiconductor devices including an isolation layer on a fin and methods of forming semiconductor devices including an isolation layer on a fin
KR20180127138A (ko) * 2017-05-18 2018-11-28 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 시간 의존적 유전체 파괴의 완화

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9704864B2 (en) 2014-08-11 2017-07-11 Samsung Electronics Co., Ltd. Semiconductor devices including an isolation layer on a fin and methods of forming semiconductor devices including an isolation layer on a fin
US10128246B2 (en) 2014-08-11 2018-11-13 Samsung Electronics Co., Ltd. Semiconductor devices including an isolation layer on a fin and methods of forming semiconductor devices including an isolation layer on a fin
KR20180127138A (ko) * 2017-05-18 2018-11-28 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 시간 의존적 유전체 파괴의 완화
US10658486B2 (en) 2017-05-18 2020-05-19 Taiwan Semiconductor Manufacutring Co., Ltd. Mitigation of time dependent dielectric breakdown
US11398559B2 (en) 2017-05-18 2022-07-26 Taiwan Semiconductor Manufacturing Co., Ltd. Mitigation of time dependent dielectric breakdown

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