JP2011018755A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents

Abstract

【課題】集積度の向上、かつコストの低減を図ることが可能な不揮発性半導体記憶装置およびその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置は、複数の拡散層を含む半導体基板１０と、前記半導体基板上に形成された第１メモリ膜１５と、前記第１メモリ膜上に形成された複数の第１ゲート電極ＷＬ１および第１選択ゲート電極ＳＧ１と、複数の前記第１ゲート電極および前記第１選択ゲート電極上に形成された第２メモリ膜２４と、前記第２メモリ膜上に形成された第１半導体層２５と、前記第１半導体層上に形成された第３メモリ膜３０と、前記第３メモリ膜上に形成された複数の第２ゲート電極ＷＬ２および第２選択ゲート電極ＳＧ２と、を具備する。
【選択図】図１

Description

本発明は、３次元に積層されたＮＡＮＤ型の不揮発性半導体記憶装置およびその製造方法に関する。

半導体装置は、加工寸法の縮小によって高集積化、高密度化されてきている。不揮発性半導体記憶装置も同様である。しかし、不揮発性半導体記憶装置において、メモリセルのセルサイズの加工寸法をさらに縮小することはプロセスおよびデバイス設計上の制約から次第に困難になってきている。この問題を解決する１つの対策が半導体装置の３次元化である。

３次元の不揮発性半導体記憶装置としては、例えば従来の平面型のＮＡＮＤセルを複数積層したものがある（例えば、特許文献１参照）。この不揮発性半導体記憶装置は、チャネルとなる基板上に第１のＮＡＮＤセルが形成され、この第１のＮＡＮＤセル上に再びチャネルが形成され、この上に第２のＮＡＮＤセルが形成される。このような従来の第１および第２のＮＡＮＤセルの製造方法は、チャネルとなる基板を形成する工程と、基板にビット線方向に沿った素子分離領域としてのＳＴＩを形成する工程と、基板上にメモリ膜を形成する工程と、メモリ膜上にゲート電極を形成する工程と、ゲート電極をワード線方向に沿って加工してワード線を形成する工程とを含む。すなわち、ビット線方向に沿ったＳＴＩの形成およびワード線の形成において、それぞれフォトリソグラフィエッチングプロセス（以下、ＰＥＰと称す）が行われる。したがって、１段のＮＡＮＤセルを形成するために２回のＰＥＰが行われる。このため、３次元の不揮発性半導体記憶装置において、ＮＡＮＤセルの段数を増やすことによりＰＥＰ回数も増大し、製造コストが高騰するという問題が生じる。

特開２００８−９８６４１号公報

本発明は、集積度の向上、かつコストの低減を図ることが可能な不揮発性半導体記憶装置およびその製造方法を提供する。

本発明の第１の視点による不揮発性半導体記憶装置は、複数の拡散層を含む半導体基板と、前記半導体基板上に形成された第１メモリ膜と、前記第１メモリ膜上に形成された複数の第１ゲート電極および第１選択ゲート電極と、複数の前記第１ゲート電極および前記第１選択ゲート電極上に形成された第２メモリ膜と、前記第２メモリ膜上に形成された第１半導体層と、前記第１半導体層上に形成された第３メモリ膜と、前記第３メモリ膜上に形成された複数の第２ゲート電極および第２選択ゲート電極と、を具備し、前記半導体基板内の前記複数の拡散層と前記第１メモリ膜と前記第１ゲート電極とで第１メモリセルトランジスタを構成し、前記第１ゲート電極と前記第２メモリ膜と前記第１半導体層で第２メモリセルトランジスタを構成し、前記第１半導体層と前記第３メモリ膜と前記第２ゲート電極とで第３メモリセルトランジスタを構成し、前記半導体基板内の前記複数の拡散層と前記第１選択ゲート電極とで第１選択トランジスタを構成し、前記第１半導体層と前記第２選択ゲート電極とで第２選択トランジスタを構成する。

本発明の第２の視点による不揮発性半導体記憶装置の製造方法は、複数の拡散層を含む半導体基板を形成し、前記半導体基板上に、第１メモリ膜を形成し、前記第１メモリ膜上に、複数の第１ゲート電極および第１選択ゲート電極を形成し、複数の前記第１ゲート電極および前記第１選択ゲート電極上に、第２メモリ膜を形成し、前記第２メモリ膜上に、第１半導体層を形成し、前記第１半導体層上に、第３メモリ膜を形成し、前記第３メモリ膜上に、複数の第２ゲート電極および第２選択ゲート電極を形成し、前記半導体基板内の前記複数の拡散層と前記第１メモリ膜と前記第１ゲート電極とで第１メモリセルトランジスタを構成し、前記第１ゲート電極と前記第２メモリ膜と前記第１半導体層で第２メモリセルトランジスタを構成し、前記第１半導体層と前記第３メモリ膜と前記第２ゲート電極とで第３メモリセルトランジスタを構成し、前記半導体基板内の前記複数の拡散層と前記第１選択ゲート電極とで第１選択トランジスタを構成し、前記第１半導体層と前記第２選択ゲート電極とで第２選択トランジスタを構成する。

本発明によれば、集積度の向上、かつコストの低減を図ることが可能な不揮発性半導体記憶装置およびその製造方法を提供できる。

図１（ａ）は、本発明の第１の実施形態に係る不揮発性半導体記憶装置のビット線に沿った断面図、図１（ｂ）は、本発明の第１の実施形態に係る不揮発性半導体記憶装置のワード線に沿った断面図。 図２（ａ）は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造工程を示すものであり、ビット線に沿った断面図、図２（ｂ）は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造工程を示すものであり、ワード線に沿った断面図。 図３（ａ）は、図２（ａ）に続く製造工程を示す断面図、図３（ｂ）は、図２（ｂ）に続く製造工程を示す断面図。 図４（ａ）は、図３（ａ）に続く製造工程を示す断面図、図４（ｂ）は、図３（ｂ）に続く製造工程を示す断面図。 図５（ａ）は、図４（ａ）に続く製造工程を示す断面図、図５（ｂ）は、図４（ｂ）に続く製造工程を示す断面図。 図４（ａ）に続く製造工程を示す断面図。 図７（ａ）は、図５（ａ）に続く製造工程を示す断面図、図７（ｂ）は、図５（ｂ）に続く製造工程を示す断面図。 図８（ａ）は、図７（ａ）に続く製造工程を示す断面図、図８（ｂ）は、図７（ｂ）に続く製造工程を示す断面図。 図９（ａ）は、図８（ａ）に続く製造工程を示す断面図、図９（ｂ）は、図８（ｂ）に続く製造工程を示す断面図。 図１０（ａ）は、図９（ａ）に続く製造工程を示す断面図、図１０（ｂ）は、図９（ｂ）に続く製造工程を示す断面図。 図１１（ａ）は、図１０（ａ）に続く製造工程を示す断面図、図１１（ｂ）は、図１０（ｂ）に続く製造工程を示す断面図。 図１２（ａ）は、図１１（ａ）に続く製造工程を示す断面図、図１２（ｂ）は、図１１（ｂ）に続く製造工程を示す断面図。 図１３（ａ）は、図１２（ａ）に続く製造工程を示す断面図、図１３（ｂ）は、図１２（ｂ）に続く製造工程を示す断面図。 本発明の第１の実施形態に係る不揮発性半導体記憶装置の動作を説明するための図。 本発明の第１の実施形態に係る不揮発性半導体記憶装置のチャネル制御を説明するための図。 本発明の第１の実施形態に係る不揮発性半導体記憶装置の書き込み動作を説明するための図。 本発明の第１の実施形態に係る不揮発性半導体記憶装置の読み出し動作を説明するための図。 本発明の第１の実施形態に係る不揮発性半導体記憶装置の消去動作を説明するための図。 図１９（ａ）は、本発明の第２の実施形態に係る不揮発性半導体記憶装置のビット線に沿った断面図、図１９（ｂ）は、本発明の第２の実施形態に係る不揮発性半導体記憶装置のワード線に沿った断面図。 図２０（ａ）は、本発明の第２の実施形態に係る不揮発性半導体記憶装置の製造工程を示すものであり、ビット線に沿った断面図、図２０（ｂ）は、本発明の第２の実施形態に係る不揮発性半導体記憶装置の製造工程を示すものであり、ワード線に沿った断面図。 図２１（ａ）は、図２（０ａ）に続く製造工程を示す断面図、図２１（ｂ）は、図２０（ｂ）に続く製造工程を示す断面図。 図２２（ａ）は、図２１（ａ）に続く製造工程を示す断面図、図２２（ｂ）は、図２１（ｂ）に続く製造工程を示す断面図。 図２３（ａ）は、図２２（ａ）に続く製造工程を示す断面図、図２３（ｂ）は、図２２（ｂ）に続く製造工程を示す断面図。 図２４（ａ）は、図２３（ａ）に続く製造工程を示す断面図、図２４（ｂ）は、図２３（ｂ）に続く製造工程を示す断面図。 図２５（ａ）は、図２４（ａ）に続く製造工程を示す断面図、図２５（ｂ）は、図２４（ｂ）に続く製造工程を示す断面図。 本発明の第２の実施形態に係る不揮発性半導体記憶装置の動作を説明するための図。 本発明の第２の実施形態に係る不揮発性半導体記憶装置のチャネル制御を説明するための図。 本発明の第２の実施形態に係る不揮発性半導体記憶装置の書き込み動作を説明するための図。 本発明の第２の実施形態に係る不揮発性半導体記憶装置の読み出し動作を説明するための図。 本発明の第２の実施形態に係る不揮発性半導体記憶装置の消去動作を説明するための図。 本発明の第３の実施形態に係る不揮発性半導体記憶装置のビット線に沿った断面図。 図３２（ａ）は、本発明の第３の実施形態に係る不揮発性半導体記憶装置の製造工程を示すものであり、ビット線に沿った断面図、図３２（ｂ）は、本発明の第３の実施形態に係る不揮発性半導体記憶装置の製造工程を示すものであり、ワード線に沿った断面図。 本発明の第３の実施形態に係る不揮発性半導体記憶装置の変形例を示す断面図。

以下、図面を参照して本発明の実施の形態について説明する。なお、図面において、同一部分には同一の符号を付す。

＜第１の実施形態＞
第１の実施形態は、ＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）構造を有する平面型のＮＡＮＤセルを積層した３次元の不揮発性半導体記憶装置であり、ワード線に対して上下にメモリセルトランジスタを形成することで、製造工程におけるＰＥＰの回数を減らしてコストの低減を図る例である。

［１．構造］
図１（ａ）は不揮発性半導体記憶装置のビット線に沿った断面図を示し、図１（ｂ）は不揮発性半導体記憶装置のワード線に沿った断面図を示している。図１を用いて本実施形態における不揮発性半導体記憶装置の構造について説明する。

図１（ａ）および（ｂ）に示す不揮発性半導体記憶装置は、３つのＮＡＮＤセルを含んでいる。第１ＮＡＮＤセルは、半導体基板１０、第１メモリ膜１５、第１ドレイン側選択ゲート電極ＳＧＤ１、第１ワード線ＷＬ１、および第１ソース側選択ゲート電極ＳＧＳ１で構成されている。第２ＮＡＮＤセルは、第１ドレイン側選択ゲート電極ＳＧＤ１、第１ワード線ＷＬ１、第１ソース側選択ゲート電極ＳＧＳ１、第２メモリ膜２４、および第１半導体層２５で構成されている。第３ＮＡＮＤセルは、第１半導体層２５、第３メモリ膜３０、第２ドレイン側選択ゲート電極ＳＧＤ２、第２ワード線ＷＬ２、第２ソース側選択ゲート電極ＳＧＳ２で構成されている。ビット線ＢＬ、およびソース線ＳＬは、第１、第２、第３ＮＡＮＤセルに共有されている。

具体的には、図１（ａ）に示すように、半導体基板１０内に、不純物拡散層Ｓ／Ｄが形成されている。この不純物拡散層Ｓ／Ｄは、半導体基板１０がＰ型基板である場合、Ｎ型の不純物拡散層である。また、図１（ｂ）に示すように、半導体基板１０には、素子分離領域としてのＳＴＩ１１が形成されている。このＳＴＩ１１は、ビット線ＢＬ間に形成され、各ビット線ＢＬを分離する。

半導体基板１０上に、第１メモリ膜１５が形成されている。この第１メモリ膜１５は、トンネル絶縁膜１２、チャージトラップ膜１３、およびブロック絶縁膜１４で構成されている。トンネル絶縁膜１２は、例えばシリコン酸化膜であり、半導体基板１０上に形成されている。チャージトラップ膜１３は、例えばシリコン窒化膜であり、トンネル絶縁膜１２上に形成されている。ブロック絶縁膜１４は、例えばシリコン酸化膜であり、チャージトラップ膜１３上に形成されている。

第１メモリ膜１５上に、例えばポリシリコン、金属または金属珪化物で構成される第１ドレイン側選択ゲート電極ＳＧＤ１、複数の第１ワード線ＷＬ１、および第１ソース側選択ゲート電極ＳＧＳ１が形成されている。複数の第１ワード線ＷＬ１は、第１ドレイン側選択ゲート電極ＳＧＤ１と第１ソース側選択ゲート電極ＳＧＳ１との間に形成されている。すなわち、複数の第１ワード線ＷＬ１の一方の端部に第１ドレイン側選択ゲート電極ＳＧＤ１が形成され、他方の端部に第１ソース側選択ゲート電極ＳＧＳ１が形成されている。これら第１ドレイン側選択ゲート電極ＳＧＤ１、複数の第１ワード線ＷＬ１、および第１ソース側選択ゲート電極ＳＧＳ１はそれぞれ、ビット線に沿った断面において、第１メモリ膜１５上に形成された絶縁膜２０によって、電気的に分離されている。半導体基板１０、第１メモリ膜１５、および複数の第１ワード線ＷＬ１でそれぞれ複数の第１メモリセルトランジスタＭＴ１が構成されている。

第１ドレイン側選択ゲート電極ＳＧＤ１、複数の第１ワード線ＷＬ１、および第１ソース側選択ゲート電極ＳＧＳ１上に、第２メモリ膜２４が形成されている。この第２メモリ膜２４は、ブロック絶縁膜２１、チャージトラップ膜２２、およびトンネル絶縁膜２３で構成されている。ブロック絶縁膜２１は、第１ドレイン側選択ゲート電極ＳＧＤ１、複数の第１ワード線ＷＬ１、および第１ソース側選択ゲート電極ＳＧＳ１上に形成されている。チャージトラップ膜２２は、ブロック絶縁膜２１上に形成されている。トンネル絶縁膜２３は、チャージトラップ膜２２上に形成されている。すなわち、第２メモリ膜２４は、第１メモリ膜１５と逆の構造を有する。また、第２メモリ膜２４を構成する材料は、第１メモリ膜１５と同様でよい。

第２メモリ膜２４上に、第１半導体層２５が形成されている。この第１半導体層２５は、例えばｎ-型の半導体であり、不純物濃度が１×１０^２０／ｃｍ^３以下である。すなわち、例えば半導体基板１０内のＮ型不純物拡散層Ｓ／Ｄの不純物濃度より低く設定されている。この第１半導体層２５の不純物濃度は、セルの閾値が低くなりすぎないように設定され、第１半導体層２５の膜厚とも関係する。第１半導体層２５を薄くするほど、閾値が上がりセルトランジスタの電流が小さくなる。一方、第１半導体層２５の不純物濃度を濃くするほど、閾値が下がりセルトランジスタの電流が大きくなる。このため、第１半導体層２５の不純物濃度および膜厚は、閾値とセルトランジスタの電流とのバランスが良い条件に設定される。このとき、第１半導体層２５の膜厚は、例えば５０ｎｍ以下である。

また、図１（ｂ）に示すように、第１半導体層２５には、ＳＴＩ２６が形成されて、各ビット線ＢＬが分離される。複数の第１ワード線ＷＬ１、第２メモリ膜２４、および第１半導体層２５でそれぞれ複数の第２メモリセルトランジスタＭＴ２が構成されている。この第２メモリセルトランジスタＭＴ２は、第１メモリセルトランジスタＭＴ１の逆積みの構造である。

第１半導体層２５上に、第３メモリ膜３０が形成されている。この第３メモリ膜３０は、トンネル絶縁膜２７、チャージトラップ膜２８、およびブロック絶縁膜２９で構成されている。トンネル絶縁膜２７は、第１半導体層２５上に形成されている。チャージトラップ膜２８は、トンネル絶縁膜２７上に形成されている。ブロック絶縁膜２９は、チャージトラップ膜２８上に形成されている。すなわち、第３メモリ膜３０は、第１メモリ膜１５と同様の構造を有する。また、第３メモリ膜３０を構成する材料は、第１メモリ膜１５と同様でよい。

第３メモリ膜３０上に、第２ドレイン側選択ゲート電極ＳＧＤ２、複数の第２ワード線ＷＬ２、および第２ソース側選択ゲート電極ＳＧＳ２が形成されている。複数の第２ワード線ＷＬ２、および第２ソース側選択ゲート電極ＳＧＳ２は、第１ドレイン側選択ゲート電極ＳＧＤ１、複数の第１ワード線ＷＬ１、および第１ソース側選択ゲート電極ＳＧＳ１
と同様の間隔で配置されている。第１半導体層２５、第３メモリ膜３０、および複数の第２ワード線ＷＬ２でそれぞれ複数の第３メモリセルトランジスタＭＴ３が構成されている。この第３メモリセルトランジスタＭＴ３は、第１メモリセルトランジスタＭＴと同様の構造である。

ここで、複数の第２ワード線ＷＬ２は、ビット線に沿った方向において、複数の第１ワード線ＷＬ１に対してハーフピッチ分（隣接した２つの第１ワード線ＷＬ１の中心間距離の半分、例えば４０ｎｍ）ずれて形成されていることが望ましい。このように、第１半導体層２５の上下に形成される第２ワード線ＷＬ２と第１ワード線ＷＬ１とをハーフピッチ分ずらして距離を大きくすることにより、第２ワード線ＷＬ２と第１ワード線ＷＬ１との間の相互干渉が低減できる。また、この相互干渉の問題は、第２ワード線ＷＬ２と第１ワード線ＷＬ１との間の距離を十分大きく（ハーフピッチ分以上に）すれば解消される。このため、第２ワード線ＷＬ２と第１ワード線ＷＬ１との間に形成される第１半導体層２５がハーフピッチ分の膜厚を有すれば、第２ワード線ＷＬ２と第１ワード線ＷＬ１とがずれずに同様の位置に配置されてもよい。第２ドレイン側選択ゲート電極ＳＧＤ２、複数の第２ワード線ＷＬ２、および第２ソース側選択ゲート電極ＳＧＳ２は、第３メモリ膜３０上の全面に形成された絶縁膜３５によって、覆われている。

絶縁膜３５、第３メモリ膜３０、第１半導体層２５、第２メモリ膜２４、絶縁膜２０、および第１メモリ膜１５内に一括して、コンタクトプラグ３６および３７が形成されている。コンタクトプラグ３６の一方は、第１ソース側選択ゲート電極ＳＧＳ１側の不純物拡散層Ｓ／Ｄに接続され、コンタクトプラグ３６の他方は、ソース線ＳＬに接続されている。また、コンタクトプラグ３６の中央部は、第１半導体層２５に電気的に接続されている。コンタクトプラグ３７の一方は、第１ドレイン側選択ゲート電極ＳＧＤ１側の不純物拡散層Ｓ／Ｄに接続され、コンタクトプラグ３７の他方は、ビット線ＢＬに接続されている。また、コンタクトプラグ３７の中央部は、第１半導体層２５に電気的に接続されている。

［２．製造方法］
図２（ａ）乃至図１２（ａ）は不揮発性半導体記憶装置の製造工程のビット線に沿った断面図を示し、図２（ｂ）乃至図１２（ｂ）は本実施形態に係る不揮発性半導体記憶装置の製造工程のワード線に沿った断面図を示している。図２（ａ）および（ｂ）乃至図１２（ａ）および（ｂ）を用いて本実施形態における不揮発性半導体記憶装置の製造方法について説明する。

まず、図２（ａ）および（ｂ）に示すように、半導体基板１０表面にフォトリソグラフィおよびＲＩＥ（Reactive Ion Etching）により、ビット線ＢＬ方向に沿ってＳＴＩとなる溝１１’が形成される。これを１ＰＥＰとする。また、半導体基板（シリコン基板）１０に図示せぬ例えばＰ型ウェルが形成される。

次に、図３（ａ）および（ｂ）に示すように、溝１１’に絶縁膜が埋め込まれてＳＴＩ１１が形成された後、半導体基板１０上にトンネル絶縁膜１２、チャージトラップ膜１３およびブロック絶縁膜１４が順に形成される。これにより、第１メモリ膜１５が形成される。その後、第１メモリ膜１５上に、電極層１６が形成される。

次に、図４（ａ）および（ｂ）に示すように、電極層１６上に、積層マスクとして例えばシリコン窒化膜１７、シリコン酸化膜１８、有機膜１９が順に形成され、その後フォトリソグラフィによりパターン１９’が形成される。

次に、図５（ａ）および（ｂ）に示すように、ＲＩＥにより電極層１６がワード線方向に沿って加工される。これにより、第１ドレイン側選択ゲート電極ＳＧＤ１、複数の第１ワード線ＷＬ１、および第１ソース側選択ゲート電極ＳＧＳ１が形成される。これを２ＰＥＰとする。

なお、図６に示すように、ブロック絶縁膜１４、チャージトラップ膜１３またはトンネル絶縁膜１２まで加工されてもよい。チャージトラップ膜１３まで加工されることにより、ビット線ＢＬ方向に隣接したセル間での電荷の移動を抑制することができる。

次に、図７（ａ）および（ｂ）に示すように、第１ドレイン側選択ゲート電極ＳＧＤ１、複数の第１ワード線ＷＬ１、および第１ソース側選択ゲート電極ＳＧＳ１の間における半導体基板１０内に、不純物イオンが注入され、不純物拡散層Ｓ／Ｄが形成される。この不純物拡散層Ｓ／Ｄは、半導体基板１０がＰ型である場合、Ｎ型のドーパントが注入されることで形成される。

次に、図８（ａ）および（ｂ）に示すように、第１ドレイン側選択ゲート電極ＳＧＤ１、複数の第１ワード線ＷＬ１、第１ソース側選択ゲート電極ＳＧＳ１、および第１メモリ膜１５の全面に絶縁膜２０が形成され、その後、第１ドレイン側選択ゲート電極ＳＧＤ１、複数の第１ワード線ＷＬ１、および第１ソース側選択ゲート電極ＳＧＳ１上が平坦化される。これにより、第１ドレイン側選択ゲート電極ＳＧＤ１、複数の第１ワード線ＷＬ１、および第１ソース側選択ゲート電極ＳＧＳ１の間に絶縁膜２０が埋め込まれ、第１ドレイン側選択ゲート電極ＳＧＤ１、複数の第１ワード線ＷＬ１、および第１ソース側選択ゲート電極ＳＧＳ１はそれぞれ分離される。

次に、図９（ａ）および（ｂ）に示すように、第１ドレイン側選択ゲート電極ＳＧＤ１、複数の第１ワード線ＷＬ１、第１ソース側選択ゲート電極ＳＧＳ１、および絶縁膜２０上に、ブロック絶縁膜２１、チャージトラップ膜２２、およびトンネル絶縁膜２３が順に形成される。これにより、第２メモリ膜２４が形成される。次に、第２メモリ膜２４上に、第１半導体層２５が形成される。この第１半導体層２５は、例えばＣＶＤ法、スパッタリングまたはスピンコートで形成されるｎ-型の半導体である。

次に、図１０（ａ）および（ｂ）に示すように、第１半導体層２５表面にフォトリソグラフィおよびＲＩＥにより、ビット線ＢＬ方向に沿ってＳＴＩとなる溝２６’が形成される。これを３ＰＥＰとする。

次に、図１１（ａ）および（ｂ）に示すように、溝２６’に絶縁膜が埋め込まれてＳＴＩ２６が形成された後、第１半導体層２５上にトンネル絶縁膜２７、チャージトラップ膜２８およびブロック絶縁膜２９が順に形成される。これにより、第３メモリ膜３０が形成される。その後、第３メモリ膜３０上に、電極層３１が形成される。

次に、図１２（ａ）および（ｂ）に示すように、電極層３１上に、積層マスクとして例えばシリコン窒化膜３２、シリコン酸化膜３３、有機膜３４が順に形成され、その後フォトリソグラフィによりパターン３４’が形成される。このパターン３４’は、図４におけるパターン１９’に対して、ビット線ＢＬ方向にハーフピッチ分（隣接した２つの第１ワード線ＷＬ１の中心間距離の半分）ずれて形成されることが望ましい。

次に、図１３（ａ）および（ｂ）に示すように、ＲＩＥにより電極層３１がワード線方向に沿って加工される。これにより、第２ドレイン側選択ゲート電極ＳＧＤ２、複数の第２ワード線ＷＬ２、および第２ソース側選択ゲート電極ＳＧＳ２が形成される。これを４ＰＥＰとする。このとき、第２ドレイン側選択ゲート電極ＳＧＤ２、複数の第２ワード線ＷＬ２、および第２ソース側選択ゲート電極ＳＧＳ２はそれぞれ、第１ドレイン側選択ゲート電極ＳＧＤ１、複数の第１ワード線ＷＬ１、および第１ソース側選択ゲート電極ＳＧＳ１に対して、ビット線ＢＬ方向にハーフピッチ分ずれて形成される。ここで、選択ゲート電極ＳＧ１と選択ゲート電極ＳＧ２とがずれないようにそれぞれ別々のマスクを用いて形成されることが望ましい。または、選択ゲート電極ＳＧ１および選択ゲート電極ＳＧ２のゲート長を十分に大きくすることでオーバーラップ部分が大きくなるように形成されることが望ましい。なお、ブロック絶縁膜２９、チャージトラップ膜２８またはトンネル絶縁膜２７まで加工されてもよい。

次に、図１に示すように、第２ドレイン側選択ゲート電極ＳＧＤ２、複数の第２ワード線ＷＬ２、第２ソース側選択ゲート電極ＳＧＳ２、および第３メモリ膜３０の全面に絶縁膜３５が形成される。次に、ソース側選択ゲート電極ＳＧＳ側において、絶縁膜３５、第３メモリ膜３０、第１半導体層２５、第２メモリ膜２４、絶縁膜２０、および第１メモリ膜１５が一括加工されて不純物拡散層Ｓ／Ｄまで達する図示せぬ溝が形成される。この溝にコンタクトプラグ３６が形成され、その後ソース線ＳＬが形成される。次に、再び全面に絶縁膜３５と同様の絶縁膜が形成され、ドレイン側選択ゲート電極ＳＧＤ側において、同様に一括加工されて不純物拡散層Ｓ／Ｄまで達する図示せぬ溝が形成される。この溝にコンタクトプラグ３７が形成され、その後ビット線ＢＬが形成される。このようにして、本実施形態における不揮発性半導体記憶装置が形成される。

［３．デバイス動作］
図１４乃至図２１は、本実施形態における不揮発性半導体記憶装置の動作方法について示している。図１４乃至図２１を用いて本実施形態における不揮発性半導体記憶装置の動作方法について説明する。ここで説明に際し、図１４において、本実施形態における不揮発性半導体記憶装置の各部を以下のように称す。

第１ドレイン側チャネルＳＧＤｃ１：第１ドレイン側選択ゲート電極ＳＧＤ１の下側の半導体基板１０に形成されるチャネル。

第２ドレイン側チャネルＳＧＤｃ２：第２ドレイン側選択ゲート電極ＳＧＤ２の下側の第１半導体層２５に形成されるチャネル。

第１ソース側チャネルＳＧＳｃ１：第１ソース側選択ゲート電極ＳＧＤ１の下側の半導体基板１０に形成されるチャネル。

第２ソース側チャネルＳＧＳｃ２：第２ソース側選択ゲート電極ＳＧＤ２の下側の第１半導体層２５１０に形成されるチャネル。

第１メモリセルトランジスタＭＴ１１〜１ｎ：複数の第１メモリセルトランジスタＭＴ１。

第２メモリセルトランジスタＭＴ２１〜２ｎ：複数の第２メモリセルトランジスタＭＴ２。

第３メモリセルトランジスタＭＴ３１〜３ｎ：複数の第３メモリセルトランジスタＭＴ３。

第１ワード線ＷＬ１１〜１ｎ：複数の第１ワード線ＷＬ１。

第２ワード線ＷＬ２１〜２ｎ：複数の第２ワード線ＷＬ２。

ここで、第１ドレイン側チャネルＳＧＤｃ１と第１ドレイン側選択ゲート電極ＳＧＤ１とからなる第１ドレイン側選択トランジスタＳＤＴ１および第１ソース側チャネルＳＧＤｃ１と第１ソース側選択ゲート電極ＳＧＤ１とからなる第１ソース側選択トランジスタＳＳＴ１は、ｎ−チャネルのエンハンスメント型トランジスタ（Ｅ−ｔｙｐｅトランジスタ）であり、閾値電圧は例えば０Ｖより大きい。一方、第２ドレイン側チャネルＳＧＤｃ２と第２ドレイン側選択ゲート電極ＳＧＤ２とからなる第２ドレイン側選択トランジスタＳＤＴ２および第２ソース側チャネルＳＧＤｃ２と第２ソース側選択ゲート電極ＳＧＤ２とからなる第２ソース側選択トランジスタＳＳＴ２は、ｎ−チャネルのディプレッション型トランジスタ（Ｄ−ｔｙｐｅトランジスタ）であり、閾値電圧は例えば０Ｖより小さい。

また、図１４に示すように、書き込み、読み出し、消去時に、第１ワード線ＷＬ１１〜１ｎ、第２ワード線ＷＬ２１〜２ｎ、第１ドレイン側選択ゲート電極ＳＧＤ１、第１ソース側選択ゲート電極ＳＧＳ１、第２ドレイン側選択ゲート電極ＳＧＤ２、および第２ソース側選択トランジスタＳＧＳ２に印加される電圧は、例えば制御回路１００により制御される。

［３−１．チャネル制御］
図１５（ａ）および（ｂ）は、各チャネルの制御において、第１ドレイン側選択ゲート電極ＳＧＤ１、第２ドレイン側選択ゲート電極ＳＧＤ２、第１ソース側選択ゲート電極ＳＧＤ１、および第２ソース側選択ゲート電極ＳＧＤ２に印加される電圧の一例を示している。図１５（ａ）および（ｂ）を用いて各チャネルの制御動作について説明する。

図１５（ａ）に示すように、第１ドレイン側チャネルＳＧＤｃ１のみをオンにし、第２ドレイン側チャネルＳＧＤｃ２をオフにする場合、第１ドレイン側選択ゲート電極ＳＧＤ１にＶｄｄが印加され、第２ドレイン側選択ゲート電極ＳＧＤ２にＶｂ２が印加される。これらＶｄｄおよびＶｂ２について、以下に説明する。

第１ドレイン側選択トランジスタＳＤＴ１はＥ−ｔｙｐｅトランジスタであるため、閾値は０Ｖより大きい。このため、第１ドレイン側チャネルＳＧＤｃ１をオンにするために、第１ドレイン側選択ゲート電極ＳＧＤ１に、第１ドレイン側選択トランジスタＳＤＴ１の閾値よりも十分に大きい正の電圧Ｖｄｄが印加される。すなわち、第１ドレイン側チャネルＳＧＤｃ１は、ビット線電圧０Ｖのもとで第１ドレイン側選択ゲート電極ＳＧＤ１にＶｄｄが印加されることでオンされる。

しかし、この第１ドレイン側選択ゲート電極ＳＧＤ１は、第２ドレイン側チャネルＳＧＤｃ２にも影響を与える。すなわち、第２ドレイン側選択トランジスタＳＤＴ２はＤ−ｔｙｐｅトランジスタであるため、閾値は０Ｖより小さく、第１ドレイン側選択ゲート電極ＳＧＤ１に正の電圧Ｖｄｄが印加されると、第２ドレイン側チャネルＳＧＤｃ２もオンされてしまう。そこで、第２ドレイン側選択ゲート電極ＳＧＤ２に、第２ドレイン側選択トランジスタＳＤＴ２の閾値が見かけ上Ｖｄｄよりも大きくなるような負の電圧Ｖｂ２が印加される。すなわち、第２ドレイン側チャネルＳＧＤｃ２は、第２ドレイン側選択ゲート電極ＳＧＤ２に、Ｖｂ２が印加されることでオフされる。このように、第２ドレイン側選択ゲート電極ＳＧＤ２は、第２ドレイン側チャネルＳＧＤｃ２に対してバックゲートとして機能する。

なお、第１ドレイン側選択トランジスタＳＤＴ１と第２ドレイン側選択トランジスタＳＤＴ２とは、ハーフピッチ分（例えば４０ｎｍ）ずれて形成されているが、第１ドレイン側選択トランジスタＳＤＴ１および第２ドレイン側選択トランジスタＳＤＴ２は、例えば１５０ｎｍの幅であるため、オーバーラップしているゲート長分でバックゲート効果を得ることができる。

第２ドレイン側チャネルＳＧＤｃ２のみをオンにし、第１ドレイン側チャネルＳＧＤｃ１をオフにする場合、第１ドレイン側選択ゲート電極ＳＧＤ１を０Ｖにし、第２ドレイン側選択ゲート電極ＳＧＤ２にＶｃｃが印加される。このＶｃｃについて、以下に説明する。

第２ドレイン側選択トランジスタＳＤＴ２の閾値は、０Ｖより小さい。このため、第２ドレイン側チャネルＳＧＤｃ２をオンにするために、第２ドレイン側選択ゲート電極ＳＧＤ２に、第２ドレイン側選択トランジスタＳＤＴ２の閾値よりも十分に大きい電圧Ｖｃｃが印加される。すなわち、第２ドレイン側チャネルＳＧＤｃ２は、ビット線電圧０Ｖのもとで第２ドレイン側選択ゲート電極ＳＧＤ２にＶｃｃが印加されることでオンされる。ここで、第２ドレイン側選択トランジスタＳＤＴ２の閾値は０Ｖより小さいため、ＶｃｃはＶｄｄほど高くする必要はない。第１ドレイン側選択トランジスタＳＤＴ１の閾値は０Ｖより大きいため、第１ドレイン側選択ゲート電極ＳＧＤ１を０Ｖにすることで、第１ドレイン側チャネルＳＧＤｃ１はオフされる。

第１ドレイン側チャネルＳＧＤｃ１および第２ドレイン側チャネルＳＧＤｃ２をオフにする場合、第１ドレイン側選択ゲート電極ＳＧＤ１にＶｂ１が印加され、第２ドレイン側選択ゲート電極ＳＧＤ２にＶｂ２が印加される。

このとき、すべてのドレイン側選択トランジスタＳＤＴの閾値以下の電圧を各ドレイン側選択ゲート電極ＳＧＤに印加すればよいが、第２ドレイン側チャネルＳＧＤｃ２を確実にオフさせるために、第２ドレイン側選択ゲート電極ＳＧＤ２に負の電圧Ｖｂ２が印加されることが望ましい。また、第１ドレイン側選択ゲート電極ＳＧＤ１は０Ｖとしてもよいが、第１ドレイン側チャネルＳＧＤｃ１を確実にオフさせるために、負の電圧Ｖｂ１が印加されることが望ましい。ここで、第１ドレイン側選択トランジスタＳＤＴ１の閾値は第２ドレイン側選択トランジスタＳＤＴ２の閾値より大きいため、Ｖｂ１はＶｂ２ほど低くする必要はない。

上述したように、本実施形態におけるデバイスでは、チャネルを挟んで上下のドレイン側選択ゲート電極ＳＧＤに印加される電圧は、ドレイン側選択ゲート電極ＳＧＤの上下のチャネル両方に影響を及ぼす。このため、１つのチャネルのオン／オフに対しては、上下のドレイン側選択ゲート電極ＳＧＤの電圧を連動させて制御する必要がある。

一方、１つのＮＡＮＤセルにおいて、ドレイン側選択ゲート電極ＳＧＤの動作に対するソース側選択ゲート電極ＳＧＳ特性の影響、およびソース側選択ゲート電極ＳＧＳの動作に対するドレイン側選択ゲート電極ＳＧＤ特性の影響はともにない。このため、ドレイン側選択ゲート電極ＳＧＤとソース側選択ゲート電極ＳＧＳとは、独立に考えることができる。すなわち、図１５（ｂ）に示すように、第１ソース側チャネルＳＧＳｃ１および第２ソース側チャネルＳＧＳｃ２の制御動作は、上記第１ドレイン側チャネルＳＧＤｃ１および第２ドレイン側チャネルＳＧＤｃ２と同様に行うことができる。

［３−２．書き込み動作］
図１６（ａ）および（ｂ）は、各メモリセルトランジスタへデータを書き込む場合における、各チャネルのオン／オフおよび第１ワード線ＷＬ１１〜１ｎ、第２ワード線ＷＬ２１〜２ｎに印加される電圧の一例を示している。図１６を用いて書き込み動作について説明する。

図１６（ａ）および（ｂ）に示すように、第１メモリセルトランジスタＭＴ１１〜１ｎの少なくとも１つに書き込む場合、ビット線ＢＬ電圧およびソース線ＳＬ電圧は０Ｖに固定した状態で、第１ドレイン側チャネルＳＧＤｃのみをオンにし、他のチャネルをオフにする。この状態で、第２ワード線ＷＬ２１〜２ｎをフローティングにし、第１メモリセルトランジスタＭＴ１１〜１ｎの非書き込み対象セル（非選択セル）の第１ワード線ＷＬ１１〜１ｎ（非選択ＷＬ１）にＶｐａｓｓが印加され、第１メモリセルトランジスタＭＴ１１〜１ｎの書き込み対象セル（選択セル）の第１ワード線ＷＬ１１〜１ｎ（選択ＷＬ１）にプログラム電圧Ｖｐｇｍが印加される。Ｖｐａｓｓは非選択セルをわずかに導通させる電圧であり、Ｖｐｇｍは正の高電圧（例えば２０Ｖ）である。

このとき、第１ドレイン側チャネルＳＧＤｃ１がオンであるため、第１メモリセルトランジスタＭＴ１１〜１ｎのチャネルにビット線ＢＬ電圧の０Ｖが転送される。一方、第２ドレイン側チャネルＳＧＤｃ２がオフであるため、第２メモリセルトランジスタＭＴ２１〜２ｎのチャネルはフローティングとなる。したがって、第２メモリセルトランジスタＭＴ２１〜２ｎのチャネルは、第１ワード線ＷＬ１１〜１ｎに印加される電圧ＶｐｇｍまたはＶｐａｓｓにブーストされるため、第２メモリセルトランジスタＭＴ２１〜２ｎは書き込まれない。

また、第２メモリセルトランジスタＭＴ２１〜２ｎの少なくとも１つに書き込む場合、ビット線ＢＬ電圧およびソース線ＳＬ電圧は０Ｖに固定した状態で、第２ドレイン側チャネルＳＧＤｃのみをオンにし、他のチャネルをオフにする。この状態で、第２ワード線ＷＬ２１〜２ｎをフローティングにし、第１メモリセルトランジスタＭＴ１１〜１ｎの非書き込み対象セル（非選択セル）の第１ワード線ＷＬ１１〜１ｎ（非選択ＷＬ１）にＶｐａｓｓが印加され、第１メモリセルトランジスタＭＴ１１〜１ｎの書き込み対象セル（選択セル）の第１ワード線ＷＬ１１〜１ｎ（選択ＷＬ１）にプログラム電圧Ｖｐｇｍが印加される。

すなわち、書き込み動作においては、書き込み対象のＮＡＮＤセルのドレイン側選択トランジスタをオンにし、非書き込み対象のＮＡＮＤセルのドレイン側選択トランジスタをオフにする。さらに、書き込み対象のＮＡＮＤセルの選択セルに属するワード線ＷＬにＶｐｇｍが印加され、非選択セルに属するワード線ＷＬにＶｐａｓｓが印加され、非書き込み対象のＮＡＮＤセルのワード線ＷＬはフローティングとされる。このようにして、書き込み対象の選択セルの書き込みを行うことができる。

第３メモリセルトランジスタＭＴ３１〜３ｎに書き込む場合も上記方法と同様に行うことができる。

［３−３．読み出し動作］
図１７は、各メモリセルトランジスタからデータを読み出す場合における、各チャネルのオン／オフおよび第１ワード線ＷＬ１１〜１ｎ、第２ワード線ＷＬ２１〜２ｎに印加される電圧の一例を示している。図１７を用いて読み出し動作について説明する。

図１７に示すように、第１メモリセルトランジスタＭＴ１１〜１ｎの少なくとも１つを読み出す場合、ビット線ＢＬ電圧をＶｂｌ（例えば０．５Ｖ）、ソース線ＳＬ電圧を０Ｖに固定した状態で、第１ドレイン側チャネルＳＧＤｃ１および第１ソース側チャネルＳＧＳｃ１のみをオンにし、他のチャネルをオフにする。この状態で、第２ワード線ＷＬ２１〜２ｎをフローティングにし、第１メモリセルトランジスタＭＴ１１〜１ｎの非読み出し対象セル（非選択セル）の第１ワード線ＷＬ１１〜１ｎ（非選択ＷＬ１）にＶｒｅａｄが印加され、第１メモリセルトランジスタＭＴ１１〜１ｎの読み出し対象セル（選択セル）の第１ワード線ＷＬ１１〜１ｎ（選択ＷＬ１）にＶｓｅｎｃｅが印加される。ここで、Ｖｒｅａｄは各トランジスタの閾値より大きい値であり、Ｖｓｅｎｃｅは各トランジスタのチャネルをわずかに導通させる程度の値である。すなわち、ＶｒｅａｄはＶｓｅｎｃｅより大きい。

また、第２メモリセルトランジスタＭＴ２１〜２ｎの少なくとも１つを読み出す場合、ビット線ＢＬ電圧をＶｂｌ（例えば０．５Ｖ）、ソース線ＳＬ電圧を０Ｖに固定した状態で、第２ドレイン側チャネルＳＧＤｃ２および第２ソース側チャネルＳＧＳｃ２のみをオンにし、他のチャネルをオフにする。この状態で、第１メモリセルトランジスタＭＴ１１〜１ｎの非読み出し対象セル（非選択セル）の第１ワード線ＷＬ１１〜１ｎ（非選択ＷＬ１）にＶｒｅａｄが印加され、第１メモリセルトランジスタＭＴ１１〜１ｎの読み出し対象セル（選択セル）の第１ワード線ＷＬ１１〜１ｎ（選択ＷＬ１）にＶｓｅｎｃｅが印加される。このとき、第３メモリセルトランジスタＭＴ３１〜３ｎの状態によりチャネル抵抗が変動することを抑制するため、第２ワード線ＷＬ２１〜２ｎにＶｒｅａｄが印加されることが望ましい。

すなわち、読み出し動作においては、読み出し対象のＮＡＮＤセルのドレイン側選択トランジスタおよびソース側選択トランジスタをオンにし、非読み出し対象のＮＡＮＤセルのドレイン側選択トランジスタおよびソース側選択トランジスタをオフにする。さらに、読み出し対象のＮＡＮＤセルの選択セルに属するワード線ＷＬにＶｒｅａｄが印加され、非選択セルに属するワード線ＷＬにＶｓｅｎｃｅが印加され、非読み出し対象のＮＡＮＤセルのワード線ＷＬはフローティングとされる。このとき、読み出し対象のＮＡＮＤセルと同一のチャネルを共有する非読み出し対象のＮＡＮＤセルに属するワード線ＷＬにＶｒｅａｄが印加される。このようにして、読み出し対象の選択セルの読み出しを行うことができる。

第３メモリセルトランジスタＭＴ３１〜３ｎに読み出す場合も上記方法と同様に行うことができる。

［３−４．消去動作］
図１８は、各メモリセルトランジスタの消去における第１ワード線ＷＬ１１〜１ｎ、第２ワード線ＷＬ２１〜２ｎに印加される電圧の一例を示している。図１８を用いて消去動作について説明する。

消去動作は、全ての選択トランジスタＳＤＴ、ＳＳＴがフローティング状態として行われる。また、消去動作は、ワード線ＷＬを共有する２つのＮＡＮＤセルごとに一斉消去される。すなわち、第１ワード線ＷＬ１１〜１ｎを有する第１メモリセルトランジスタＭＴ１１〜１ｎおよび第２メモリセルトランジスタＭＴ２１〜２ｎは、同時に消去される。しかし、元々、フラッシュメモリはブロックごとに消去されるため、あらかじめデータをストアしておき、消したくないセルは再び書き込むという動作も可能である。

図１８に示すように、全てのメモリセルトランジスタＭＴが消去される場合、第１ワード線ＷＬ１１〜１ｎおよび第２ワード線ＷＬ２１〜２ｎを０Ｖに固定した状態で、ビット線ＢＬ電圧により、Ｐ−Ｗｅｌｌに正の消去電圧Ｖｅｒａが印加される。このＶｅｒａは、正の高電圧（例えば２０Ｖ）である。

また、第１メモリセルトランジスタＭＴ１１〜１ｎおよび第２メモリセルトランジスタＭＴ２１〜２ｎが消去される場合、第１ワード線ＷＬ１１〜１ｎを０Ｖに固定し、第２ワード線ＷＬ２１〜２ｎをフローティング状態で、Ｐ−Ｗｅｌｌに正の電圧Ｖｅｒａが印加される。

すなわち、消去動作においては、全ての選択トランジスタＳＤＴ、ＳＳＴをフローティング状態にする。さらに、消去対象のＮＡＮＤセルのワード線ＷＬを０Ｖに固定し、非消去対象のＮＡＮＤセルのワード線ＷＬをフローティング状態にして、Ｐ−Ｗｅｌｌに正の電圧Ｖｅｒａが印加される。このようにして、消去対象のＮＡＮＤセルの消去を行うことができる。

［４．効果］
上記第１の実施形態によれば、１つのワード線ＷＬ１の上下に、互いに逆積みの構造を有し、ワード線ＷＬ１を共有する第１メモリセルトランジスタＭＴ１および第２メモリセルトランジスタＭＴ２が形成されている。このため、２つのワード線ＷＬ１およびワード線ＷＬ２に対して３つの第１メモリセルトランジスタＭＴ１乃至第３メモリセルトランジスタＭＴ３が形成されている。このような３次元の不揮発性半導体記憶装置は、半導体基板１０上に、第１メモリ膜１５、第１ワード線ＷＬ１、第２メモリ膜２４、第１半導体層２５、第３メモリ膜３０および第２ワード線ＷＬ２が順に積層されることで形成される。この製造工程においては４回のＰＥＰが行われ、第１乃至第３メモリセルトランジスタＭＴ１乃至３が形成される。すなわち、従来は１つのＮＡＮＤセルに対して２ＰＥＰでるため３つのＮＡＮＤセルに対して６ＰＥＰ必要となるが、本実施形態によれば４ＰＥＰとすることができる。したがって、集積度の向上を図る３次元の不揮発性半導体記憶装置において、製造工程におけるＰＥＰ回数を減らすことができ、製造コストを大幅に低減することができる。

また、第１ワード線ＷＬ１を第１メモリセルトランジスタＭＴ１および第２メモリセルトランジスタＭＴ２で共通化することにより、書き込み、読み出し時のディスターブが問題になる。しかし、本実施形態によれば、第２ドレイン側選択ゲート電極ＳＧＤ２を第２ドレイン側チャネルＳＧＤｃ２に対してバックゲートとして機能させることで、第２ドレイン側選択トランジスタＳＤＴ２の閾値を制御する。また、同様に第２ソース側選択トランジスタＳＧＳ２を第２ソース側チャネルＳＧＳｃ２に対してバックゲートとして機能させることで、第２ソース側選択トランジスタＳＳＴ２の閾値を制御する。これにより、書き込み、読み出し時のディスターブの問題を解消できる。

＜第２の実施形態＞
第１の実施形態は、２層のワード線ＷＬに対して、３層のメモリセルトランジスタが積層された例であった。これに対し、第２の実施形態は、３層以上のワード線ＷＬに対して、５層以上のメモリセルトランジスタが積層された３次元の不揮発性半導体記憶装置の例である。なお、第２の実施形態において、第１の実施形態と同様の点については説明を省略し、異なる点について詳説する。

［１．構造］
図１９（ａ）は不揮発性半導体記憶装置のビット線に沿った断面図を示し、図１９（ｂ）は不揮発性半導体記憶装置のワード線に沿った断面図を示している。図１９を用いて本実施形態における不揮発性半導体記憶装置の構造について説明する。

図１９（ａ）および（ｂ）に示すように、第１の実施形態と異なる点は、第２ドレイン側選択ゲート電極ＳＧＤ２、第２ワード線ＷＬ２、第２ソース側選択ゲート電極ＳＧＳ２上に第４メモリ膜３９、第２半導体層４０、第５メモリ膜４５が順に形成され、第５メモリ膜４５上に第３ドレイン側選択ゲート電極ＳＧＤ３、第３ワード線ＷＬ３、第３ソース側選択ゲート電極ＳＧＳ３が形成されている点である。すなわち、第２ドレイン側選択ゲート電極ＳＧＤ２、第２ワード線ＷＬ２、第２ソース側選択ゲート電極ＳＧＳ２、第４メモリ膜３９、および第２半導体層４０で第４ＮＡＮＤセルが構成され、第２半導体層４０、第５メモリ膜４５、第３ドレイン側選択ゲート電極ＳＧＤ３、第３ワード線ＷＬ３、および第３ソース側選択ゲート電極ＳＧＳ３で第５ＮＡＮＤセルが構成されている。また、複数の第２ワード線ＷＬ２、第４メモリ膜３９、および第２半導体層４０でそれぞれ複数の第４メモリセルトランジスタＭＴ４が構成され、第２半導体層４０、第５メモリ膜４５、複数の第３ワード線ＷＬ３でそれぞれ複数の第５メモリセルトランジスタＭＴ５が構成されている。

ここで、複数の第３ワード線ＷＬ３は、ビット線に沿った方向において、複数の第２ワード線ＷＬ２に対してハーフピッチ分（隣接した２つの第２ワード線ＷＬ２の中心間距離の半分、例えば４０ｎｍ）ずれて形成されていることが望ましい。

また、絶縁膜５０、第５メモリ膜４５、第２半導体層４０、第４メモリ膜３９、絶縁膜３５、第３メモリ膜３０、第１半導体層２５、第２メモリ膜２４、絶縁膜２０、および第１メモリ膜１５内に一括して、コンタクトプラグ５１および５２が形成されている。これらコンタクトプラグ５１および５２はそれぞれソース線ＳＬと各トランジスタ、およびビット線ＢＬと各トランジスタとを電気的に接続している。

［２．製造方法］
図２０（ａ）乃至図２５（ａ）は不揮発性半導体記憶装置のビット線方向における製造工程の断面図を示し、図２０（ｂ）乃至図２５（ｂ）は本実施形態に係る不揮発性半導体記憶装置のワード線方向における製造工程の断面図を示している。図２０（ａ）および（ｂ）乃至図２５（ａ）および（ｂ）を用いて本実施形態における不揮発性半導体記憶装置の製造方法について説明する。

まず、第１の実施形態における図２乃至図１３の工程が行われる。

次に、図２０（ａ）および（ｂ）に示すように、第２ドレイン側選択ゲート電極ＳＧＤ２、複数の第２ワード線ＷＬ２、第２ソース側選択ゲート電極ＳＧＳ２、および第２メモリ膜２５の全面に絶縁膜２０が形成され、その後、第２ドレイン側選択ゲート電極ＳＧＤ２、複数の第２ワード線ＷＬ２、および第２ソース側選択ゲート電極ＳＧＳ２上が平坦化される。

次に、図２１（ａ）および（ｂ）に示すように、第２ドレイン側選択ゲート電極ＳＧＤ２、複数の第２ワード線ＷＬ２、第２ソース側選択ゲート電極ＳＧＳ２、および絶縁膜３５上に、ブロック絶縁膜３６、チャージトラップ膜３７、およびトンネル絶縁膜３８が順に形成される。これにより、第４メモリ膜３９が形成される。次に、第３メモリ膜３９上に、第２半導体層４０が形成される。この第２半導体層４０は、第１半導体層２５と同様にｎ-型の半導体である。

次に、図２２（ａ）および（ｂ）に示すように、第２半導体層４０表面にフォトリソグラフィおよびＲＩＥにより、ビット線ＢＬ方向に沿ってＳＴＩとなる溝４１’が形成される。これを５ＰＥＰとする。

次に、図２３（ａ）および（ｂ）に示すように、溝４１’に絶縁膜が埋め込まれてＳＴＩ４１が形成された後、第３半導体層４０上にトンネル絶縁膜４２、チャージトラップ膜４３およびブロック絶縁膜４４が順に形成される。これにより、第５メモリ膜４５が形成される。その後、第５メモリ膜４５上に、電極層４６が形成される。

次に、図２４（ａ）および（ｂ）に示すように、電極層４６上に、積層マスクとして例えばシリコン窒化膜４７、シリコン酸化膜４８、有機膜４９が順に形成され、その後フォトリソグラフィによりパターン４９’が形成される。このパターン４９’は、図１２におけるパターン３４’に対して、ビット線ＢＬ方向にハーフピッチ分（隣接した２つの第２ワード線ＷＬ２の中心間距離の半分）ずれて形成されることが望ましい。

次に、図２５（ａ）および（ｂ）に示すように、ＲＩＥにより電極層４６がワード線方向に沿って加工される。これにより、第３ドレイン側選択ゲート電極ＳＧＤ３、複数の第３ワード線ＷＬ３、および第３ソース側選択ゲート電極ＳＧＳ３が形成される。これを６ＰＥＰとする。このとき、第３ドレイン側選択ゲート電極ＳＧＤ３、複数の第３ワード線ＷＬ３、および第３ソース側選択ゲート電極ＳＧＳ３はそれぞれ、第２ドレイン側選択ゲート電極ＳＧＤ２、複数の第２ワード線ＷＬ２、および第２ソース側選択ゲート電極ＳＧＳ２に対して、ビット線ＢＬ方向にハーフピッチ分ずれて形成される。

次に、図１９に示すように、第３ドレイン側選択ゲート電極ＳＧＤ３、複数の第３ワード線ＷＬ３、第２ソース側選択ゲート電極ＳＧＳ３、および第５メモリ膜４５の全面に絶縁膜５０が形成される。次に、ソース側選択ゲート電極ＳＧＳ側において、絶縁膜５０、第５メモリ膜４５、第２半導体層４０、第４メモリ膜３９、絶縁膜３５、第３メモリ膜３０、第１半導体層２５、第２メモリ膜２４、絶縁膜２０、および第１メモリ膜１５が一括加工されて不純物拡散層Ｓ／Ｄまで達する図示せぬ溝が形成される。この溝にコンタクトプラグ５１が形成され、その後ソース線ＳＬが形成される。次に、再び全面に絶縁膜５０と同様の絶縁膜が形成され、ドレイン側選択ゲート電極ＳＧＤ側において、同様に一括加工されて不純物拡散層Ｓ／Ｄまで達する図示せぬ溝が形成される。この溝にコンタクトプラグ５２が形成され、その後ビット線ＢＬが形成される。このようにして、本実施形態における不揮発性半導体記憶装置が形成される。

なお、上述したような製造方法は、ワード線ＷＬが４層以上に構成された３次元の不揮発性半導体記憶装置においては、同様に繰り返すことで適用可能である。

［３．デバイス動作］
図２６乃至図３０は、本実施形態における不揮発性半導体記憶装置の動作方法について示している。図２６乃至図３０を用いて本実施形態における不揮発性半導体記憶装置の動作方法について説明する。ここで説明に際し、第１の実施形態に加えて、図２６において本実施形態における不揮発性半導体記憶装置の各部をさらに以下のように称す。

第３ドレイン側チャネルＳＧＤｃ３：第３ドレイン側選択ゲート電極ＳＧＤ３の下側の第２半導体層４０に形成されるチャネル。

第３ソース側チャネルＳＧＳｃ３：第３ソース側選択ゲート電極ＳＧＤ３の下側の第２半導体層４０に形成されるチャネル。

第４メモリセルトランジスタＭＴ４１〜４ｎ：複数の第４メモリセルトランジスタＭＴ４。

第５メモリセルトランジスタＭＴ５１〜５ｎ：複数の第５メモリセルトランジスタＭＴ５。

第３ワード線ＷＬ３１〜３ｎ：複数の第３ワード線ＷＬ３。

ここで、第３ドレイン側チャネルＳＧＤｃ３と第３ドレイン側選択ゲート電極ＳＧＤ３とからなる第３ドレイン側選択トランジスタＳＤＴ３および第３ソース側チャネルＳＧＤｃ３と第３ソース側選択ゲート電極ＳＧＤ３とからなる第３ソース側選択トランジスタＳＳＴ３は、ｎ−チャネルのディプレッション型トランジスタであり、閾値電圧は０Ｖより小さい。また、第３ソース側選択トランジスタＳＳＴ３の特性は、第２ソース側選択トランジスタＳＳＴ２と同等である。

また、図２６に示すように、書き込み、読み出し、消去時に、第３ワード線ＷＬ３１〜３ｎ、第３ドレイン側選択ゲート電極ＳＧＤ３、および第３ソース側選択ゲート電極ＳＧＳ３に印加される電圧は、例えば制御回路１００により制御される。

［３−１．チャネル制御］
図２７（ａ）および（ｂ）は、各チャネルの制御において、第１ドレイン側選択ゲート電極ＳＧＤ１、第２ドレイン側選択ゲート電極ＳＧＤ２、第１ソース側選択ゲート電極ＳＧＤ１、第２ソース側選択ゲート電極ＳＧＤ２、第３ドレイン側選択ゲート電極ＳＧＤ３、および第３ドレイン側選択ゲート電極ＳＧＤ３に印加される電圧の一例を示している。図２７（ａ）および（ｂ）を用いて各チャネルの制御動作について説明する。

図２７（ａ）に示すように、第１ドレイン側チャネルＳＧＤｃ１のみをオンさせて、第２ドレイン側チャネルＳＧＤｃ２および第３ドレイン側チャネルＳＧＤｃ３をオフにする場合、第１ドレイン側選択ゲート電極ＳＧＤ１にＶｄｄが印加され、第２ドレイン側選択ゲート電極ＳＧＤ２にＶｂ２が印加され、第３ドレイン側選択ゲート電極ＳＧＤ３を０Ｖにする。

ここで、ＶｄｄおよびＶｂ２は、第１の実施形態と同様の大きさであり、同様に機能する。したがって、第１ドレイン側チャネルＳＧＤｃ１はオンされ、第２ドレイン側チャネルＳＧＤｃ２はオフされる。

しかし、第２ドレイン側選択ゲート電極ＳＧＤ２は、第３ドレイン側チャネルＳＧＤｃ３にも影響を与える。これにより、第３ドレイン側選択トランジスタＳＤＴ３の閾値が見かけ上Ｖｄｄよりも大きくなるため、第３ドレイン側選択ゲート電極ＳＧＤ３を０Ｖにすることで、第３ドレイン側チャネルＳＧＤｃ３はオフされる。

また、第２ドレイン側チャネルＳＧＤｃ２のみをオンさせて、第１ドレイン側チャネルＳＧＤｃ１および第３ドレイン側チャネルＳＧＤｃ３をオフにする場合、第１ドレイン側選択ゲート電極ＳＧＤ１を０Ｖにし、第２ドレイン側選択ゲート電極ＳＧＤ２にＶｃｃが印加され、第３ドレイン側選択ゲート電極ＳＧＤ３にＶｂ３が印加される。

第１ドレイン側選択トランジスタＳＤＴ１の閾値は０Ｖより大きいため、第１ドレイン側選択ゲート電極ＳＧＤ１を０Ｖにすることで、第１ドレイン側チャネルＳＧＤｃ１はオフされる。第２ドレイン側チャネルＳＧＤｃ２は、第２ドレイン側選択ゲート電極ＳＧＤ２にＶｃｃが印加されることでオンされる。

しかし、この第２ドレイン側選択ゲート電極ＳＧＤ２は、第３ドレイン側チャネルＳＧＤｃ３にも影響を与える。すなわち、第３ドレイン側選択トランジスタＳＤＴ２はＤ−ｔｙｐｅトランジスタであるため、閾値は０Ｖより小さく、第２ドレイン側選択ゲート電極ＳＧＤ２に正の電圧Ｖｃｃが印加されると、第３ドレイン側チャネルＳＧＤｃ３もオンされてしまう。そこで、第３ドレイン側選択ゲート電極ＳＧＤ３に、第３ドレイン側選択トランジスタＳＤＴ３の閾値が見かけ上Ｖｃｃよりも大きくなるような負の電圧Ｖｂ３が印加される。すなわち、第３ドレイン側チャネルＳＧＤｃ３は、第３ドレイン側選択ゲート電極ＳＧＤ３に、Ｖｂ３が印加されることでオフされる。このＶｂ３は、Ｖｂ２と同等の大きさでよい。このように、第３ドレイン側選択ゲート電極ＳＧＤ３は、第３ドレイン側チャネルＳＧＤｃ３に対してバックゲートとして機能する。

また、第３ドレイン側チャネルＳＧＤｃ３のみをオンさせて、第１ドレイン側チャネルＳＧＤｃ１および第２ドレイン側チャネルＳＧＤｃ２をオフにする場合、第１ドレイン側選択ゲート電極ＳＧＤ１をＶｂ１が印加され、第２ドレイン側選択ゲート電極ＳＧＤ２を０Ｖにし、第３ドレイン側選択ゲート電極ＳＧＤ３にＶｃｃが印加される。

第３ドレイン側チャネルＳＧＤｃ３は、第３ドレイン側選択ゲート電極ＳＧＤ３にＶｃｃが印加されることでオンされる。

このとき、第２ドレイン側選択ゲート電極ＳＧＤ２は０Ｖでなければならない。このため、第２ドレイン側チャネルＳＧＤｃ２を確実にオフにするため、第２ドレイン側選択トランジスタＳＤＴ２の閾値を０Ｖ以上に引き上げる必要がある。そこで、第１ドレイン側選択ゲート電極ＳＧＤ１に、第２ドレイン側選択トランジスタＳＤＴ２の閾値が見かけ上０Ｖよりも大きくなるような負の電圧Ｖｂ１が印加される。すなわち、第２ドレイン側チャネルＳＧＤｃ２は、第１ドレイン側選択ゲート電極ＳＧＤ１に、Ｖｂ１が印加されることでオフされる。このように、第１ドレイン側選択ゲート電極ＳＧＤ１は、第２ドレイン側チャネルＳＧＤｃ２に対してバックゲートとして機能する。

一方、図２７（ｂ）に示すように、第１ソース側チャネルＳＧＳｃ１、第２ソース側チャネルＳＧＳｃ２および第３ソース側チャネルＳＧＳｃ３の制御動作は、上記第１ドレイン側チャネルＳＧＤｃ１、第２ドレイン側チャネルＳＧＤｃ２および第３ドレイン側チャネルＳＧＤｃ３と同様に行うことができる。

［３−２．書き込み動作］
図２８（ａ）および（ｂ）は、各メモリセルトランジスタへの書き込みにおいて、各チャネルのオン／オフおよび第１ワード線ＷＬ１１〜１ｎ、第２ワード線ＷＬ２１〜２ｎ、第３ワード線ＷＬ３１〜３ｎに印加される電圧の一例を示している。本実施形態における書き込み動作は、第１の実施形態の原理を適用することで行うことができる。

すなわち、書き込み動作においては、書き込み対象のＮＡＮＤセルのドレイン側選択トランジスタをオンにし、非書き込み対象のＮＡＮＤセルのドレイン側選択トランジスタをオフにする。さらに、書き込み対象のＮＡＮＤセルの選択セルに属するワード線ＷＬにＶｐｇｍが印加され、非選択セルに属するワード線ＷＬにＶｐａｓｓが印加され、非書き込み対象のＮＡＮＤセルのワード線ＷＬはフローティングとされる。このようにして、書き込み対象の選択セルの書き込みを行うことができる。

例えば、図２８に示すように、第４メモリセルトランジスタＭＴ４１〜４ｎに書き込む場合、ビット線ＢＬ電圧およびソース線ＳＬ電圧は０Ｖに固定した状態で、第３ドレイン側チャネルＳＧＤｃ３のみをオンにし、他のチャネルをオフにする。この状態で、第１ワード線ＷＬ１１〜１ｎおよび第３ワード線ＷＬ３１〜３ｎをフローティングにし、第４メモリセルトランジスタＭＴ４１〜４ｎの書き込み非対象セル（非選択セル）の第２ワード線ＷＬ１１〜１ｎ（非選択ＷＬ２）にＶｐａｓｓが印加され、第４メモリセルトランジスタＭＴ４１〜４ｎの書き込み対象セル（選択セル）の第２ワード線ＷＬ２１〜２ｎ（選択ＷＬ２）にプログラム電圧Ｖｐｇｍが印加される。

第５メモリセルトランジスタＭＴ５１〜５ｎに書き込む場合も上記方法と同様に行うことができる。

［３−３．読み出し動作］
図２９は、各メモリセルトランジスタの読み出しにおいて、各チャネルのオン／オフおよび第１ワード線ＷＬ１１〜１ｎ、第２ワード線ＷＬ２１〜２ｎ、第３ワード線ＷＬ３１〜３ｎに印加される電圧の一例を示している。本実施形態における読み出し動作は、第１の実施形態の原理を適用することで行うことができる。

すなわち、読み出し動作においては、読み出し対象のＮＡＮＤセルのドレイン側選択トランジスタおよびソース側選択トランジスタをオンにし、非読み出し対象のＮＡＮＤセルのドレイン側選択トランジスタおよびソース側選択トランジスタをオフにする。さらに、読み出し対象のＮＡＮＤセルの選択セルに属するワード線ＷＬにＶｒｅａｄが印加され、非選択セルに属するワード線ＷＬにＶｓｅｎｃｅが印加され、非読み出し対象のＮＡＮＤセルのワード線ＷＬはフローティングとされる。このようにして、読み出し対象の選択セルの読み出しを行うことができる。

例えば、図２９に示すように、第４メモリセルトランジスタＭＴ４１〜４ｎを読み出す場合、ビット線ＢＬ電圧をＶｂｌ（例えば０．５Ｖ）、ソース線ＳＬ電圧を０Ｖに固定した状態で、第３ドレイン側チャネルＳＧＤｃ３および第３ソース側チャネルＳＧＳｃ３のみをオンにし、他のチャネルをオフにする。この状態で、第１ワード線ＷＬ１１〜１ｎおよび第３ワード線ＷＬ３１〜３ｎをフローティングにし、第４メモリセルトランジスタＭＴ４１〜４ｎの読み出し非対象セル（非選択セル）の第２ワード線ＷＬ２１〜２ｎ（非選択ＷＬ２）にＶｒｅａｄが印加され、第４メモリセルトランジスタＭＴ４１〜４ｎの読み出し対象セル（選択セル）の第２ワード線ＷＬ２１〜２ｎ（選択ＷＬ２）にＶｓｅｎｃｅが印加される。また、第５メモリセルトランジスタＭＴ５１〜５ｎの状態によりチャネル抵抗が変動することを抑制するため、第３ワード線ＷＬ３１〜３ｎにＶｒｅａｄが印加されることが望ましい。

第５メモリセルトランジスタＭＴ５１〜５ｎを読み出す場合も上記方法と同様に行うことができる。

［３−４．消去動作］
図３０は、各メモリセルトランジスタの消去における第１ワード線ＷＬ１１〜１ｎ、第２ワード線ＷＬ２１〜２ｎに印加される電圧の一例を示している。本実施形態における読み出し動作は、第１の実施形態の原理を適用することで行うことができる。

すなわち、消去動作においては、全ての選択トランジスタＳＤＴ、ＳＳＴをフローティング状態にする。さらに、消去対象のＮＡＮＤセルのワード線ＷＬを０Ｖに固定し、非消去対象のＮＡＮＤセルのワード線ＷＬをフローティング状態にして、Ｐ−Ｗｅｌｌに正の電圧Ｖｅｒａが印加される。このようにして、消去対象のＮＡＮＤセルの消去を行うことができる。

例えば、図３０に示すように、全てのメモリセルトランジスタＭＴが消去される場合、第１ワード線ＷＬ１１〜１ｎ、第２ワード線ＷＬ２１〜２ｎおよび第３ワード線ＷＬ３１〜３ｎを０Ｖに固定した状態で、ビット線ＢＬ電圧により、Ｐ−Ｗｅｌｌに正の電圧Ｖｅｒａが印加される。

また、第３メモリセルトランジスタＭＴ３１〜３ｎおよび第４メモリセルトランジスタＭＴ４１〜４ｎが消去される場合、第２ワード線ＷＬ２１〜２ｎを０Ｖに固定し、第１ワード線ＷＬ１１〜１ｎおよび第３ワード線ＷＬ３１〜３ｎをフローティング状態にして、Ｐ−Ｗｅｌｌに正の電圧Ｖｅｒａが印加される。

なお、上述したようなデバイスの動作方法は、ワード線ＷＬが４層以上に構成された３次元の不揮発性半導体記憶装置においても適用可能である。

［４．効果］
上記第２の実施形態によれば、第１の実施形態と同様の効果を得ることができる。

また、本実施形態における不揮発性半導体記憶装置では、３層以上のワード線ＷＬに対して、５層以上のメモリセルトランジスタが積層された３次元構造を有している。これにより、さらなる集積度の向上を図ることができる。

＜第３の実施形態＞
第１および第２の実施形態は、２つの上下メモリセルトランジスタに対して、１つの選択ゲート電極が形成された例であった。これに対し、第３の実施形態は、２つの上下メモリセルトランジスタに対して、２つの選択ゲート電極が形成される例である。なお、第３の実施形態において、第１の実施形態と同様の点については説明を省略し、異なる点について詳説する。

［１．構造］
図３１は、本実施形態における不揮発性半導体記憶装置の断面図を示している。図３１を用いて本実施形態における不揮発性半導体記憶装置の構造について説明する。

図３１に示すように、第１の実施形態と異なる点は、第１ドレイン側選択ゲート電極ＳＧＤ１および第１ソース側選択ゲート電極ＳＧＳ１の半導体基板１０に垂直方向の中央部に絶縁層５３が形成されている点である。すなわち、第１ドレイン側選択ゲート電極ＳＧＤ１は第１ドレイン側下部選択ゲート電極ＳＧＤ１ａ、絶縁層５３および第１ドレイン側上部選択ゲート電極ＳＧＤ１ｂで構成され、第１ソース側選択ゲート電極ＳＧＳ１は第１ソース側下部選択ゲート電極ＳＧＳ１ａ、絶縁層５３および第１ソース側上部選択ゲート電極ＳＧＳ１ｂで構成されている。

これら第１ドレイン側下部選択ゲート電極ＳＧＤ１ａと第１ドレイン側上部選択ゲート電極ＳＧＤ１ｂ、および第１ソース側下部選択ゲート電極ＳＧＳ１ａと第１ソース側上部選択ゲート電極ＳＧＳ１ｂとは、それぞれ電気的に分離され、それぞれ異なる図示せぬコンタクトに接続されている。すなわち、選択ゲート電極ＳＧはすべて電気的に独立している。

［２．製造方法］
図３２（ａ）は、不揮発性半導体記憶装置のビット線方向における製造工程の断面図を示し、図３２（ｂ）は、本実施形態に係る不揮発性半導体記憶装置のワード線方向における製造工程の断面図を示している。

まず、第１の実施形態における図２の工程が行われる。

次に、図３２（ａ）および（ｂ）に示すように、溝１１’に絶縁膜が埋め込まれてＳＴＩ１１が形成された後、半導体基板１０上に第１メモリ膜１５、下部電極層１６ａが順に形成される。この下部電極層１６ａ上に絶縁層５３が形成され、ＲＩＥにより後に選択ゲート電極ＳＧが形成される領域にのみ、絶縁層５３が残存される。これら下部電極層１６ａおよび絶縁層５３上に、上部電極１６ｂが形成される。その後、第１の実施形態と同様の工程が行われる。このようにして、本実施形態における不揮発性半導体記憶装置が形成される。

［効果］
上記第３の実施形態によれば、第１の実施形態と同様の効果を得ることができる。

また、本実施形態における不揮発性半導体記憶装置では、第１ドレイン側選択ゲート電極ＳＧＤ１および第１ソース側選択ゲート電極ＳＧＳ１は、上下で電気的に分離され、それぞれ別のコンタクトに接続されている。これにより、各チャネルのオン／オフの制御を容易に行うことができる。

さらに、図３３に示すように、選択ゲート電極ＳＧ１と同様に、第１ワード線ＷＬ１も絶縁層５３により上下で電気的に分離され、それぞれ別のコンタクトに接続されることも可能である。すなわち、第１ワード線ＷＬ１は、第１下部ワード線ＷＬ１ａ、絶縁層５３および第１上部ワード線ＷＬ１ｂで構成される。これにより、各チャネルのオン／オフの制御だけでなく、書き込み、読み出し時のメモリセルトランジスタの選択、非選択の制御も容易に行うことができる。

なお、上記構造は、３層以上のワード線ＷＬに対して５層以上のメモリセルトランジスタが積層された３次元構造においても適用可能である。

その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。

１０…半導体基板、１５…第１メモリ膜、２４…第２メモリ膜、２５…第１半導体層、３０…第３メモリ膜、３９…第４メモリ膜、４０…第２半導体層、４５…第５メモリ膜、３６，３７…コンタクトプラグ、１００…制御回路、ＷＬ１…第１ワード線、ＷＬ２…第２ワード線、ＷＬ３…第３ワード線、ＳＧＤ１…第１ドレイン側選択ゲート電極、ＳＧＤ２…第２ドレイン側選択ゲート電極、ＳＧＤ３…第３ドレイン側選択ゲート電極、ＳＧＤ１ａ…第１ドレイン側下部選択ゲート電極、ＳＧＤ１ｂ…第１ドレイン側上部選択ゲート電極、ＳＧＳ１…第１ソース側選択ゲート電極、ＳＧＳ２…第２ソース側選択ゲート電極、ＳＧＳ３…第３ソース側選択ゲート電極、ＭＴ１…第１メモリセルトランジスタ、ＭＴ２…第２メモリセルトランジスタ、ＭＴ３…第３メモリセルトランジスタ、ＭＴ４…第４メモリセルトランジスタ、ＭＴ５…第５メモリセルトランジスタ、ＳＤＴ１…第１ドレイン側選択トランジスタ、ＳＤＴ２…第２ドレイン側選択トランジスタ、ＳＤＴ３…第３ドレイン側選択トランジスタ、ＳＳＴ１…第１ソース側選択トランジスタ、ＳＳＴ２…第２ソース側選択トランジスタ、ＳＳＴ３…第３ソース側選択トランジスタ。

Claims (14)

1. 複数の拡散層を含む半導体基板と、
   前記半導体基板上に形成された第１メモリ膜と、
   前記第１メモリ膜上に形成された複数の第１ゲート電極および第１選択ゲート電極と、
   複数の前記第１ゲート電極および前記第１選択ゲート電極上に形成された第２メモリ膜と、
   前記第２メモリ膜上に形成された第１半導体層と、
   前記第１半導体層上に形成された第３メモリ膜と、
   前記第３メモリ膜上に形成された複数の第２ゲート電極および第２選択ゲート電極と、
   を具備し、
   前記半導体基板内の前記複数の拡散層と前記第１メモリ膜と前記第１ゲート電極とで第１メモリセルトランジスタを構成し、前記第１ゲート電極と前記第２メモリ膜と前記第１半導体層で第２メモリセルトランジスタを構成し、前記第１半導体層と前記第３メモリ膜と前記第２ゲート電極とで第３メモリセルトランジスタを構成し、
   前記半導体基板内の前記複数の拡散層と前記第１選択ゲート電極とで第１選択トランジスタを構成し、前記第１半導体層と前記第２選択ゲート電極とで第２選択トランジスタを構成する、
   ことを特徴とする不揮発性半導体記憶装置。
2. 前記第１半導体層の不純物濃度は、前記半導体基板内の前記複数の拡散層の不純物濃度より低いことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
3. 前記半導体基板内の前記複数の拡散層の１つおよび前記第１半導体層に電気的に接続されたコンタクトプラグと、
   をさらに具備することを特徴とする請求項１または請求項２に記載の不揮発性半導体記憶装置。
4. 複数の前記第１ゲート電極と複数の前記第２ゲート電極とは、ビット線に沿った方向において、隣接する２つの前記第１ゲート電極の中心間距離の半分の距離だけずれていることを特徴とする請求項１乃至請求項３のいずれか１項に記載の不揮発性半導体記憶装置。
5. 前記第１選択ゲート電極は、前記第１メモリ膜上に形成された第１下部選択ゲート電極と、前記第１下部選択ゲート電極上に形成された絶縁層と、前記絶縁層上に形成された第１上部選択ゲート電極と、で構成されることを特徴とする請求項１乃至請求項４のいずれか１項に記載の不揮発性半導体記憶装置。
6. 前記第１選択トランジスタをオンにする場合、前記第１選択ゲート電極に前記第１選択トランジスタをオンにする第１電圧を印加し、前記第２選択ゲート電極に前記第２選択トランジスタをオフにするバックゲート電圧を印加し、
   前記第２選択トランジスタをオンにする場合、前記第１選択ゲート電極に前記第１選択トランジスタをオフにして前記第２選択トランジスタをオフにしない第２電圧を印加し、前記第２選択ゲート電極に前記第２選択トランジスタをオンにする前記第１電圧より低い第３電圧を印加する、
   ことを特徴とする請求項１乃至請求項４のいずれか１項に記載の不揮発性半導体記憶装置。
7. 前記第２メモリセルトランジスタにデータを書き込む場合、前記第２選択トランジスタのみをオンにし、前記第１ゲート電極に書き込み電圧を印加し、前記第２ゲート電極を浮遊状態とすることを特徴とする請求項６に記載の不揮発性半導体記憶装置。
8. 前記第２メモリセルトランジスタからデータを読み出す場合、前記第２選択トランジスタのみをオンにし、前記第１ゲート電極に読み出し電圧を印加し、前記第２ゲート電極に前記読み出し電圧より高い非読み出し電圧を印加することを特徴とする請求項６または請求項７に記載の不揮発性半導体記憶装置。
9. 複数の前記第２ゲート電極および前記第２選択ゲート電極上に形成された第４メモリ膜と、
   前記第４メモリ膜上に形成された第２半導体層と、
   前記第２半導体層上に形成された第５メモリ膜と、
   前記第５メモリ膜上に形成された複数の第３ゲート電極および第３選択ゲート電極と、
   をさらに具備し、
   前記第２ゲート電極と前記第４メモリ膜と前記第２半導体層で第４メモリセルトランジスタを構成し、前記第２半導体層と前記第５メモリ膜と前記第３ゲート電極とで第５メモリセルトランジスタを構成し、
   前記第２半導体層と前記第３選択ゲート電極とで第３選択トランジスタを構成する、
   ことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
10. 前記第１選択トランジスタをオンにする場合、前記第１選択ゲート電極に前記第１選択トランジスタをオンにする第１電圧を印加し、前記第２選択ゲート電極に第２選択トランジスタをオフにする第１バックゲート電圧を印加し、前記第３選択ゲート電極に第３選択トランジスタをオフにする第２電圧を印加し、
    前記第２選択トランジスタをオンにする場合、前記第１選択ゲート電極に前記第１選択トランジスタをオフにして前記第２選択トランジスタをオフにしない第３電圧を印加し、前記第２選択ゲート電極に前記第２選択トランジスタをオンにする前記第１電圧より低い第４電圧を印加し、前記第３選択ゲート電極に前記第３選択トランジスタをオフにする前記第１バックゲート電圧と同等の第２バックゲート電圧を印加し、
    前記第３選択トランジスタをオンにする場合、前記第１選択ゲート電極に前記第２選択トランジスタをオフにする第３バックゲート電圧を印加し、前記第２選択ゲート電極に前記第３選択トランジスタをオフにしない第５電圧を印加し、前記第３選択ゲート電極に前記第４電圧を印加する、
    ことを特徴とする請求項９に記載の不揮発性半導体記憶装置。
11. 前記第２メモリセルトランジスタにデータを書き込む場合、前記第２選択トランジスタのみをオンにし、前記第１ゲート電極に書き込み電圧を印加し、前記第２ゲート電極および前記第３ゲート電極を浮遊状態とすることを特徴とする請求項１０に記載の不揮発性半導体記憶装置。
12. 前記第２メモリセルトランジスタからデータを読み出す場合、前記第２選択トランジスタのみをオンにし、前記第１ゲート電極に読み出し電圧を印加し、前記第２ゲート電極に前記読み出し電圧より高い非読み出し電圧を印加し、前記第３ゲート電極を浮遊状態とすることを特徴とする請求項１０または請求項１１に記載の不揮発性半導体記憶装置。
13. 複数の拡散層を含む半導体基板を形成し、
    前記半導体基板上に、第１メモリ膜を形成し、
    前記第１メモリ膜上に、複数の第１ゲート電極および第１選択ゲート電極を形成し、
    複数の前記第１ゲート電極および前記第１選択ゲート電極上に、第２メモリ膜を形成し、
    前記第２メモリ膜上に、第１半導体層を形成し、
    前記第１半導体層上に、第３メモリ膜を形成し、
    前記第３メモリ膜上に、複数の第２ゲート電極および第２選択ゲート電極を形成し、
    前記半導体基板内の前記複数の拡散層と前記第１メモリ膜と前記第１ゲート電極とで第１メモリセルトランジスタを構成し、前記第１ゲート電極と前記第２メモリ膜と前記第１半導体層で第２メモリセルトランジスタを構成し、前記第１半導体層と前記第３メモリ膜と前記第２ゲート電極とで第３メモリセルトランジスタを構成し、
    前記半導体基板内の前記複数の拡散層と前記第１選択ゲート電極とで第１選択トランジスタを構成し、前記第１半導体層と前記第２選択ゲート電極とで第２選択トランジスタを構成する、 ことを特徴とする不揮発性半導体記憶装置の製造方法。
14. 複数の前記第２ゲート電極および前記第２選択ゲート電極を形成した後、
    複数の前記第２ゲート電極および前記第２選択ゲート電極上に、第４メモリ膜を形成し、
    前記第４メモリ膜上に、第２半導体層を形成し、
    前記半導体層上に、第５メモリ膜を形成し、
    前記第５メモリ膜上に、複数の第３ゲート電極および第３選択ゲート電極を形成し、
    前記第２ゲート電極と前記第４メモリ膜と前記第２半導体層で第４メモリセルトランジスタを構成し、前記第２半導体層と前記第５メモリ膜と前記第３ゲート電極とで第５メモリセルトランジスタを構成し、
    前記第２半導体層と前記第３選択ゲート電極とで第３選択トランジスタを構成する、
    ことを特徴とする請求項１３に記載の不揮発性半導体記憶装置の製造方法。

Images