KR20090014363A - 비휘발성 메모리 시스템 및 그 작동 방법 - Google Patents

비휘발성 메모리 시스템 및 그 작동 방법 Download PDF

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Abstract

본 발명에 의한 비휘발성 메모리 시스템은 플로팅 게이트를 공유하는 액세스 트랜지스터와 커패시터를 구비한 셀의 어레이를 포함한다. 각 행의 액세스 트랜지스터는 분리 웰 영역 안에 제작되고, 독립적으로 바이어스된다. 각 행 안에, 각각의 액세스 트랜지스터의 소스는 상응하는 가상 접지 라인에 연결되고, 각각의 커패시터 구조체는 상응하는 워드 라인에 연결된다. 한편, 열 내의 각각의 액세스 트랜지스터의 소스는 상응하는 가상 접지 라인에 연결된다. 각각의 열 내의, 각각의 액세스 트랜지스터의 드래인이 상응하는 비트 라인에 연결된다. 각 행 내의 선택 메모리 셀은 대역 간 터널링에 의해 프로그래밍된다. 비트 라인 바이어스는 각 행의 선택되지 않은 셀의 프로그래밍을 방지한다. 이 행들의 웰 영역 전압을 제어하는 것에 의해 선택되지 않은 행에서 프로그래밍이 방지된다. 섹터 삭제 동작은 FN 터널링에 의해 실행된다.

Description

비휘발성 메모리 시스템 및 그 작동 방법{NON-VOLATILE MEMORY EMBEDDED IN A CONVENTIONAL LOGIC PROCESS AND METHODS FOR OPERATING SAME}
본 발명은 팡 강펭, 릉 윈규, 데이스 시니츠카이의 미국 특허 출원 11/341,881-2960 “단일-게이트 로직 프로세스 내에 제작된 비휘발성 메모리의 전하 보유력을 증가시키는 방법”의 CIP 출원이다.
본 발명은 비휘발성 메모리(NVM, non-volatile memory)에 관한 것이다. 특히, 본 발명은 ASIC 또는 종래의 로직 프로세스를 사용하여 제작되는 비휘발성 메모리 셀에 관한 것이다. 또한 본 발명은 최대 데이터 보유 시간을 증진하도록 비휘발성 메모리를 작동하는 방법에 관한 것이다. 본 발명은 또한 SRAM처럼 동작하는 DRAM과 비휘발성 메모리를 모두 포함하고, 종래의 로직 프로세스를 이용하여 제작된 SoC 구조에 관한 것이다.
SoC 애플리케이션에 대해서는, 단일 IC 안으로 여러 기능 블록이 집적되는 것이 바람직하다. 가장 일반적으로 사용되는 블록은 모두 동일 칩 상에 제작되는 마이크로 프로세서 또는 마이크로 컨트롤러, 메모리 블록, 블록, 및 여러 기능 로직 블록을 포함한다. 메모리 블록은 SRAM, 비휘발성 메모리 및/또는 레지스터-기반 메모리의 임의의 조합을 포함할 수 있다. 레지스터-기반 메모리는 일반적으로 작은 양의 고속 저장소가 필요한 경우(예를 들어, SoC 내의 하나 이상의 기능 로직 블록에 의해 사용될 레지스터 파일 및/또는 작은 표를 위해) 사용된다.
더 큰 휘발성 또는 비휘발성 메모리 블록은 일반적으로 SoC 설계에도 필요하다. 이들 더 큰 메모리 블록의 레이아웃 영역은 작으면 작게 할수록 이익이다. 그러므로 필요한 큰 메모리 블록을 실행하기 위해 작은 메모리 구조체를 사용하는 것이 바람직하다. 더 큰 메모리 블록이 휘발성 메모리가 되는 경우, 선택은 일반적으로 리프레시 되어야 하는 6-트랜지스터 SRAM 메모리 셀 또는 동적 메모리 셀이다. 리프레시(refresh) 기능은 불필요한 강제를 SoC 내의 기능 로직 블록 상에 부과한다. 이러한 강제를 극복하는 한가지 방법은 SRAM-타입 인터페이스로 동적 메모리 셀을 실행하여 리프레시 기능이 메모리 인터페이스에서 요구되지 않는(또는 가능하지 않은), 1-트랜지스터 SRAM(1T-SRAM) 시스템을 사용하는 것이다. 1T-SRAM 시스템은 종래의 로직 프로세스를 사용하여 제작될 수 있다. 1T-SRAM 시스템의 제작 및 작동과 관련된 숨은 리프레시 메커니즘은, 그 전체가 여기서 참조로 포함되는 미국 특허 제6,256,248호, 제6,898,140호, 제6,415,353호, 제6,449,685호, 및 제6,504,780호에 개시된다.
큰 비휘발성 메모리 블록 또한 요구되는 경우, 저 비용의 SoC를 실현하는 비휘발성 메모리 블럭, 기능 로직 블록, 및 1T-SRAM 시스템을 사용할 수 있는 것이 바람직하다. 이 구성요소 모두가 종래의 로직 프로세스를 사용하여 제작될 수 있다면 추가로 바람직하다. 그러나, 일반적으로 스택 게이트 또는 분리-게이트 메모리 셀을 사용하는 비휘발성 메모리를 제작하는 종래의 프로세스는 종래의 로직 프로세 스와 양립할 수 없다.
분리-게이트 EEPROM의 일 실시예는 J. V. Houdt, P. Heremans, L. Deferm, G. Groeseneken, 및 H. E. Maes의 "Analysis of the Enhanced Hot-Electron Injection in Split-Gate Transistors Useful for EEPROM Applications"- IEEE Transaction on Electron Devices, Vol. 39, No. 5, May 1992, pp1150-1156에서 설명된다. 스택-게이트 플래시 메모리의 일 실시예는 T. Takeshima, H. Sugawara, H. Takada, Y. Hisamune, K. Kanamori, T. Okazawa, T. Murotani, I. Sasaki의 "A 3.3V single- Power-Supply 64Mb Flash Memory with Dynamic Bit-Line Latch (DBL) Programming Scheme,"- ISSCC Digest, 1994, pp. 148-149에 설명된다.
여기 사용된 바와 같이, 종래의 로직 프로세스는 게이트-산화물에 물질 추가 없이 단일 레이어의 폴리 실리콘을 사용한(즉, 단일 전도 게이트 레이어) 반도체 프로세스로 정의된다. 종래의 임베디드 비휘발성 반도체 메모리 셀은 B. Eitan의 미국 특허 제6,803,299호, “Non-volatile Electrically Erasable and Programmable Semiconductor Memory Cell Utilizing Asymmetrical Charge Trapping”; 및 M. H. Chi 등의 미국 특허 제5,940,324호, "Single-Poly EEPROM Cell That is Programmable And Erasable in a Low-Voltage Environment"에 설명된 것들을 포함한다. 미국 특허 제6,803,299호에서, 실리콘 질화물 또는 폴리-실리콘을 사용하는 전하 트래핑 레이어는 셀 트랜지스터의 게이트 산화물에 임베디드된다. 그러나, 이 전하 트래핑 레이어는 ASIC 또는 로직 프로세스에서 일반적으로 사용가능하지 않거나, 로직 게이트에 사용되는 트랜지스터에 결합되지 않는다. 그러므로, 트랜지 스터의 게이트 산화물로의 임베디드 트래핑 레이어의 프로세스 단계에는 이 NVM셀의 형성을 촉진하기 위하여 기본 로직 프로세스에 추가되어야 한다.
미국 특허 제5,940,324호에서, MOS 트랜지스터와 MOS 구조체를 포함하는 단일-폴리 EEPROM 셀이 설명된다. 메모리 셀의 형성은 베이스 영역을 형성하는 추가 프로세스 단계를 구비한 3중-웰 로직 프로세스를 필요로 한다.
추가 마스킹 단계 없이 로직 프로세스에 임베디드되는 종래의 플래시 메모리의 예가 S. Shukuri 등에 의한 "CMOS Process Compatible ie-Flash Technology for System-on-a-chip"- Digest of IEEE Custom Integrated Circuit Conference, 2001, pp. 179-182에서 설명된다. 이 구조 내의 기본 메모리 셀은 2 NMOS와 1 PMOS 트랜지스터로 구성되어, 이것을 비교적 큰 셀로 만든다(두 트랜지스터 셀을 비교할 때).
프로그래밍 및 삭제 동안의 프로세스, 온도, 및 공급 전압의 변화 때문에, 비휘발성 메모리 셀은 오버-프로그래밍 및 오버-삭제 조건이 되기 쉽다. 오버-삭제 또는 오버-프로그래밍은 셀 트랜지스터의 임계 전압이 목표 동작 범위 바깥의 값을 가지도록 하고 메모리 장치에 기능적 장애를 일으키게 된다. 보다 중요하게, 프로세스 변화 및 결함 때문에, 메모리 어레이 내의 일부 메모리 셀은 다른 메모리 셀보다 훨씬 더 빠르거나 늦게 프로그래밍 또는 삭제될 수 있다. 전기적 삭제 가능 및 프로그래밍 가능 메모리(EEPROM) 내의 오버-삭제 또는 오버-프로그래밍 문제는, 메모리 셀이 개별적으로 삭제되고 프로그래밍되는 경우, 프로그래밍 또는 삭제 동작 동안 셀 전류를 모니터하는 것에 의해 쉽게 방지될 수 있다. 모니터링은 삭제 또는 프로그래밍 동작을 제어하는 회로에 피드백을 제공한다. 프로그래밍 또는 삭제 동작 동안, 선택된 셀 전류가 모니터링 된다. 전류가 목표 레벨에 도달하면, 프로그래밍 또는 삭제 동작이 중단되어 오버-삭제 또는 오버-프로그래밍 문제를 회피하게 된다. 그러나, 플래시 메모리에서, 한 블럭의 메모리 셀이 동시에 삭제되는 경우, 삭제 동안 개별적 셀 전류를 모니터하는 것은 실제로 너무 많은 시간이 소비된다.
플래시 메모리 어레이 내의 오버-삭제 셀은 어레이에서 판독 오류를 일으키게 된다. 예를 들어, 삭제 동작은 전자를 비휘발성 메모리 셀의 플로팅 게이트 안으로 주입하는 대역 간(band-to-band) 터널링 메커니즘을 사용하여 수행되고, 프로그래밍 동작은 비휘발성 메모리 셀의 플로팅 게이트에서 전자를 제거하는 FN 터널링(Fowler-Nordheim tunneling) 메커니즘을 사용하여 수행된다. 삭제 동작 동안, 너무 많은 전자가 비휘발성 메모리 셀의 PMOS 액세스 트랜지스터의 플로팅 게이트 안에 주입되면(대역 간 터널링 메커니즘 제어의 어려움의 결과로서), PMOS 액세스 트랜지스터의 임계 전압이 바람직하지 않은 레벨로 증가할 것이다(즉, PMOS 액세스 트랜지스터가 바람직하지 않게 전도성을 가지게 됨). 삭제 동작 동안 플로팅 게이트로 주입된(대역 간 터널링에 의해) 전자의 수가 후속 프로그래밍 동작 동안 플로팅 게이트로부터 제거(FN 터널링에 의해)될 수 있는 전자의 수보다 상당히 큰 경우, 오버-삭제 조건이 존재하게 되고, 초과 전자는 프로그래밍 동작 완료 후 플로팅 게이트 안에 남는다. 오버-삭제 조건은 결국 프로그래밍이 더 이상 가능하지 않은 포인트(실제 한계 내)에 도달할 것이다. 이 오버-삭제 조건 하에서, 비휘발성 메모리 셀의 PMOS 액세스 트랜지스터는 셀이 비-전도성(프로그래밍된) 상태를 가져야 할지라도, 전도성(삭제된) 상태를 보인다. 그러므로, 오버-삭제된 비휘발성 메모리 셀로의 판독 동작(동일 어레이 내의 인접 비휘발성 셀로의 판독 동작과 함께)은 엉뚱하고 유효하지 않은 결과를 생성할 것이다. 오버-삭제 조건은 결국 장치를 장애로 이끌 것이다.
그러므로, 오버-삭제 조건의 가능성이 최소화되고, 오버-삭제 조건의 검출이 간단하게되는 경우, 종래의 로직 프로세스를 사용하여 단일-폴리 실리콘 비휘발성 메모리 셀을 실행하는 것이 바람직하다. 기록, 삭제, 판독 동작에서 장애를 최소화하는 동안 비휘발성 메모리 셀을 프로그래밍하고 판독하는 것이 가능한 이점도 있고, 그에 의해 비휘발성 메모리 셀을 사용하여 제작된 어레이의 수명과 신뢰도를 개선한다. 그러한 메모리 셀이 최소 레이아웃 영역을 가지고 20년 또는 그 이상 충분한 전하를 보유할 수 있는 것이 추가로 바람직하다.
따라서, 본 발명은 종래의 로직 프로세스 내에 만들어지는 비휘발성 메모리 셀의 어레이를 포함한다. 여기서 사용되는 바와 같이, 종래의 로직 프로세스는 단 하나의 게이트(폴리실리콘) 레이어만 포함하는 프로세스로 한정된다. 어레이 내의 각각의 비휘발성 메모리 셀은 종래의 로직 프로세스 안에서 함께 사용 가능한 게이트 산화물 레이어를 공유하는 액세스 트랜지스터와 커패시터 구조를 포함한다. 비휘발성 메모리 셀이 20년 또는 그 이상 충분한 전하를 보유할 수 있도록 하기 위해, 게이트 산화물은 두께가 70Å 또는 그 이상이 되어야 한다. 종래의 0.13㎛ 로직 프로세스와 같은 깊은 미세 프로세스(sub-micron)에서, 로직 트랜지스터는 산화물 두께가 요구되는 70Å보다 훨씬 작은 약 20Å이다. 그러나, 임의의 실리콘 장치가 표준 3.3V 인터페이스로 통신하도록 하기 위해, 일반적으로 한 세트의 3.3V 입출력(I/O) 트랜지스터가 대부분의 종래의 깊은 미세 로직 프로세스에서 사용 가능하게 만들어진다. 3.3V의 공급 전압을 견디기 위하여, 이 I/O 트랜지스터는 일반적으로 70Å 두께의 게이트 산화물로 만들어진다. 그러므로, 이 로직 프로세스를 수정하지 않고, 70Å의 게이트 산화물로 본 발명의 비휘발성 메모리 셀을 제작하는 것이 가능하다.
비휘발성 메모리 셀은 사용 가능한 전원 전압에서 생성되는 비교적 낮은 전압을 사용하여 프로그래밍 및 삭제될 수 있다. 결과적으로, 비휘발성 메모리 셀을 프로그래밍 및 삭제하기 위해 필요한 전압은 3.3V I/O 트랜지스터를 가지는 종래의 로직 프로세스에서 이미 사용 가능한 트랜지스터에 의해 제공될 수 있다.
비휘발성 메모리 셀 어레이는 상이한 구성으로 설계될 수 있고, 여러 실시예에서 상이한 방식으로 바이어스 될 수 있다. 일 실시예에서, 어레이의 각각의 비휘발성 메모리 셀은 공통 플로팅 게이트를 공유하는 PMOS 액세스 트랜지스터와 NMOS 커패시터 구조체를 포함한다. 어레이의 각각의 행과 연관된 PMOS 액세스 트랜지스터가 상응하는 절연 n-웰 영역 안에 제작된다. 각각의 절연 n-웰 영역은 분리 제어 전압에 의해 바이어스된다. 어레이의 각 열과 연관된 PMOS 액세스 트랜시스터의 드레인은 상응하는 비트 라인에 의해 연결된다. 어레이의 각 행 내의 비휘발성 메모리 셀의 플로팅 게이트는 상응하는 워드 라인에 연결된다. 이 구성은 메모리 셀이 전자를 원하는 플로팅 게이트로 주입하는 밴드 간 터널링 메커니즘을 사용하는 랜덤 비트 당 방식으로 프로그래밍되는 것을 허용한다. 프로그래밍 동안, 각각의 프로그래밍된 메모리 셀을 통과하는 전류가 오버-프로그래밍 문제를 회피하도록 개별적으로 모니터링된다. 이 구성은 메모리 셀이 섹터 내의 모든 메모리 셀의 플로팅 게이트에서 동시에 전자를 제거하는 FN 터널링을 사용하여 삭제되는 것 또한 허용한다. 플로팅 게이트에서 전자를 제거하는 FN 터널링을 사용하는 것은 프로세스가 자기 제어 방식이라는 이점을 가진다. 이 자기 제어 방식은 메모리 셀 오버-삭제의 가능성을 최소화한다.
본 발명의 비휘발성 메모리 셀은 숨은 리프레시 또는 다른 로직 기능을 가진 1T-SRAM을 실행하도록 구성된 동적 메모리와 함께 SoC 구조에 포함될 수 있다. SoC는 종래의 로직 프로세스를 사용하여 낮은 비용으로 생산되는 고도 최적화 SoC를 실현하도록 제작될 수 있다.
본 발명은 다음 설명과 도면의 관점에서 보다 잘 이해될 것이다.
도 1은 PMOS 액세스 트랜지스터와 NMOS 연결 게이트를 구비한 비휘발성 메모리 셀의 상면도,
도 2a는 절단 라인 A-A를 따라 절단된 도 1의 비휘발성 메모리 셀의 단면도,
도 2b는 절단 라인 B-B를 따라 절단된 도 1의 비휘발성 메모리 셀의 단면도,
도 3은 본 발명의 일 실시예에 따르는 비휘발성 메모리 셀의 2x2 어레이의 개략도,
도 4a, 4b, 4c는 본 발명의 일 실시예를 따르는 도 3의 어레이의 프로그래밍, 삭제, 및 판독 동작 각각을 정의하는 표,
도 5는 본 발명의 다른 실시예에 따르는 비휘발성 메모리 셀의 2x2 어레이의 회로도,
도 6은 본 발명의 다른 실시예를 따르는 종래의 로직 프로세스를 사용하여 제작될 수 있는 비휘발성 메모리 셀의 상면도,
도 7a는 절단 라인 A’-A’를 따라 절단된 도 6의 비휘발성 메모리 셀의 단면도,
도 7b는 절단 라인 B’-B’를 따라 절단된 도 6의 비휘발성 메모리 셀의 단면도,
도 8은 본 발명의 다른 실시예에 따르는 비휘발성 메모리 셀의 2x2 어레이의 개략도,
도 9a, 9b, 9c는 본 발명의 일 실시예를 따르는 도 8의 어레이의 프로그래밍, 삭제, 및 판독 동작을 정의하는 표, 및
도 10은 본 발명의 다른 실시예를 따르는 도 8의 어레이의 비휘발성 메모리 셀을 삭제하기 위해 사용되는 바이어스 전압을 정의한 표이다.
도 1은 종래 로직 프로세스를 사용하여 제작될 수 있는 비휘발성 메모리 셀의 상면도이다. 도 2a는 절단 라인 A-A를 따라 절단된 비휘발성 메모리 셀(100)의 단면도이다. 도 2b는 절단 라인 B-B를 따라 절단된 비휘발성 메모리 셀(100)의 단 면도이다. 비휘발성 메모리 셀(100)의 구조와 제작은 여기서 그 전체에서 참조로 결합되는 Hsu 등이 공동으로 소유하는 미국 특허 제6,512,691호에 광범위하게 설명된다.
비휘발성 메모리 셀(100)은 p-타입 단결정 반도체 기판(101)(예를 들어, 실리콘) 안에 제작된다. 비휘발성 메모리셀(100)은 n-웰 영역 NW0안에 제작되는 p-타입 소스(111)와 p-타입 드레인(112)을 구비한 PMOS 액세스 트랜지스터(110)를 포함한다. 소스 영역(111)은 약하게 도핑된 소스(111A) 및 p+ 소스 접속 영역(111B)를 포함한다. 드레인 영역(112)은 약하게 도핑된 드레인(112A)과 p+ 드레인 접속 영역(112B)을 포함한다. 채널 영역(113)은 소스와 드레인 영역(111-112) 사이에 배치된다. 소스 영역(111)은 가상 접지(VG; virtual-ground) 라인에 연결되고 드레인 영역(112)은 비트 라인(BL)에 연결된다. 평탄화된 필드 산화물(114)이 PMOS 액세스 트랜지스터(110)의 소스, 드레인, 채널 영역 주위에 배치된다. 게이트 산화물 레이어(115)가 채널 영역(113) 위에 배치된다. 이 게이트 산화물 레이어(115)는 기판(101) 안에 제작되는 종래의 I/O 트랜지스터(미도시)에서 사용되는 게이트 산화물 레이어와 같은 두께를 가진다. 20년의 데이터 보유 시간을 유지하도록, 게이트 산화물 레이어(115)의 게이트 산화물 두께는 일반적으로 70Å 또는 더 두껍게 되는 것이 요구된다. 0.35㎛ 이하의 특징 사이즈를 가진 종래의 로직 프로세스에 관해서는, 로직 트랜지스터가 70Å 이하의 산화물 두께를 가진다. 그러나, 대부분의 종래의 깊은 미세 로직 프로세스(deep sub-micron logic process)들은 70Å보다 크거나 같은 산화물 두께를 가진 I/O 트랜지스터를 특징으로 하고, 그래서 이들 I/O 트랜지스터는 3.3V 또는 그 이상의 표준 I/O 전압에 의해 손상되지 않는다. I/O 트랜지스터를 제작하는데 사용되는 더 두꺼운 산화물은 게이트 산화물 레이어(115)를 형성하는데도 사용되어, 비휘발성 메모리 셀(100)이 20년의 데이터 보유 기간을 만족시킬 수 있도록 한다. 전도 가능하게 도핑된 다결정 실리콘 플로팅 게이트(116)가 게이트 산화물 레이어(115) 위에 배치된다. 일반적으로 실리콘 질화물 또는 실리콘 산화물로 만들어지는 측벽 스페이서(117)는 플로팅 게이트(116)의 측면 에지에 배치된다.
플로팅 게이트(116)와 게이트 산화물 레이어(115)는 p-타입 기판(101)과 n-타입 연결 영역(121) 위로 PMOS 액세스 트랜지스터(110) 너머 옆으로 확장한다. N-타입 연결 영역(121)은 n+ 워드 라인 접속 영역(122)에 연결된다. N+ 워드 라인 접속 영역(122)은 차례로 워드 라인(WL)에 연결된다. n-타입 연결 영역(121)과 n+ 워드 라인 접속 영역(122)은 종래 로직 프로세스의 n-타입 소스/드레인 이식에 의해 형성되어, 종래 로직 프로세스에 의해 정상적으로 제공되지 않는 임의의 추가 이식에 대한 필요를 제거한다. N-타입 영역(121-122), 게이트 산화물 레이어(115) 및 플로팅 게이트(116)는 NMOS 커패시터 구조체(120)를 형성한다. NMOS 커패시터 구조체(120)는 워드 라인(WL)을 플로팅 게이트(116)에 연결한다. NMOS 커패시터 구조체(120)의 전체 커플링 커패시턴스는 PMOS 액세스 트랜지스터(110)의 게이트 커패시턴스보다 상당히 크다(예를 들어, 4x). 비휘발성 메모리 셀(100)은 임의의 프로세스 수정 또는 특수 이식 없이 종래의 로직 프로세스를 이용하여 제작될 수 있다.
미국 특허 제6,512,691호에 설명된 바와 같이, 비휘발성 메모리 셀(100)은 대역 간 터널링(band-to-band tunneling) 메커니즘에 의해 섹터당 기본으로 삭제되고, 전자는 플로팅 게이트(116) 안으로 주입된다. 미국 특허 제6,512,691호는 메모리 셀(100)이 FN(Fowler-Nordheim) 터널링을 이용하여 프로그래밍되는 것을 밝히고, 여기서 전자는 플로팅 게이트(116)에서 제거된다. 그러나, 이 방식으로 메모리 셀(100)을 동작하는 것은 오버-삭제 조건을 가져온다. 그러므로, 본 발명은 어레이 내의 비휘발성 메모리 셀(100)을 작동하는 개선된 방법을 제공한다.
도 3은 본 발명의 일 실시예에 따르는 비휘발성 메모리 셀(100,200,300,400)의 2x2 어레이(301)의 개략도. 비휘발성 메모리 셀(200,300,400)은 전술된 비휘발성 메모리셀(100)과 동일하다. 그러므로, 비휘발성 메모리 셀(200,300,400)은 PMOS 액세스 트랜지스터(210,310,410) 각각과 NMOS 커패시터 구조체(220,320,420) 각각을 포함한다. 비휘발성 메모리 셀(100,200)은 제 1 n-웰 영역(NW0) 안에 제작되고, 비휘발성 메모리 셀(300,400)은 n-웰 영역(NW0)에서 절연된 분리 n-웰 영역(NW1) 내에 제작된다. PMOS 액세스 트랜지스터(110,210)의 소스는 제 1 가상 접지 라인(VG0)에 공통으로 연결된다. 유사하게, 액세스 트랜지스터(310,410)의 소스는 제 2 가상 접지 라인(VG1)에 공통으로 연결된다. PMOS 액세스 트랜지스터(110,310)의 드레인은 제 1 비트 라인(BL0)에 공통으로 연결된다. 유사하게, PMOS 액세스 트랜지스 터(210,410)의 드레인은 제 2 비트 라인(BL1)에 공통으로 연결된다. NMOS 커패시터 구조체(120,220)는 제 1 워드 라인(WL0)에 공통으로 연결된다. 유사하게, NMOS 커패시터 구조체(320,420)는 제 2 워드 라인(WL1)에 공통으로 연결된다. 설명된 어레이는 2개의 행과 2개의 열을 가지고 있지만, 당업자에 의해 다른 사이즈의 어레이가 실행될 수 있다는 것이 이해된다. 일반적으로, PMOS 액세스 트랜지스터의 각각의 행은 상응하는 절연 n-웰 영역 안에 제작된다.
도 3에 도시된 바와 같이, 가상 접지 라인(VG0-VG1), n-웰 영역(NW0-NW1), 및 워드 라인(WL0-WL1)은 제 1 축을 따라 평행하게 경로가 정해지고, 비트 라인(BL0-BL1)은 제 1 축에 수직인 제 2 축을 따라 평행하게 경로가 정해진다. 그 결과, n-웰 영역(NW0-NW1) 중 하나와 비트 라인(BL0-BL1) 중 하나만 각각의 비휘발성 메모리 셀(100,200,300,400) 안에서 교차한다. 이하에서 설명되는 바와 같이, 이 구성은 랜덤 비트 프로그래밍 동작을 실행하기 위해 사용되는 대역 간 터널링 메커니즘을 허용한다.
도 4a, 4b, 4c는 본 발명의 일 실시예를 따르는 도 3의 어레이의 프로그래밍, 삭제, 및 판독 동작 각각을 정의하는 표(401,402,403)를 도시한다. 이하에서 보다 상세히 설명되는 바와 같이, 본 실시예에서는 오버-삭제 조건이 회피된다.
프로그래밍 모드가 비휘발성 메모리 셀(100)의 프로그래밍과 관련하여 설명된다. 프로그래밍 모드에서, 전자가 프로그래밍될 셀의 플로팅 게이트로 주입된다. 결과적으로, 프로그래밍된 셀의 PMOS 임계 전압(Vtp)은 덜 마이너스이고(낮춰지고) 그러므로 정상 판독 동작 동안 보다 더 전류를 전도한다. 프로그래밍 모드는 PMOS 액세스 트랜지스터(110)의 게이트 산화물 레이어(115)를 통하여 대역 간 핫 전자(hot electron) 주입 메커니즘에 의해 실행된다. 프로그래밍 프로세스는 전자가 플로팅 게이트로 주입된 후 실행되는 판독 동작 또한 포함한다. 기록 동작 동안, 짧은 프로그래밍 펄스가 메모리 셀(100)에 인가된다. 판독 동작은 그 다음 PMOS 액세스 트랜지스터(100)의 전류를 효과적으로 측정하도록 실행된다. 이 기술은 일반적으로 반도체 비휘발성 메모리에 채용되고 그러므로 추가로 논의되지 않는다.
비휘발성 메모리 셀(100)은 아래와 같이 프로그래밍된다. 워드 라인(WL0)은 비트 라인(BL0)이 -2.5V의 전압에 홀드되고 가상 접지 라인(VG0-VG1)이 각각 0V의 전압에 홀드되는 동안 5V의 전압에 홀드된다. N-웰 영역(NW0)은 2.5V의 전압에 홀드되고, p-타입 기판은 0V의 전압에 홀드된다. 이 바이어스 조건 하에서, NMOS 커패시터 구조체(120)와 PMOS 액세스 트랜지스터(110)는 축적 모드에 위치된다. 비교적 높은 전압 강하가 PMOS 액세스 트랜지스터(110)의 p-타입 드레인 영역(112)(-2.5V)과 n-웰 영역(NW0)(2.5V)을 가로질러 존재한다. 비교적 높은 전압 강하는 플로팅 게이트(115)(5V)와 PMOS 액세스 트랜지스터(110)의 p-타입 소스/드레인 영역(111.112)(0V, -2.5V) 사이에도 존재한다. 결과 고 전기장은 p-타입 소스/드레인 영역(111-112)의 에지 근처에서 대역 간 터널링이 일어나도록하고, 결과 채널 핫-전자(CHE;Channel Hot Electrons)가 가속되어 플로팅 게이트(116) 안으로 주입된 다.
본 실시예에서, 비휘발성 메모리 셀(200)은 워드 라인(WL0)에 인가된 5V 신호에 의해서도 선택된다. 그러나, 설명되는 실시예에서, 비휘발성 메모리 셀(200)을 프로그래밍하는 것은 바람직하지 않다. 전자가 비휘발성 메모리 셀(200)의 플로팅 게이트로 주입되는 것을 방지하기 위하여, 비트 라인(BL1)과 가상 접지 라인(VG0)이 모두 0V의 전압에 홀드된다. 이 조건 하에서, PMOS 액세스 트랜지스터(210)의 드레인/게이트 오버랩 산화물 영역을 가로지르는 전압 강하는 p-채널 액세스 트랜지스터(110)의 드레인/게이트 전압 강하(~7.5V)보다 실질적으로 작다(~5V). 또한, p-채널 액세스 트랜지스터(210)의 드레인/n-웰 접합 전압 강하(~2.5V)는 이 접합에서 대역 간 터널링을 유도하기 위해 요구되는 전압(예를 들어, ~5V)보다 실질적으로 작다.
제 2 행에서, 비휘발성 메모리 셀(300)은 비트 라인(BL0) 상에 제공되는 -2.5V의 신호를 수신한다. 그러나, 0V의 전압이 제 2 행의 n-웰 영역(NW1)에 인가된다. 그러므로, 드레인/n-웰 접합 전압 강하는 p-채널 액세스 트랜지스터(310)에서 단지 2.5V이다(p-채널 액세스 트랜지스터(110)에서의 5V외 비교하여). 또한, 2.5V의 전압이 워드 라인(WL1)에 인가된다(워드 라인(WL0)에 5V가 인가된 것에 비해). 이 더 낮은 전압 조건 하에서, 비휘발성 메모리 셀(300)의 플로팅 게이트로의 전자 주입이 억제된다.
마지막으로, 비휘발성 메모리 셀(400)이 2.5V의 워드 라인 전압(WL1), 0V의 비트 라인 전압(BL1), 0V의 가상 접지 라인 전압(VG1), 및 0V의 n-웰 전압(NW1)을 수신한다. 결과적으로, 0V의 전압 강하가 p-채널 액세스 트랜지스터(410)의 n-웰 영역과 드레인 영역을 가로질러 존재하고, 2.5V의 전압 강하가 p-채널 액세스 트랜지스터(410)의 워드 라인과 드레인 영역을 가로질러 존재한다. 이 조건 하에서, 비휘발성 메모리 셀(400)의 플로팅 게이트로의 전자 주입이 억제된다.
프로그래밍 동안 선택되지 않은 행의 임의의 기 프로그래밍된 셀을 통한 누출을 억제하기 위하여, 임의의 선택되지 않은 워드 라인(예를 들어, WL1)을 0V보다 큰 전압(예를 들어, 2.5V)에서 유지시킬 필요가 있다.
프로그래밍 동작이 대역 간 터널링 메커니즘을 사용하여 실행되기 때문에, 과도한 양의 전자가 주입되는 비휘발성 메모리 셀의 숫자는 바람직하게 최소화된다.
삭제 모드에서, 전자가 메모리 셀(100,200,300,400)의 플로팅 게이트에서 제거되어, PMOS 액세스 트랜지스터(110,210,310,410)의 임계 전압(Vtp)을 덜 플러스가(또는 더 마이너스가) 되도록 만든다. 임계 전압이 더 마이너스이므로, 삭제되는 PMOS 액세스 트랜지스터는 정상 판독 동작에서 턴 오프된다. 섹터 삭제 동작은 직접 및/또는 PMOS 액세스 트랜지스터의 게이트 산화물 레이어를 통해 플로팅 게이트로부터 전자를 제거하는 FN 터널링 메커니즘을 이용한다.
삭제 모드는 도 4b의 표(402)에서 보다 상세하게 정의된다. 삭제 모드에서, 워드 라인(WL0,WL1)은 0V에 홀드되고, 비트 라인(BL0,BL1)과 가상 접지 라인(VG0,VG1)은 10V에 홀드된다. n-웰 영역(NW0,NW1) 또한 10V에 홀드된다. p-타입 기판(101)은 0V에 홀드된다. 이 바이어스 조건 하에서, 메모리 셀(100,200,300,400)의 플로팅 게이트는 0V보다 약간 높은 전압에 연결된다. 결과적으로, NMOS 커패시터 구조체(120,220,320,420)와 PMOS 액세스 트랜지스터(110,210,310,410)는 역전 모드에 위치된다. 비교적 높은 전압 강하가, PMOS 액세스 트랜지스터(110,210,310,410)의 게이트 산화물 영역을 가로질러 존재하고, 전기장은 10 MV/cm를 초과한다. 이 조건 하에서, 전자는 각각의 플로팅 게이트 바깥으로 터널링한다. 삭제 동작이 FN 터널링 메커니즘을 사용하여 실행되기 때문에, 삭제 동작은 삭제 바이어스 전압을 제어하는 것에 의해 정확하게 제어될 수 있다.
보다 상세하게, FN 터널링에서, 메커니즘은 게이트와 n-웰 간 전압에 의해서만 제어된다. 보다 정확하게, 터널링 메커니즘은 PMOS 액세스 트랜지스터의 산화물을 가로지르는 네트 전압에 좌우되고, 이것은 게이트와 n-웰 간 전압에서 PMOS 액세스 트랜지스터의 임계 전압(VT)을 뺀 것과 거의 동일하다. 더 많은 전자가 플로팅 게이트에서 제거될수록, PMOS 액세스 트랜지스터의 임계 전압(VT)은 증가하고 게이트 산화물을 가로지르는 네트 전압은 감소한다. 산화물 전압의 감소는 산화물을 통과하는 전자 터널링 속도를 감소시킨다. 그러므로, 플로팅 게이트에서 전자를 제거하기 위해 FN 메커니즘을 사용하는 것이 본 실시예에서 자기제어 방식 프로세스(self-limiting process)다. 자기제어 방식 프로세스는 오버-삭제의 가능성을 최 소화한다. 그러한 자기제어 메커니즘은 대역 간 터널링에 부재한다. 또한, 대역 간 터널링 속도는 두 전압-드레인과 n-웰 간 전압 및 드레인과 게이트 간 전압-의 전위에 의해 제어된다. 그러므로, 게이트로 들어간 전자의 양은 대역 간 터널링 메커니즘으로 제어하는 것이 더 어렵다.
판독 모드는 도 4c의 표(403)에서 보다 상세하게 정의된다. 동일한 행의 비휘발성 메모리 셀(100,200)을 판독하기 위하여, 워드 라인(WL0)은 0V에 홀드되고, 가상 접지 라인(VG0)은 1.2V에 홀드되고, 비트 라인(BL0,BL1)은 0V에 홀드되고, n-웰 영역(NW0)은 1.2V에 홀드되고, p-타입 기판(101)은 0V에 홀드된다. 이 조건 하에서, 판독 전류는 상기 행의 프로그래밍된 셀의 p-채널 액세스 트랜지스터를 통해 흐르지만, 판독 전류는 상기 행의 프로그램되지 않은(삭제된) 셀의 PMOS 액세스 트랜지스터를 통해서는 덜 흐른다.
셀의 선택되지 않은 행과 연관된 워드 라인(WL1)은 정상 판독 모드에서 2.5V에 홀드되어, PMOS 액세스 트랜지스터(310,410)을 턴 오프시킨다. PMOS 액세스 트랜지스터(310,410)를 턴오프시키는 것은 전류가 이들 트랜지스터를 통과하여 비트 라인(BL0,BL1) 안으로 흐르는 것을 방지한다. 결과적으로, 비휘발성 메모리 셀(300,400)은 선택된 비휘발성 메모리 셀(100,200)의 비트라인 신호와 간섭하지 않는다.
도 5는 본 발명의 다른 실시예에 따르는 비휘발성 메모리 셀의 2x2 어레 이(501)의 회로도이다. 어레이(501)과 어레이(301) 사이의 차이는 어레이(501)에서는 비트 라인(BL)과 가상 접지 라인(VG)이 n-웰 영역(NW)과 워드 라인(WL)의 방향에 수직인 동일한 방향으로 경로가 정해지는 것이다. 어레이(501)는 도 4a,4b의 표(401,402)에 제시된 것과 동일한 전압을 사용하여 프로그래밍되고 삭제된다. 이 바이어스 조건 하에서, 어레이(301)와 관련하여 위에 설명된 방식으로 프로그래밍 동작은 대역 간 터널링을 실행하고 삭제 동작은 FN 터널링을 실행한다. 어레이(501)는 모든 가상 접지 라인(VG0,VG1)이 어레이(501)에서는 1.2V에 홀드되는 것을 제외하고(그리하여 판독 행 내의 모든 메모리 셀의 소스 영역이 1.2V에서 바이어스됨), 어레이(301)과 실질적으로 동일한 방식으로 판독된다.
도 6은 본 발명의 다른 실시예를 따르는 종래의 로직 프로세스를 사용하여 제작될 수 있는 비휘발성 메모리 셀(600)의 상면도이다. 도 7a는 절단 라인 A’-A’를 따라 절단된 비휘발성 메모리 셀(600)의 단면도이다. 도 7b는 절단 라인 B’-B’를 따라 절단된 비휘발성 메모리 셀(600)의 단면도이다.
비휘발성 메모리 셀(600)의 배치는 비휘발성 메모리 셀(100)의 배치와 유사하고, 여러 반도체 영역의 극성은 비휘발성 메모리셀(600)에서 역전된다. 그러므로, 비휘발성 메모리 셀(600)은 깊은 n-웰(DNW) 영역(602)(p-타입 반도체 기판(601)에 배치됨) 안에 제작된다. 비휘발성 메모리 셀(600)은 p-웰 영역(PW0) 안에 제작되는 n-타입 소스(611)와 n-타입 드레인(612)를 구비한 NMOS 액세스 트랜지스터(610)를 포함한다. 소스영역(611)은 약하게 도핑된 소스(611A) 및 n+ 소스 접속 영역(611B)를 포함한다. 드레인 영역(612)은 약하게 도핑된 드레인(612A)과 n+ 드레인 접속 영역(612B)을 포함한다. 채널 영역(613)은 소스와 드레인 영역(611-612) 사이에 배치된다. 소스 영역(611)은 가상 접지(VG) 라인에 연결되고 드레인 영역(612)은 비트 라인(BL)에 연결된다. 평탄화된 필드 산화물(614)은 NMOS 액세스 트랜지스터(610)의 활성 영역 주위에 배치된다. 게이트 산화물 레이어(615)가 채널 영역(613) 위에 배치된다. 이 게이트 산화물 레이어(615)는 기판(601) 안에 제작된 종래의 I/O 트랜지스터(미도시)에서 사용되는 게이트 산화물 레이어와 같은 두께를 가진다. 설명된 실시예에서, 게이트 산화물 레이어(615)는 두께가 70Å 또는 그 이상이고, 그에 의해 20년의 데이터 보유 기간을 가능하게 한다. 전도 가능하게 도핑된 다결정 실리콘 플로팅 게이트(616)가 게이트 산화물 레이어(615) 위에 배치된다. 측벽 스페이서(617)는 플로팅 게이트(616)의 측면 에지에 배치된다.
비휘발성 메모리 셀(600)은 p-타입 커플링 영역(621)과 p+ 워드 라인 접속 영역(622)을 포함하는 PMOS 커패시터 소자(620)도 포함한다. PMOS 커패시터 구조체(620)의 전체 커플링 커패시턴스는 NMOS 액세스 트랜지스터(610)의 게이트 커패시턴스보다 상당히 크다(예를 들어, 4x). 비휘발성 메모리 셀(600)은 70Å 또는 그 이상의 게이트 산화물을 가진 I/O 장치를 구비한 종래의 로직 프로세스를 이용하여 임의의 프로세스 수정 또는 특수 이식 없이 제작될 수 있다.
도 8은 본 발명의 다른 실시예에 따르는 비휘발성 메모리 셀(600,700,800,900)의 2x2 어레이(801)의 개략도이다. 비휘발성 메모리 셀(700,800,900)은 전술된 비휘발성 메모리셀(600)과 동일하다. 그러므로, 비휘발 성 메모리 셀(700,800,900)은 NMOS 액세스 트랜지스터(710,810,910) 각각, 및 PMOS 커패시터 구조체(720,820,920) 각각을 포함한다. 어레이(801)의 구성은 어레이(301)(도 3)의 구성과 유사하다. 그러므로, NMOS 액세스 트랜지스터(610,710)은 제 1 p-웰 영역(PW0) 안에 제작되고, NMOS 액세스 트랜지스터(810,910)는 p-웰 영역(PW0)에서 절연된 분리 p-웰 영역(PW1) 안에 제작된다. NMOS 액세스 트랜지스터(610,710)의 소스는 제 1 가상 접지 라인(VG0)에 공통으로 연결된다. 유사하게, 액세스 트랜지스터(810,910)의 소스는 제 2 가상 접지 라인(VG1)에 공통으로 연결된다. NMOS 액세스 트랜지스터(610,810)의 드레인은 제 1 비트 라인(BL0)에 공통으로 연결된다. 유사하게, NMOS 액세스 트랜지스터(710,910)의 드레인은 제 2 비트 라인(BL1)에 공통으로 연결된다. PMOS 커패시터 구조체(620,720)는 제 1 워드 라인(WL0)에 공통으로 연결된다. 유사하게, PMOS 커패시터 구조체(820,920)는 제 2 워드 라인(WL1)에 공통으로 연결된다. 설명된 어레이는 2개의 행과 2개의 열을 가지고 있지만, 당업자에 의해 다른 사이즈의 어레이가 실행될 수 있다는 것을 알 수 있다. 일반적으로, NMOS 액세스 트랜지스터의 각각의 행은 상응하는 절연 p-웰 영역 안에 제작된다.
어레이(801) 안에, 가상 접지 라인(VG0-VG1), p-웰 영역(PW0-PW1), 및 워드 라인(WL0-WL1)은 제 1 축을 따라 평행하게 경로가 정해지고, 비트 라인(BL0-BL1)은 제 1 축에 수직인 제 2 축을 따라 평행하게 경로가 정해진다. p-웰 영역(PW0-PW1) 중 하나와 비트 라인(BL0-BL1) 중 하나는 각각의 NVM 셀(600,700,800,900) 안에서 교차한다. 이하에서 설명되는 바와 같이, 이 구성은 랜덤 비트 프로그래밍 동작을 실행하기 위해 사용되는 대역 간 터널링 메커니즘을 허용한다.
도 9a, 9b, 9c는 각각 본 발명의 일 실시예를 따르는 도 8의 어레이(801)의 프로그래밍, 삭제, 및 판독 동작을 정의하는 표(901,902,903)를 도시한다. 이하에서 보다 상세히 설명되는 바와 같이, 오버-삭제 조건이 본 실시예에서 회피된다.
프로그래밍 모드가 비휘발성 메모리 셀(600)의 프로그래밍과 관련하여 설명된다. 프로그래밍 모드에서, 핫 홀(hot hole)이 프로그래밍될 셀의 플로팅 게이트로 주입된다. 결과적으로, 프로그래밍된 셀의 NMOS 임계 전압(Vtn)은 덜 플러스이고(낮춰지고) 그러므로 정상 판독 동작 동안 보다 더 전류를 전도한다. 프로그래밍 모드는 NMOS 액세스 트랜지스터(610)의 게이트 산화물 레이어(615)를 통한 대역 간 핫 홀 주입 메커니즘에 의해 실행된다.
비휘발성 메모리 셀(600)은 아래와 같이 프로그래밍된다. 워드 라인(WL0)은 비트 라인(BL0)이 5V의 전압에 홀드되고 가상 접지 라인(VG0-VG1)이 각각 0V의 전압에 홀드되는 동안, -3V의 전압에 홀드된다. P-웰 영역(PW0)은 0V의 전압에 홀드되고, 깊은 n-웰(602)은 2.5V의 전압에 홀드되고, p-타입 기판은 0V의 전압에 홀드된다. 이 바이어스 조건 하에서, PMOS 커패시터 구조체(620)와 NMOS 액세스 트랜지스 터(610)는 축적 모드에 위치된다. 비교적 높은 전압 강하가 NMOS 액세스 트랜지스터(610)의 n-타입 드레인 영역(612)(5V)과 p-웰 영역(PW0)(0V)을 가로질러 존재한다. 비교적 높은 전압 강하가 NMOS 액세스 트랜지스터(610)의 n-타입 드레인 영역(612)(5V)과 플로팅 게이트(615)(-3V) 사이에 존재한다. 그 결과 고 전기장 조건이 n-타입 소스/드레인 영역(611-612)의 에지 근처에서 대역 간 터널링이 일어나도록 하고, 그 결과 채널 핫-홀(CHH;Channel Hot Holes)이 가속되어 플로팅 게이트(616) 안으로 주입된다.
본 실시예에서, 비휘발성 메모리 셀(700)은 워드 라인(WL0)에 인가된 -3V 신호에 의해서도 선택된다. 그러나, 설명된 실시예에서, 비휘발성 메모리셀(700)을 프로그래밍하는 것은 바람직하지 않다. 홀이 비휘발성 메모리 셀(700)의 플로팅 게이트로 주입되는 것을 방지하기 위하여, 비트 라인(BL1)과 가상 접지 라인(VG0)이 모두 0V의 전압에 홀드된다. 이 조건 하에서, NMOS 액세스 트랜지스터(710)의 드레인/게이트 오버랩 산화물 영역을 가로지르는 전압 강하는 실질적으로 p-채널 액세스 트랜지스터(610)의 드레인/게이트 전압 강하(~8V)보다 실질적으로 작다(~3V). 또한, n-채널 액세스 트랜지스터(710)의 드레인/n-웰 접합 전압 강하(~0V)는 이 접합에서 대역 간 터널링을 유도하기 위해 요구되는 전압보다 실질적으로 작다.
제 2 행에서, 비휘발성 메모리 셀(800)은 비트 라인(BL0) 상에 제공되는 5V의 신호를 수신한다. 그러나, 2.5V의 전압이 제 2 행의 p-웰 영역(PW1)에 인가된다. 그러므로, 드레인/p-웰 접합 전압 강하는 NMOS 액세스 트랜지스터(810)에서 단지 2.5V이다(NMOS 액세스 트랜지스터(610)에서의 5V와 비교하여). 또한, NMOS 액세스 트랜지스터(810)의 드레인/게이트 오버랩 산화물 영역을 가로지르는 전압 강하는 실질적으로 p-채널 액세스 트랜지스터(610)의 드레인/게이트 전압 강하(~8V)보다 실질적으로 작도록(~5V), 0V의 전압이 워드 라인(WL1)에 인가된다. 이 더 낮은 전압 조건 하에서, 비휘발성 메모리 셀(800)의 플로팅 게이트로의 홀 주입이 억제된다.
마지막으로, 비휘발성 메모리 셀(900)은 각각 0V와 동일한 워드라인 전압(WL1)과 비트라인 전압(BL1)과 2.5V의 p-웰 전압(PW1)을 수신한다. 결과적으로, NMOS 액세스 트랜지스터(910)의 드레인 영역과 p-웰 영역을 가로질러 2.5V의 전압 강하가 있다. 이 조건 하에서, 비휘발성 메모리 셀(900)의 플로팅 게이트로의 홀 주입이 억제된다.
삭제 모드에서, 전자가 메모리 셀(600,700,800,900)의 플로팅 게이트 안으로 주입되어, NMOS 액세스 트랜지스터(610,710,810,910)의 임계 전압(Vtn)을 더 플러스가 되도록 만든다(증가됨). 임계 전압이 더 플러스이므로, 삭제된 NMOS 액세스 트랜지스터는 정상 판독 동작 동안 턴 오프된다. 삭제 동작은 전자를 NMOS 액세스 트랜지스터(610,710,810,910)의 채널에서 상응하는 게이트로 이 NMOS 액세스 트랜지스터의 연관된 게이트 산화물 레이어를 통해 터널링 하도록 FN 터널링 메커니즘을 이용한다.
삭제 모드는 도 9b의 표(902)에서 보다 상세하게 정의된다. 삭제 모드에서, 워드 라인(WL0,WL1)은 5V에 홀드되고, 비트 라인(BL0,BL1)과 가상 접지 라인(VG0,VG1)과 p-웰 영역(PW0-PW1)은 -5V에 홀드된다. 깊은 n-웰(602)은 5V에 홀드되고, p-타입 기판(601)은 0V에 홀드된다. 이 바이어스 조건 하에서, 메모리 셀(600,700, 800,900)의 플로팅 게이트는 5V보다 약간 낮은 전압에 연결된다. 결과적으로, PMOS 커패시터 구조체(620,720,820,920)와 NMOS 액세스 트랜지스터(610,710,810,910)는 역전 모드에 위치된다. 비교적 높은 전압 강하가, NMOS 액세스 트랜지스터(610,710,810,910)의 게이트 산화물 영역을 가로질러 존재하고, 전기장은 10 MV/cm를 초과한다. 이 조건 하에서, NMOS 액세스 트랜지스터(610,710,810,910)의 역전 채널 또는 소스/드레인 영역 내의 전자는 각각의 플로팅 게이트로 터널링한다.
판독 모드는 도 9c의 표(903)에서 보다 상세하게 정의된다. 동일한 행의 비휘발성 메모리 셀(600,700)을 판독하기 위하여, 워드 라인(WL0)은 2.5V에 홀드되고, 가상 접지 라인(VG0)은 1.2V에 홀드되고, 비트 라인(BL0,BL1)은 0V에 홀드되고, p-웰 영역(PW0)은 0V에 홀드되고, 깊은 n-웰 영역(602)은 2.5V에 홀드되고, p-타입 기판(101)은 0V에 홀드된다. 이 조건 하에서, 판독 전류는 상기 행의 프로그래밍된 셀의 NMOS 액세스 트랜지스터를 통해 흐르지만, 판독 전류는 상기 행의 프로그램되지 않은(삭제된) 셀의 NMOS 액세스 트랜지스터를 통해서는 덜 흐른다.
셀의 선택되지 않은 행과 연관된 워드 라인(WL1)은 정상 판독 모드에서 0V에 홀드되어, NMOS 액세스 트랜지스터(810,910)을 턴 오프시킨다. NMOS 액세스 트랜지스터(810,910)를 턴오프시키는 것은 전류가 이들 트랜지스터를 통과하여 비트 라인(BL0,BL1) 안으로 흐르는 것을 방지한다. 결과적으로, 비휘발성 메모리 셀(800,900)은 선택된 비휘발성 메모리 셀(600,700)의 비트라인 신호와 간섭하지 않는다.
도 10은 본 발명의 다른 실시예를 따르는 어레이(801)의 비휘발성 메모리 셀을 삭제하기 위해 사용되는 바이어스 전압을 정의한 표(1001)이다. 이 다른 삭제 모드에서, 워드 라인(WL0,WL1), 가상 접지 라인(VG0,VG1), 및 깊은 n-웰(602)은 5V에 홀드된다. 비트 라인(BL0- BL1), p-웰 영역(PW0-PW1), 및 p-타입 기판(101)은 0V에 홀드된다. 이 바이어스 조건 하에서, 트랜지스터(610,710,810,910)는 포화 영역에서 바이어스되어, 강한 측면 전기장이 각각의 NMOS 액세스 트랜지스터(610,710,810,910) 내의 채널과 드레인 영역 사이에 존재한다. 드레인 영역 주위의 전하 고갈 구역에서, 채널-전자가 높은 측면 전기장에 의해 가속된다. 일부의 전자가 이온화 충돌을 일으키도록 충분한 속도를 획득한다. 충돌 이온화 동안, 일부의 핫 전자는 반도체 격자와 충돌할 때 산란된다. 일부의 산란된 핫 전자는 수직 전기장에 의해 끌려오고, 게이트 산화물을 통해 터널링하고 마침내 플로팅 게이트에 포획된다. 핫 전자와 충돌 이온화 메커니즘은 장치 물리학 분야에서 잘 알려져 있다. 플로팅 게이트에 포획된 전자는 NMOS 액세스 트랜지스터(610,710,810,910)의 임계 전압을 증가시킨다. 그 결과, 비휘발성 메모리 셀(600,700,800,900)은 충돌 이온화에 의해 발생된 채널 핫 전자 주입에 의해 삭제된다.
본 발명은 몇몇 실시예와 관련하여 설명되었지만, 본 발명이 개시된 실시예에 제한되지 않고, 당업자에게 명백한 여러 변경과 실시예가 가능하다는 것을 알 수 있다. 그러므로, 부가되는 클레임이 그러한 변경 또는 실시예가 본 발명의 진정한 범위 안에 있는 것으로 커버할 것이라는 것이 고려된다.

Claims (35)

  1. 비휘발성 메모리 시스템에 있어서,
    복수의 행과 열에 배치된 비휘발성 메모리 셀의 어레이;
    제 1 세트의 제어 라인; 및
    제 2 세트의 제어 라인;을 포함하고,
    각각의 상기 비휘발성 메모리 셀은 제 1 전도성 타입의 소스/드레인 영역을 구비한 액세스 트랜지스터와 상기 제 1 전도성 타입과 반대인 제 2 전도성 타입의 확산 영역을 구비한 커패시터 구조체를 포함하고, 상기 액세스 트랜지스터와 커패시터 구조체는 공통 플로팅 게이트를 공유하고, 각각의 상기 행은 상기 제 2 전도성 타입의 상응하는 절연 웰 영역을 포함하고, 각 행의 상기 액세스 트랜지스터는 상기 행에 상응하는 상기 절연 웰 영역 내에 제작되고;
    상기 제 1 세트 내의 각각의 상기 제어 라인은 상응하는 행 내의 각각의 액세스 트랜지스터의 소스에 연결되고;
    상기 제 2 세트 내의 각각의 상기 제어 라인은 상응하는 열 내의 각각의 액세스 트랜지스터의 드레인에 연결되는 것을 특징으로 하는 비휘발성 메모리 시스템.
  2. 제 1 항에 있어서,
    상기 절연 웰 영역을 독립적으로 바이어스 하도록 구성된 웰 바이어스 제어 회로를 추가로 포함하는 것을 특징으로 하는 비휘발성 메모리 시스템.
  3. 제 1 항에 있어서,
    상기 제 1 세트의 제어 라인은 제 1 축을 따라 상기 웰 영역과 평행으로 확장하는 것을 특징으로 하는 비휘발성 메모리 시스템.
  4. 제 3 항에 있어서,
    상기 제 2 세트의 제어 라인은, 상기 제 1 축에 수직인 제 2 축을 따라 평행으로 확장하는 것을 특징으로 하는 비휘발성 메모리 시스템.
  5. 제 1 항에 있어서,
    제 3 세트의 제어 라인을 추가로 포함하고,
    상기 제 3 세트 내의 각각의 상기 제어 라인은 상응하는 행 내의 각각의 커패시터 구조체의 상기 확산 영역에 연결되는 것을 특징으로 하는 비휘발성 메모리 시스템.
  6. 제 1 항에 있어서,
    상기 어레이의 선택된 행 내의 선택된 액세스 트랜지스터 안에서 대역 간(band-to-band) 터널링 유도를 위한 프로그래밍 수단을 추가로 포함하고, 그에 의해 상기 선택된 액세스 트랜지스터를 포함하는 상기 비휘발성 메모리 셀을 프로 그래밍하는 것을 특징으로 하는 비휘발성 메모리 시스템.
  7. 제 6 항에 있어서,
    상기 프로그래밍 수단은 선택되지 않은 액세스 트랜지스터의 상기 드레인에 인가되는 바이어스 전압을 제어하는 것에 의해 상기 어레이의 상기 선택된 행 내의 선택되지 않은 액세스 트랜지스터 안에서 대역 간 터널링을 방지하는 수단을 추가로 포함하는 것을 특징으로 하는 비휘발성 메모리 시스템.
  8. 제 6 항에 있어서,
    상기 프로그래밍 수단은 선택되지 않은 행과 연관된 상기 웰 영역에 인가되는 바이어스 전압을 제어하는 것에 의해 상기 어레이의 선택되지 않은 행 내의 액세스 트랜지스터 안에서 대역 간 터널링을 방지하는 수단을 추가로 포함하는 것을 특징으로 하는 비휘발성 메모리 시스템.
  9. 제 6 항에 있어서,
    상기 프로그래밍 수단은 상기 선택된 액세스 트랜지스터의 상기 드레인과 웰 영역 사이에 상기 접합 전압을 제어하는 것에 의해 상기 대역 간 터널링을 유도하도록 구성되는 것을 특징으로 하는 비휘발성 메모리 시스템.
  10. 제 9 항에 있어서,
    상기 접합 전압은 약 5V인 것을 특징으로 하는 비휘발성 메모리 시스템.
  11. 제 1 항에 있어서,
    상기 어레이 내의 모든 상기 액세스 트랜지스터에서 FN 터널링(Fowler-Nordheim tunneling) 유도하는 삭제 수단을 추가로 포함하고,
    이로써, 상기 어레이 내의 모든 비휘발성 메모리 셀을 동시에 삭제하는 것을 특징으로 하는 비휘발성 메모리 시스템.
  12. 비휘발성 메모리 시스템에 있어서,
    하나 이상의 행과 열에 배치된 비휘발성 메모리 셀의 어레이;
    제 1 세트의 제어 라인; 및
    제 2 세트의 제어 라인을 포함하고,
    각각의 상기 비휘발성 메모리 셀은 제 1 전도성 타입의 소스/드레인 영역을 구비한 액세스 트랜지스터와 상기 제 1 전도성 타입과 반대인 제 2 전도성 타입의 확산 영역을 구비한 커패시터 구조체를 포함하고, 상기 액세스 트랜지스터와 커패시터 구조체는 공통 플로팅 게이트를 공유하고, 각각의 행 내의 상기 액세스 트랜지스터는 상기 제 2 전도성 타입의 전용 웰 영역 안에서 제작되고;
    상기 제 1 세트 내의 각각의 상기 제어 라인은 상응하는 열의 각각의 액세스 트랜지스터의 소스에 연결되고;
    상기 제 2 세트 내의 각각의 상기 제어 라인은 상응하는 열 내의 각각의 액 세스 트랜지스터의 드레인에 연결되는 것을 특징으로 하는 비휘발성 메모리 시스템.
  13. 제 12 항에 있어서,
    상기 전용 웰 영역을 독립적으로 바이어스하도록 구성된 웰 바이어스 제어 회로를 추가로 포함하는 것을 특징으로 하는 비휘발성 메모리 시스템.
  14. 제 12 항에 있어서,
    상기 제 1 세트의 제어 라인과 상기 제 2 세트의 제어 라인은 제 1 축을 따라 평행으로 확장하는 것을 특징으로 하는 비휘발성 메모리 시스템.
  15. 제 14 항에 있어서,
    상기 웰 영역은 상기 제 1 축에 수직인 제 2 축을 따라 평행으로 확장하는 것을 특징으로 하는 비휘발성 메모리 시스템.
  16. 제 12 항에 있어서,
    제 3 세트의 제어 라인을 추가로 포함하고, 상기 제 3 세트 내의 각각의 상기 제어 라인은 상응하는 행 내의 각각의 커패시터 구조체의 상기 확산 영역에 연결되는 것을 특징으로 하는 비휘발성 메모리 시스템.
  17. 제 12 항에 있어서,
    상기 어레이의 선택된 행 내의 선택된 액세스 트랜지스터 안에서 대역 간 터널링 유도를 위한 프로그래밍 수단을 추가로 포함하고, 그에 의해 상기 선택된 액세스 트랜지스터를 포함하는 상기 비휘발성 메모리 셀을 프로그래밍하는 것을 특징으로 하는 비휘발성 메모리 시스템.
  18. 제 17 항에 있어서,
    상기 프로그래밍 수단은 선택되지 않은 액세스 트랜지스터의 상기 드레인에 인가되는 바이어스 전압을 제어하는 것에 의해 상기 어레이의 상기 선택된 행 내의 상기 선택되지 않은 액세스 트랜지스터 안에서 대역 간 터널링을 방지하는 수단을 추가로 포함하는 것을 특징으로 하는 비휘발성 메모리 시스템.
  19. 제 17 항에 있어서,
    상기 프로그래밍 수단은 선택되지 않은 행의 상기 웰 영역에 인가되는 바이어스 전압을 제어하는 것에 의해 상기 어레이의 선택되지 않은 행 내의 비휘발성 메모리 셀의 액세스 트랜지스터 안에서 대역 간 터널링을 방지하는 수단을 추가로 포함하는 것을 특징으로 하는 비휘발성 메모리 시스템.
  20. 제 17 항에 있어서,
    상기 프로그래밍 수단은 상기 선택된 액세스 트랜지스터의 상기 드레인과 웰 영역 사이에서 상기 접합 전압을 제어하는 것에 의해 상기 대역 간 터널링을 유도하도록 구성되는 것을 특징으로 하는 비휘발성 메모리 시스템.
  21. 제 20 항에 있어서,
    상기 접합 전압은 약 5V인 것을 특징으로 하는 비휘발성 메모리 시스템.
  22. 제 12 항에 있어서,
    상기 어레이 내의 모든 상기 액세스 트랜지스터에서 FN 터널링을 유도하는 삭제 수단을 추가로 포함하여, 그에 의해 상기 어레이 내의 모든 비휘발성 메모리 셀을 동시에 삭제하는 것을 특징으로 하는 비휘발성 메모리 시스템.
  23. 비휘발성 메모리 셀의 작동 방법에 있어서,
    하나 또는 그 이상의 행과 열에 배치된 비휘발성 메모리 셀의 어레이의 선택된 행 내의 선택된 비휘발성 메모리 셀을 프로그래밍하는 단계; 및
    상기 어레이의 상기 선택된 행 내의 선택되지 않은 비휘발성 메모리 셀의 프로그래밍을 방지하는 단계를 포함하고,
    각각의 상기 비휘발성 메모리 셀은 제 1 전도성 타입의 소스/드레인 영역을 구비하는 액세스 트랜지스터, 상기 제 1 전도성 타입과 반대인 제 2 전도성 타입의 확산 영역을 구비한 커패시터 구조체, 및 상기 액세스 트랜지스터와 상기 커패시터 구조체에 공통인 플로팅 게이트 전극을 포함하고;
    상기 프로그래밍 단계는 상기 선택된 비휘발성 메모리 셀의 상기 플로팅 게이트 전극으로의 대역 간 터널링에 의해 실행되고;
    상기 프로그래밍을 방지하는 단계는 상기 선택된 행 내의 각각의 선택되지 않은 비휘발성 메모리 셀의 상기 액세스 트랜지스터의 소스/드레인 영역에 인가되는 바이어스 전압을 제어하는 것에 의해 실행되는 것을 특징으로 하는 비휘발성 메모리 셀의 작동 방법.
  24. 제 23 항에 있어서,
    상기 선택되지 않은 행과 연관된 전용 웰 영역에 인가된 바이어스 전압을 제어하는 것에 의해 상기 어레이의 상기 선택되지 않은 행 내의 비휘발성 메모리 셀의 프로그래밍을 방지하는 단계를 추가로 포함하고,
    각각의 행 내의 상기 액세스 트랜지스터는 상응하는 전용 웰 영역 내에 제작되는 것을 특징으로 하는 비휘발성 메모리 셀의 작동 방법.
  25. 제 24 항에 있어서,
    상기 선택되지 않은 행 내의 비휘발성 메모리 셀의 프로그래밍을 방지하는 단계는 상기 선택되지 않은 행과 연관된 워드 라인에 인가되는 바이어스 전압을 제어하는 단계를 추가로 포함하고,
    각각의 행 내의 상기 커패시터 구조체의 상기 분산 영역은 상응하는 워드 라인에 연결되는 것을 특징으로 하는 비휘발성 메모리 셀의 작동 방법.
  26. 제 23 항에 있어서,
    상기 선택된 비휘발성 메모리 셀의 각각의 상기 액세스 트랜지스터의 소스/드레인 영역과 상기 선택된 비휘발성 메모리 셀의 각각의 상기 액세스 트랜지스터가 제작되는 웰 영역 사이의 접합 전압을 제어하는 것에 의해 각각의 상기 선택된 비휘발성 메모리 셀 안에서 대역 간 터널링을 실행하는 단계를 추가로 포함하는 것을 특징으로 하는 비-휘발성 메모리 시스템의 작동 방법.
  27. 제 26 항에 있어서,
    약 5V 전압에서 상기 접합 전압을 바이어스하는 단계를 추가로 포함하는 것을 특징으로 하는 비휘발성 메모리 셀 시스템의 작동 방법.
  28. 제 23 항에 있어서,
    상기 어레이의 모든 상기 액세스 트랜지스터 안에서 FN 터널링을 유도하는 것에 의해 상기 어레이 내의 모든 상기 비휘발성 메모리 셀을 동시에 삭제하는 단계를 추가로 포함하는 것을 특징으로 하는 비휘발성 메모리 셀의 작동 방법.
  29. 비휘발성 메모리 시스템에 있어서,
    플로팅 게이트를 공유하는 NMOS 트랜지스터와 PMOS 커패시터로 구성되는 비휘발성 메모리 셀;
    FN 터널링 메커니즘을 사용하여 상기 플로팅 게이트 안으로 전자를 주입하는 수단; 및
    대역 간 터널링 메커니즘을 사용하여 상기 플로팅 게이트 안으로 홀을 주입하는 수단을 포함하는 것을 특징으로 하는 비휘발성 메모리 시스템.
  30. 제 29 항에 있어서,
    상기 플로팅 게이트 안으로 전자를 주입하는 수단은 전자가 상기 NMOS 트랜지스터의 채널에서 상기 플로팅 게이트로 터널링하도록 유도하도록 설정되는 것을 특징으로 하는 비휘발성 메모리 시스템.
  31. 제 29 항에 있어서,
    상기 플로팅 게이트 안으로 홀을 주입하는 수단은 홀이 상기 NMOS 트랜지스터의 드래인 접합에서 상기 플로팅 게이트로 터널링하도록 유도하는 것을 특징으로 하는 비휘발성 메모리 시스템.
  32. 제 29 항에 있어서,
    각각 게이트 산화물 레이어를 구비한 하나 이상의 입/출력 트랜지스터를 추가로 포함하고,
    상기 NMOS 트랜지스터와 PMOS 커패시터는 상기 입/출력 트랜지스터의 상기 게이트 산화물 레이어의 두께와 실질적으로 두께가 동일한 게이트 산화물 레이어를 추가로 포함하는 것을 특징으로 하는 비휘발성 메모리 시스템.
  33. 제 32 항에 있어서,
    상기 비휘발성 메모리 시스템은 단 하나의 폴리 실리콘 레이어를 구비한 종래의 로직 프로세스로 제작되고,
    상기 플로팅 게이트는 상기 폴리 실리콘 레이어로부터 제작되는 것을 특징으로 하는 비휘발성 메모리 시스템.
  34. 비휘발성 메모리 시스템에 있어서,
    플로팅 게이트를 공유하는 NMOS 트랜지스터와 PMOS 커패시터로 구성되는 비휘발성 메모리 셀;
    대역 간 터널링 메커니즘을 지원하는 게이트를 사용하여 상기 플로팅 게이트 안으로 홀을 주입하는 수단; 및
    채널-핫-전자(channel-hot-electron) 메커니즘을 사용하여 상기 플로팅 게이트 안으로 전자를 주입하는 수단을 포함하는 것을 특징으로 하는 비휘발성 메모리 시스템.
  35. 제 34 항에 있어서,
    각각 게이트 산화물 레이어를 구비한 하나 이상의 입/출력 트랜지스터를 추가로 포함하고,
    상기 NMOS 트랜지스터와 PMOS 커패시터는 상기 입/출력 트랜지스터의 상기 게이트 산화물 레이어의 두께와 실질적으로 두께가 동일한 게이트 산화물 레이어를 추가로 포함하는 것을 특징으로 하는 비휘발성 메모리 시스템.
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