TW202044254A - 具有由差動記憶胞組成的記憶胞陣列之非揮發性記憶體 - Google Patents

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Abstract

一非揮發性記憶體，包括一記憶胞陣列、一選擇電路、一參考電流產生器與一感測電路。記憶胞陣列包括一上方主陣列、一上方對應陣列、一下方主陣列與一下方對應陣列。上方主陣列具有複數條上方位元線，上方對應陣列具有複數條反相上方位元線，下方主陣列具有複數條下方位元線且下方對應陣列具有複數條反相下方位元線。選擇電路連接於上方主陣列、上方對應陣列、下方主陣列與下方對應陣列。參考電流產生器與感測電路連接至選擇電路。

Description

具有由差動記憶胞組成的記憶胞陣列之非揮發性記憶體
本發明是有關於一種非揮發性記憶體，且特別是有關於一種具有由差動記憶胞組成的記憶胞陣列之非揮發性記憶體。
請參照第1A圖與第1B圖其所繪示為習知各種非揮發性記憶胞示意圖。
如第1A圖所示，記憶胞100中包括一選擇電晶體(select transistor)Ms與一浮動閘電晶體(floating gate transistor)Mf。選擇電晶體Ms與浮動閘電晶體Mf皆為p型電晶體。
選擇電晶體Ms的閘極連接至字元線WL、選擇電晶體Ms的第一端連接至電壓源V1、選擇電晶體Ms的第二端連接至浮動閘電晶體Mf的第一端、浮動閘電晶體Mf的第二端連接至位元線BL。
於編程動作時，提供適當的電壓源V1以及適當的偏壓至位元線BL可使得記憶胞100為第一狀態或者第二狀態。舉例來說，當字元線WL動作(activated)時，選擇電晶體Ms的閘極接收開啟電壓(turn on voltage)而開啟(turn on)。
在一種情況下，電壓源V1與位元線BL之間有大的電壓差(voltage difference)並產生編程電流(program current)，使得載子(carrier)注入浮動閘電晶體Mf的浮動閘極，記憶胞100由第一狀態轉變為第二狀態。在另一種情況下，電壓源V1與位元線BL之間的電壓差不足以產生編程電流，所以沒有載子注入浮動閘電晶體Mf的浮動閘極，使得記憶胞10維持在第一狀態。
於抹除動作時，提供適當的電壓源V1以及適當的偏壓至位元線BL，可將載子(carrier)退出浮動閘電晶體Mf的浮動閘極，使得記憶胞100回復為第一狀態。
於讀取動作時，提供適當的電壓源V1以及適當的偏壓至位元線BL。當字元線WL動作時，電壓源V1與位元線BL之間產生讀取電流(read current)。根據記憶胞100的不同狀態，記憶胞會100會產生不同的讀取電流。接著，判斷讀取電流的大小即可決定記憶胞100為第一狀態或者第二狀態。
舉例來說，假設記憶胞100在第一狀態時產生的讀取電流大小為I1，記憶胞100在第二狀態時產生的讀取電流大小為I2。因此，設定一參考電流Iref其大小介於I1與 I2之間，例如I1>Iref>I2。於讀取動作時，當記憶胞100產生的讀取電流小於參考電流Iref時，則判斷記憶胞100為第一狀態。反之，當記憶胞100產生的讀取電流大於參考電流Iref時，則判斷記憶胞100為第二狀態。
如第1B圖所示，記憶胞120中包括一選擇電晶體Ms、一浮動閘電晶體Mf與一開關電晶體(switch transistor)Mw。選擇電晶體Ms、浮動閘電晶體Mf與開關電晶體Mw皆為p型電晶體。
選擇電晶體Ms的閘極連接至字元線WL、選擇電晶體Ms的第一端連接至電壓源V1、選擇電晶體Ms的第二端連接至浮動閘電晶體Mf的第一端、浮動閘電晶體Mf的第二端連接至開關極電晶體Mw的第一端、開關電晶體Mf的第二端連接至位元線BL、開關電晶體Mw的閘極連接至控制線SW。
相同地，當字元線WL與控制線SW皆動作(activated)時，選擇電晶體Ms與開關電晶體Mw接收開啟電壓而開啟。同理，提供適當的電壓源V1以及適當的偏壓至位元線BL可使得記憶胞120被編程為第一狀態或者第二狀態。同理，也可以在讀取動作時，判斷記憶胞120的儲存狀態。同理，也可以在抹除動作時將記憶胞120回復為第一狀態。
請參照第2圖，其所繪示為習知非揮發性記憶體示意圖。非揮發性記憶體200包括一記憶胞陣列210、一選擇電路220與一感測電路230。其中，記憶胞陣列210中包括m×n個記憶胞C1,1 ~Cm,n ，每一個記憶胞的結構相同於第1A圖或者第1B圖。當然，記憶胞陣列210中的記憶胞也可以利用其他類型之記憶胞來實現，例如由n型電晶體來組成記憶胞。
另外，在記憶胞陣列210中，同一列的n個記憶胞共組成n/2個差動記憶胞(differential cell)，n為偶數。以記憶胞陣列210中第一列的n個記憶胞為例，n個記憶胞連接至字元線WL1，奇數目的記憶胞C1,1 、C1,3 ~C1,n-1 為主記憶胞(main cell)，偶數目的記憶胞C1,2 、C1,4 ~C1,n 為對應記憶胞(corresponding cell)。再者，每一個差動記憶胞包括一主記憶胞與一對應記憶胞。
因此，記憶胞陣列210中，第一差動記憶胞包括主記憶胞C1,1 與對應記憶胞C1,2 ，主記憶胞C1,1 連接至位元線BL1，且對應記憶胞C1,2 連接至反相位元線 BL1b。第二差動記憶胞包括主記憶胞C1,3 與對應記憶胞C1,4 ，主記憶胞C1,3 連接至位元線BL2，且對應記憶胞C1,4 連接至反相位元線 BL2b，依此類推。第n/2差動記憶胞包括主記憶胞C1,n-1 與對應記憶胞C1,n ，主記憶胞C1,n-1 連接至位元線BLj，且對應記憶胞C1,n 連接至反相位元線 BLjb，其中j=n/2。另外，記憶胞陣列210中的其他列的連接關係相同於第一列，此處不再贅述。
在編程動作時，每個差動記憶胞中的二個記憶胞會被編程為不同的儲存狀態。舉例來說，主記憶胞被編程為第一狀態，且對應記憶胞被編程為第二狀態。或者，主記憶胞被編程為第二狀態，且對應記憶胞被編程為第一狀態。
再者，選擇電路220的n個輸入端連接至記憶胞陣列210的所有位元線BL1~BLj以及反相位元線BL1b~BLjb。選擇電路210根據選擇信號S將輸入端上的特定位元線與特定反相位元線連接至選擇電路220輸出端上的資料線DL與反相資料線DLb。舉例來說，假設選擇信號S的數值為"2"時，選擇電路220將位元線BL2與反相位元線BL2b分別連接至資料線DL與反相資料線DLb。同理，假設選擇信號S的數值為"j"時，選擇電路220將位元線BLj與反相位元線BLjb分別連接至資料線DL與反相資料線DLb。
另外，感測電路230連接至資料線DL與反相資料線DLb。感測電路230根據資料線DL與反相資料線DLb上的二個讀取電流之差異來產生輸出信號Do，用以決定選定差動記憶胞的儲存狀態。
換句話說，在讀取動作時，感測電路230根據選定差動記憶胞(selected differential cell)的二條位元線上的二個讀取電流來決定選定差動記憶胞的儲存狀態。舉例來說，當資料線DL上的讀取電流大於反相資料線DLb上的讀取電流時，感測電路230的輸出信號Do為邏輯"1"，代表選定差動記憶胞為第一儲存狀態。反之，當資料線DL上的讀取電流小於反相資料線DLb上的讀取電流時，感測電路230的輸出信號Do為邏輯"0"，代表選定差動記憶胞為第二儲存狀態。
當記憶胞陣列210中有越多的記憶胞時，記憶胞陣列210的尺寸越大，運作非揮發性記憶體200所的耗能(power consumption)也越大。舉例來說，當記憶胞陣列210尺寸變大時，每條位元線就會連接更多的記憶胞，且需要佈局更長的位元線。因此，於讀取動作時，記憶胞陣列210的選定記憶胞所產生的讀取電流需要充電(charge)同一條位元線上其他記憶胞的寄生電容(parasitic capacitance)。
由於位元線長度太長會造成充電路徑變長，而在讀取電流不夠大的情況下，會造成充電速度不夠快並導致讀取速度的下降。提高記憶胞陣列210的讀取電壓(read voltage)使得記憶胞的讀取電流變大即可解決此問題。然而，這樣會造成非揮發性記憶體200的耗能增加，不適用於要求低耗能的電子元件。
本發明係有關於一種非揮發性記憶體包括：一記憶胞陣列、一選擇電路、一參考電流產生器與一感測電路。記憶胞陣列包括一上方主陣列具有複數條上方位元線、一上方對應陣列具有複數條反相上方位元線、一下方主陣列具有複數條下方位元線與一下方對應陣列具有複數條反相下方位元線。選擇電路包括一第一前級選擇器、一第二前級選擇器、一第三前級選擇器、一第四前級選擇器、一第五前級選擇器、一第一中級選擇器、一第二中級選擇器、一第三中級選擇器、一第四中級選擇器、一第一後級選擇器與一第二後級選擇器。參考電流產生器連接至該第五前級選擇器，該第五前級選擇器將一參考電流傳遞至一第一電流路徑、一第二電流路徑、一第三電流路徑與一第四電流路徑其中之一。感測電路連接至一感測線與一反相感測線。該第一前級選擇器連接至該些上方位元線，且將該些上方位元線其中之一連接至一上方資料線；該第二前級選擇器連接至該些反相上方位元線，且將該些反相上方位元線其中之一連接至一反相上方資料線；該第三前級選擇器連接至該些下方位元線，且將該些下方位元線其中之一連接至一下方資料線；該第四前級選擇器連接至該些反相下方位元線，且將該些反相下方位元線其中之一連接至一反相下方資料線。該第一中級選擇器的二輸入端分別連接至該上方資料線與該第一電流路徑，且該第一中級選擇器的一輸出端連 接至一上方選擇線；該第二中級選擇器的二輸入端分別連接至該反相上方資料線與該第二電流路徑，且該第二中級選擇器的一輸出端連接至一反相上方選擇線；該第三中級選擇器的二輸入端分別連接至該下方資料線與該第三電流路徑，且該第三中級選擇器的一輸出端連接至一下方選擇線；該第四中級選擇器的二輸入端分別連接至該反相下方資料線與該第四電流路徑，且該第四中級選擇器的一輸出端連接至一反相下方選擇線。該第一後級選擇器連接至該上方選擇線與該下方選擇線，且將該上方選擇線與該下方選擇線其中之一連接至該感測線；以及，該第二後級選擇器連接至該反相上方選擇線與該反相下方選擇線，且將該反相上方選擇線與該反相下方選擇線其中之一連接至該反相感測線。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
請參照第3圖，其所繪示為本發明的非揮發性記憶體的第一實施例。非揮發性記憶體300包括一記憶胞陣列、一選擇電路與一感測電路350。其中，記憶胞陣列包括m×n個記憶胞C1,1 ~Cm,n 。
根據本發明的第一實施例，記憶胞陣列區分為四個子陣列，每個子陣列皆由k×j個記憶胞所組成，其中m與n為偶數，k=m/2且j=n/2。再者，記憶胞陣列包括上方主陣列(top main array)312、上方對應陣列(top corresponding array)314、下方主陣列(bottom main array)316與下方對應陣列(bottom corresponding array)318。
上方主陣列312包括記憶胞C1,1 ~Ck,j ，上方對應陣列314包括記憶胞C1,j+1 ~Ck,n ，且上方主陣列312與上方對應陣列314皆連接至字元線WL1~WLk。下方主陣列316包括記憶胞Ck+1,1 ~Cm,j ，下方對應陣列318包括記憶胞Ck+1,j+1 ~Cm,n ，且下方主陣列316與下方對應陣列318皆連接至字元線WLk+1~WLm。
另外，在記憶胞陣列中，連接至相同字元線的同一列n個記憶胞共組成n/2個差動記憶胞。以連接至字元線WL1的第一列為例，上方主陣列312中的記憶胞C1,1 ~Ck,j 以及上方對應陣列314中的記憶胞C1,j+1 ~Ck,n 共有n個記憶胞連接至位元線WL1。其中，上方主陣列312中的記憶胞C1,1 ~Ck,j 為主記憶胞，上方對應陣列314中的記憶胞C1,j+1 ~Ck,n 為對應記憶胞。
再者，上方主陣列312與上方對應陣列314中，相同位置的一個主記憶胞與一個對應記憶胞組成一差動記憶胞。因此，連接至字元線WL1的n個記憶胞中，第一差動記憶胞包括主記憶胞C1,1 與對應記憶胞C1,j+1 ，主記憶胞C1,1 連接至上方位元線(top bit line)TBL1，且對應記憶胞C1,j+1 連接至反相上方位元線TBL1b。第二差動記憶胞包括主記憶胞C1,2 與對應記憶胞C1,j+2 ，主記憶胞C1,2 連接至上方位元線TBL2，且對應記憶胞C1,j+2 連接至反相上方位元線TBL2b，依此類推。第n/2差動記憶胞包括主記憶胞C1,j 與對應記憶胞C1,n ，主記憶胞C1,j 連接至上方位元線TBLj，且對應記憶胞C1,n 連接至反相上方位元線 TBLjb。另外，上方主陣列312與上方對應陣列314中的其他字元線的連接關係相同於字元線WL1，此處不再贅述。
相同地，下方主陣列316與下方對應陣列318中，相同位置的一個主記憶胞與一個對應記憶胞組成一差動記憶胞。因此，連接至字元線WLk+1的n個記憶胞中，第一差動記憶胞包括主記憶胞Ck+1,1 與對應記憶胞Ck+1,j+1 ，主記憶胞Ck+1,1 連接至下方位元線(bottom bit line)BBL1，且對應記憶胞Ck+1,j+1 連接至反相下方位元線BBL1b。第二差動記憶胞包括主記憶胞Ck+1,2 與對應記憶胞Ck+1,j+2 ，主記憶胞Ck+1,2 連接至下方位元線BBL2，且對應記憶胞Ck+1,j+2 連接至反相下方位元線BBL2b，依此類推。第n/2差動記憶胞包括主記憶胞Ck+1,j 與對應記憶胞Ck+1,n ，主記憶胞Ck+1,j 連接至下方位元線BBLj，且對應記憶胞Ck+1,n 連接至反相下方位元線 BBLjb。另外，下方主陣列316與下方對應陣列318中的其他字元線的連接關係相同於字元線WLk+1，此處不再贅述。
選擇電路包括四個前級選擇器(front selector)322、324、326、328以及二個後級選擇器(rear selector)342、346。選擇電路可將記憶胞陣列中的任一個差動記憶胞所產生的二個讀取電流傳遞至感測電路350。
如第3圖所示，第一前級選擇器322的j個輸入端連接至所有上方位元線TBL1~TBLj，且第一前級選擇器322根據選擇信號S1將上方位元線TBL1~TBLj的其中之一連接至第一前級選擇器322輸出端的上方資料線TDL。第二前級選擇器324的j個輸入端連接至所有反相上方位元線TBL1b~TBLjb，且第二前級選擇器324根據選擇信號S1將反相上方位元線TBL1b~TBLjb其中之一連接至第二前級選擇器324輸出端的反相上方資料線TDLb。第三前級選擇器326的j個輸入端連接至所有下方位元線BBL1~BBLj，且第三前級選擇器326根據選擇信號S1將下方位元線BBL1~BBLj其中之一連接至第三前級選擇器326輸出端的下方資料線BDL。第四前級選擇器328的j個輸入端連接至所有反相下方位元線BBL1b~BBLjb，且第四前級選擇器328根據選擇信號S1將反相下方位元線BBL1b~BBLjb其中之一連接至第四前級選擇器328輸出端的反相下方資料線BDLb。
再者，第一後級選擇器342的二個輸入端連接至上方資料線TDL與下方資料線BDL，且第一後級選擇器342根據選擇信號Stb1將上方資料線TDL與下方資料線BDL其中之一連接至第一後級選擇器342輸出端的感測線SA。第二後級選擇器346的二個輸入端連接至反相上方資料線TDLb與反相下方資料線BDLb，且第二後級選擇器346根據選擇信號Stb2將反相上方資料線TDLb與反相下方資料線BDLb其中之一連接至第二後級選擇器346輸出端的反相感測線SAb。
另外，感測電路350連接至感測線SA與反相感測線SAb。感測電路350根據感測線SA與反相感測線SAb上的二個讀取電流之差異來產生輸出信號Do，用以決定選定差動記憶胞的儲存狀態。舉例來說，當感測線SA上的讀取電流大於反相感測線SAb上的讀取電流時，感測電路350的輸出信號Do為邏輯"1"，代表選定差動記憶胞為第一儲存狀態。反之，當感測線SA上的讀取電流小於反相感測線SAb上的讀取電流時，感測電路350的輸出信號Do為邏輯"0"，代表選定差動記憶胞為第二儲存狀態。
請參照第4圖，其所繪示為第一實施例非揮發性記憶體的讀取動作流程示意圖。假設欲讀取的差動記憶胞包括主記憶胞Ck,2 與對應記憶胞Ck,j+2 。
於讀取動作時，字元線WLk動作(activated)，其他字元線不動作。再者，選擇信號S1的數值為"2"且選擇信號Stb1與Stb2的數值為"0"。因此，主記憶胞Ck,2 產生的讀取電流Ir1由上方位元線TBL2經由第一前級選擇器322、上方資料線TDL、第一後級選擇器342、感測線SA傳遞至感測電路350。再者，對應記憶胞Ck,j+2 產生的讀取電流Ir2由反相上方位元線TBL2b經由第二前級選擇器324、反相上方資料線TDLb、第二後級選擇器346、反相感測線SAb傳遞至感測電路350。
再者，感測電路350根據二個讀取電流Ir1、Ir2之差異來產生輸出信號Do，用以決定選定差動記憶胞的儲存狀態。如第4圖所示，感測線SA上的讀取電流Ir1大於反相感測線SAb上的讀取電流Ir2。因此，感測電路350的輸出信號Do為邏輯"1"，代表選定差動記憶胞為第一儲存狀態。當然，如果感測線SA上的讀取電流Ir1小於反相感測線SAb上的讀取電流Ir2時，感測電路350的輸出信號Do為邏輯"0"，代表選定差動記憶胞為第二儲存狀態。
運用上述的控制方法，即可在讀取動作時讀取非揮發性記憶體300中任意一個差動記憶胞，並判斷差動記憶胞的儲存狀態。
當非揮發性記憶體300進行抹除動作後，記憶胞陣列中的所有記憶胞C1,1 ~Cm,n 皆會回復至第一狀態。此時，感測電路350需要進行驗證動作(verification action)來確認所有記憶胞C1,1 ~Cm,n 皆回復至第一狀態。
然而，由於感測電路350必須要接收主記憶胞與對應記憶胞為不同狀態時的二個讀取電流才能正確進行判斷。當非揮發性記憶體300進行抹除動作後，記憶胞陣列中的所有記憶胞C1,1 ~Cm,n 皆在第一狀態時，感測電路350將無法進行判斷。
因此，本發明更對第一實施例非揮發性記憶體300進行修改，使得修改後的非揮發性記憶體可進行驗證動作。
請參照第5圖，其所繪示為本發明的非揮發性記憶體的第二實施例。相較於第一實施例非揮發性記憶體300，第二實施例非揮發性記憶體500更包括一參考電流產生器510，且選擇電路中更包括一第五前級選擇器520以及四個中級選擇器532、534、536、538。以下僅介紹新增元件的連接關係，其他相同於第一實施例的元件則不再贅述。
根據本發明的第二實施例，參考電流產生器510可產生一參考電流Iref。第五前級選擇器520的輸入端連接至參考電流產生器510用以接收參考電流Iref。再者，第五前級選擇器520的四個輸出端分別連接至第一電流路徑IP1、第二電流路徑IP2、第三電流路徑IP3、第四電流路徑IP4，且第五前級選擇器520根據選擇信號Sv將參考電流 Iref傳遞至第一電流路徑IP1、第二電流路徑IP2、第三電流路徑IP3、第四電流路徑IP4其中之一。
另外，中級選擇器連接於對應的前級選擇器與對應的後級選擇器之間。其中，第一中級選擇器532的二個輸入端連接至上方資料線TDL與第一電流路徑(current path)IP1，第一中級選擇器532的輸出端連接至上方選擇線(select line)TSL。根據選擇信號C1，第一中級選擇器532可選擇性地將第一電流路徑IP1上的參考電流Iref傳送到上方選擇線TSL。第二中級選擇器534的二個輸入端連接至反相上方資料線TDLb與第二電流路徑IP2，第二中級選擇器534的輸出端連接至反相上方選擇線TSLb。根據選擇信號C2，第二中級選擇器534可選擇性地將第二電流路徑IP2上的參考電流Iref傳送到反相上方選擇線TSLb。第三中級選擇器536的二個輸入端連接至下方資料線BDL與第三電流路徑IP3，第三中級選擇器536的輸出端連接至下方選擇線BSL。根據選擇信號C3，第三中級選擇器536可選擇性地將第三電流路徑IP3上的參考電流Iref傳送到下方選擇線BSL。第四中級選擇器538的二個輸入端連接至反相下方資料線BDLb與第四電流路徑IP4，第四中級選擇器538的輸出端連接至反相下方選擇線BSLb。根據選擇信號C4，第四中級選擇器538可選擇性地將第四電流路徑IP4上的參考電流Iref傳送到反相下方選擇線BSLb。
再者，第一後級選擇器342的二輸入端分別連接至上方選擇線TSL與下方選擇線BSL，第一後級選擇器342的輸出端連接至感測線SA，且第一後級選擇器342根據選擇信號Stb1將上方選擇線TSL與下方選擇線BSL其中之一連接至感測線SA。第二後級選擇器346的二輸入端分別連接至反相上方選擇線TSLb與反相下方選擇線BSLb，第二後級選擇器346的輸出端連接至反相感測線SAb，且第二後級選擇器346根據選擇信號Stb2將反相上方選擇線TSLb與反相下方選擇線BSLb其中之一連接至反相感測線SAb。
根據本發明的第二實施例，於非揮發性記憶體500的讀取動作時，僅需將四個選擇信號C1~C4同時設定為數值"0"，即可利用第一實施例的讀取運作流程來讀取記憶胞陣列中任一差動記憶胞的儲存狀態。其詳細運作情形不再贅述。以下僅介紹非揮發性記憶體500的驗證動作。
於進行非揮發性記憶體500的驗證動作時，需要利用二個階段(phase)來分別驗證差動記憶胞中的主記憶胞以及對應記憶胞是否為第一狀態。以下以別介紹上方的差動記憶胞與下方的差動記憶胞之驗證動作流程。
請參照第6A圖與第6B圖，其所繪示為第二實施例非揮發性記憶體的驗證動作流程示意圖。假設欲驗證上方的差動記憶胞，其包括主記憶胞Ck,j 與對應記憶胞Ck,n 。
如第6A圖所示，於驗證動作的第一階段(first phase)時，字元線WLk動作(activated)，其他字元線不動作。再者，選擇信號S1的數值為"j"，選擇信號C1與C2的數值為"0"，選擇信號C3與C4的數值為"1"，選擇信號Stb1的數值為"0"，選擇信號Stb2的數值為"1"。另外，選擇信號Sv控制第五選擇器520將參考電流Iref傳遞至第四電流路徑IP4。
如第6A圖所示，主記憶胞Ck,j 產生的讀取電流Ir1由上方位元線TBLj經由第一前級選擇器322、上方資料線TDL、第一中級選擇器532、上方選擇線TSL、第一後級選擇器342、感測線SA傳遞至感測電路350。再者，參考電流Iref經由第五選擇器520、第四電流路徑IP4、第四中級選擇器538、下方反相選擇線BSLb、第二後級選擇器346、反相感測線SAb傳遞至感測電路350。因此，感測電路350根據讀取電流Ir1與參考電流Iref之差異來產生輸出信號Do，用以決定選定差動記憶胞的主記憶胞Ck,j 之儲存狀態。
舉例來說，設定參考電流Iref的大小大於第一狀態記憶胞的讀取電流。如第6A圖所示，於驗證動作的第一階段時，參考電流Iref大於記憶胞Ck,j 產生的讀取電流Ir1。因此，感測電路350即可確認記憶胞Ck,j 為第一狀態。反之，如果參考電流Iref小於記憶胞Ck,j 產生的讀取電流Ir1時，則感測電路350確認記憶胞Ck,j 不是第一狀態，代表抹除動作失敗。
如第6B圖所示，於驗證動作的第二階段時，僅將選擇信號Stb1的數值改變為"1"，將選擇信號Stb2的數值改變為"0"，且選擇信號Sv控制第五選擇器520將參考電流Iref傳遞至第三電流路徑IP3。而其他信號維持不變。
如第6B圖所示，對應記憶胞Ck,n 產生的讀取電流Ir2由反相上方位元線TBLjb經由第二前級選擇器324、反相上方資料線TDLb、第二中級選擇器534、反相上方選擇線TSLb、第二後級選擇器346、反相感測線SAb傳遞至感測電路350。再者，參考電流Iref經由第五選擇器520、第三電流路徑IP3、第三中級選擇器536、下方選擇線BSL、第一後級選擇器342、感測線SA傳遞至感測電路350。因此，感測電路350根據讀取電流Ir2與參考電流Iref之差異來產生輸出信號Do，用以決定選定差動記憶胞的對應記憶胞Ck,n 之儲存狀態。
如第6B圖所示，於驗證動作的第二階段時，參考電流Iref大於記憶胞Ck,n 產生的讀取電流Ir2。因此，感測電路350即可確認記憶胞Ck,n 為第一狀態。
另外，於確認差動記憶胞的主記憶胞Ck,j 與對應記憶胞Ck,n 皆為第一狀態時，即可確認此差動記憶胞通過驗證動作。
請參照第6C圖與第6D圖，其所繪示為第二實施例非揮發性記憶體的驗證動作流程示意圖。假設欲驗證下方的差動記憶胞，其包括主記憶胞Ck+1,2 與對應記憶胞Ck+1,j+2 。
如第6C圖所示，於驗證動作的第一階段時，字元線WLk+1動作(activated)，其他字元線不動作。再者，選擇信號S1的數值為"2"，選擇信號C1與C2的數值為"1"，選擇信號C3與C4的數值為"0"，選擇信號Stb1的數值為"1"，選擇信號Stb2的數值為"0"。另外，選擇信號Sv控制第五選擇器520將參考電流Iref傳遞至第二電流路徑IP2。
如第6C圖所示，主記憶胞Ck+1,2 產生的讀取電流Ir1由下方位元線BBL2經由第三前級選擇器326、下方資料線BDL、第三中級選擇器536、下方選擇線BSL、第一後級選擇器342、感測線SA傳遞至感測電路350。再者，參考電流Iref經由第五選擇器520、第二電流路徑IP2、第二中級選擇器534、上方反相選擇線TSLb、第二後級選擇器346、反相感測線SAb傳遞至感測電路350。因此，感測電路350根據讀取電流Ir1與參考電流Iref之差異來產生輸出信號Do，用以決定選定差動記憶胞的主記憶胞Ck+1,2 之儲存狀態。
如第6C圖所示，於驗證動作的第一階段時，參考電流Iref大於記憶胞Ck+1,2 產生的讀取電流Ir1。因此，感測電路350即可確認記憶胞Ck+1,2 為第一狀態。
如第6D圖所示，於驗證動作的第二階段時，僅將選擇信號Stb1的數值改變為"0"，將選擇信號Stb2的數值改變為"1"，且選擇信號Sv控制第五選擇器520將參考電流Iref傳遞至第一電流路徑IP1。而其他信號維持不變。
如第6D圖所示，對應記憶胞Ck+1,j+2 產生的讀取電流Ir2由反相下方位元線BBL2b經由第四前級選擇器328、反相下方資料線BDLb、第四中級選擇器538、反相下方選擇線BSLb、第二後級選擇器346、反相感測線SAb傳遞至感測電路350。再者，參考電流Iref經由第五選擇器520、第一電流路徑IP1、第一中級選擇器532、上方選擇線TSL、第一後級選擇器342、感測線SA傳遞至感測電路350。因此，感測電路350根據讀取電流Ir2與參考電流Iref之差異來產生輸出信號Do，用以決定選定差動記憶胞的對應記憶胞Ck+1,j+2 之儲存狀態。
如第6D圖所示，於驗證動作的第二階段時，參考電流Iref大於記憶胞Ck+1,j+2 產生的讀取電流Ir2。因此，感測電路350即可確認記憶胞Ck+1,j+2 為第一狀態。
另外，於確認差動記憶胞的主記憶胞Ck+1,2 與對應記憶胞Ck+1,j+2 皆為第一狀態時，即可確認此差動記憶胞通過驗證動作。
請參照第7圖，其為使用於本發明非揮發性記憶體內中級選擇器的一範例。此中級選擇器530的可運用於本發明第5圖非揮發性記憶體中的中級選擇器532、534、536、538。中級選擇器530包括一開關sw。中級選擇器530的第一輸入端"1"連接至電流路徑IP，中級選擇器530的第二輸入端"0"連接至資料線DL，中級選擇器530的輸出端連接至選擇線SL。
在中級選擇器530內部，開關sw的第一端連接至中級選擇器530的第一輸入端"1"，開關sw的第二端連接至中級選擇器530的第二輸入端"0"與輸出端，開關sw的控制端接收選擇信號C。舉例來說，如果選擇信號C為邏輯"0"時，開關sw為打開狀態(open state)，開關sw的兩端並未彼此連接。如果選擇信號C為邏輯"1"時，開關sw為閉合狀態(close state)，開關sw的兩端彼此連接。
當然，本發明並未限定中級選擇器的實際電路結構。舉例來說，中級選擇器也可以用電流多功器(current multiplexer)來實現。電流多功器的二個輸入端分別連接至電流路徑IP與資料線DL，電流多功器的輸出端連接至選擇線SL，電流多功器的選擇端接收選擇信號C。
請參照第8A圖，其所繪示為感測電路的第一個範例。感測電路700為一電流比較器。感測電路700包括電晶體Mp1、Mp2、Mp3、Mp4、Mn1、Mn2、Mn3、Mn4、Mn5、Mn6與Mn7。
電晶體Mp1的源極連接至電壓源Vdd，電晶體Mp1的閘極連接至節點b，電晶體Mp1的汲極連接至節點a。電晶體Mp2的源極連接至電壓源Vdd，電晶體Mp2的閘極連接至節點a，電晶體Mp2的汲極連接至節點b。再者，節點b為感測電路700的輸出端用以產生輸出信號Do。
電晶體Mp3的源極連接至電壓源Vdd，電晶體Mp3的閘極接收反相預充電信號(inverted pre-charge signal)Preb1，電晶體Mp3的汲極連接至節點a。電晶體Mp4的源極連接至電壓源Vdd，電晶體Mp4的閘極接收反相預充電信號Preb1，電晶體Mp4的汲極連接至節點b。
電晶體Mn1的汲極連接至節點a，電晶體Mn1的閘極連接至節點b，電晶體Mn1的源極連接至節點c。電晶體Mn2的汲極連接至節點b，電晶體Mn2的閘極連接至節點a，電晶體Mn2的源極連接至節點d。
電晶體Mn3的汲極連接至電壓源Vdd，電晶體Mn3的閘極接收預充電信號(pre-charge signal)Pre1，電晶體Mn3的源極連接至節點c。電晶體Mn4的汲極連接至電壓源Vdd，電晶體Mn4的閘極接收預充電信號Pre1，電晶體Mn4的源極連接至節點d。
電晶體Mn5的源極連接至節點c，電晶體Mn5的閘極接收重置信號(reset signal)Rst，電晶體Mn5的源極連接至節點d。再者，節點c連接至感測線SA，節點d連接至反相感測線SAb。
電晶體Mn6的汲極連接至節點c，電晶體Mn6的閘極接收偏壓電壓(bias voltage)Vbias，電晶體Mn6的源極連接至接地端。電晶體Mn7的汲極連接至節點d，電晶體Mn7的閘極接收偏壓電壓Vbias，電晶體Mn7的源極連接至接地端。
感測電路700在進行感測動作之前，重置信號Rst會短暫動作，使得節點c與節點d彼此連接之後再分開。接著，預充電信號Pre1與反相預充電信號Preb1會短暫動作，使得電晶體Mp3、Mp4、Mn3、Mn4開啟，節點a與節點b的電壓充電至Vdd且節點c與節點d的電壓充電至Vdd-Vthn。其中，Vthn為n型電晶體Mn3與Mn4的臨限電壓(threshold voltage)，大約為0.5V。
當感測線SA與反相感測線SAb上接收電流Ia與Ib時，感測電路700開始進行感測動作。如第8A圖所示，當電流Ia小於電流Ib時，節點d與節點b的電壓下降速度大於節點c與節點a的電壓下降速度，所以電晶體Mn1關閉且電晶體Mp1開啟使得節點a維持在Vdd。另外，電晶體Mn2開啟且電晶體Mp2關閉使得節點b下降至0V，亦即輸出信號Do即為邏輯"0"。
反之，如果電流Ia大於電流Ib時，則感測電路700的輸出信號Do即為邏輯"1"。
請參照第8B圖，其所繪示為感測電路的第二個範例。相較於感測電路700，感測電路720更增加傳輸閘(transmission gate)TG1、TG2。其中，傳輸閘TG1包括一個PMOS電晶體與一個NMOS電晶體。相同地，傳輸閘TG2也包括一個PMOS電晶體與一個NMOS電晶體。
傳輸閘TG1的輸入端連接至節點a，傳輸閘TG1的輸出端連接至節點c，傳輸閘TG1的第一控制端接收預充電信號Pre2，傳輸閘TG1的第二控制端接收反相預充電信號Preb2。傳輸閘TG2的輸入端連接至節點b，傳輸閘TG2的輸出端連接至節點d，傳輸閘TG2的第一控制端接收預充電信號Pre2，傳輸閘TG2的第二控制端接收反相預充電信號Preb2。其中，預充電信號Pre1、Pre2可為相同的信號，且反相預充電信號Preb1、Preb2可為相同的信號。
感測電路720在預充電信號Pre1、Pre2與反相預充電信號Preb1、Preb2短暫動作時，可使得節點a、節點b、節點c與節點d的電壓皆充電至Vdd。如此，可以增加感測電路720的感測速度。
請參照第8C圖，其所繪示為感測電路的第三個範例。感測電路750為一電流比較器。感測電路750包括電晶體Mp1、Mp2、Mp3、Mp4、Mp5、Mp6、Mp7、Mn1、Mn2、Mn3與Mn4。
電晶體Mn1的源極連接至接地端，電晶體Mn1的閘極連接至節點b，電晶體Mn1的汲極連接至節點a。電晶體Mn2的源極連接至接地端，電晶體Mn2的閘極連接至節點a，電晶體Mn2的汲極連接至節點b。再者，節點b為感測電路750的輸出端用以產生輸出信號Do。
電晶體Mn3的源極連接至接地端，電晶體Mn3的閘極接收預充電信號Pre1，電晶體Mn3的汲極連接至節點a。電晶體Mn4的源極連接至接地端，電晶體Mn4的閘極接收預充電信號Pre1，電晶體Mn4的汲極連接至節點b。
電晶體Mp1的汲極連接至節點a，電晶體Mp1的閘極連接至節點b，電晶體Mp1的源極連接至節點c。電晶體Mp2的汲極連接至節點b，電晶體Mp2的閘極連接至節點a，電晶體Mp2的源極連接至節點d。
電晶體Mp3的汲極連接至接地端，電晶體Mp3的閘極接收反相預充電信號Preb1，電晶體Mp3的源極連接至節點c。電晶體Mp4的汲極連接至接地端，電晶體Mp4的閘極接收反相預充電信號Preb1，電晶體Mp4的源極連接至節點d。
電晶體Mp5的源極連接至節點c，電晶體Mp5的閘極接收重置信號Rst，電晶體Mp5的源極連接至節點d。再者，節點c連接至感測線SA，節點d連接至反相感測線SAb。
電晶體Mp6的汲極連接至節點c，電晶體Mp6的閘極接收偏壓電壓Vbias，電晶體Mp6的源極連接至電壓源Vdd。電晶體Mp7的汲極連接至節點d，電晶體Mp7的閘極接收偏壓電壓Vbias，電晶體Mp7的源極連接至電壓源Vdd。
感測電路750在進行感測動作之前，重置信號Rst會短暫動作，使得節點c與節點d彼此連接之後再分開。接著，預充電信號Pre1與反相預充電信號Preb1會短暫動作，使得電晶體Mp3、Mp4、Mn3、Mn4開啟，節點a與節點b被放電至接地電壓且節點c與節點d被放電至Vthp。其中，Vthp為p型電晶體Mp3與Mp4的臨限電壓(threshold voltage)，大約為0.5V。
當感測線SA與反相感測線SAb上接收電流Ia與Ib時，感測電路750開始進行感測動作。如第8C圖所示，當電流Ia大於電流Ib時，節點c與節點a的電壓上升速度大於節點d與節點b的電壓上升速度，所以電晶體Mn1關閉且電晶體Mp1開啟，使得節點a被放充電至電壓源Vdd。另外，電晶體Mn2開啟且電晶體Mp2關閉使得，節點b下降至0V，亦即輸出信號Do即為邏輯"0"。
反之，如果電流Ia小於電流Ib時，則感測電路750的輸出信號Do即為邏輯"1"。
請參照第8D圖，其所繪示為感測電路的第四個範例。相較於感測電路750，感測電路770更增加傳輸閘TG1、TG2。其中，傳輸閘TG1包括一個PMOS電晶體與一個NMOS電晶體。相同地，傳輸閘TG2也包括一個PMOS電晶體與一個NMOS電晶體。
傳輸閘TG1的輸入端連接至節點a，傳輸閘TG1的輸出端連接至節點c，傳輸閘TG1的第一控制端接收預充電信號Pre2，傳輸閘TG1的第二控制端接收反相預充電信號Preb2。傳輸閘TG2的輸入端連接至節點b，傳輸閘TG2的輸出端連接至節點d，傳輸閘TG2的第一控制端接收預充電信號Pre2，傳輸閘TG2的第二控制端接收反相預充電信號Preb2。其中，預充電信號Pre1、Pre2可為相同的信號，且反相預充電信號Preb1、Preb2可為相同的信號。
感測電路770在預充電信號Pre1、Pre2與反相預充電信號Preb1、Preb2短暫動作時，可使得節點a、節點b、節點c與節點d的電壓皆放電至接地電壓。如此，可以增加感測電路770的感測速度。
由以上的說明可之，本發明提出一種具有由差動記憶胞組成的記憶胞陣列之非揮發性記憶體。在第二實施例的非揮發性記憶體中，於驗證動作時，參考電流Iref、讀取電流Ir1與讀取電流Ir2皆會流過一個前級選擇器、一個中級選擇器與一個後級選擇器。換言之，參考電流Iref、讀取電流Ir1與讀取電流Ir2皆會通過同樣的負載(load)，因此可以提高感測電路350判斷的正確性。
另外，本發明將記憶胞陣列區分為四個子記憶胞陣列312、314、316、318，並配置於感測電路350的上方與下方。因此，可有效地縮短所有位元線的長度，並維持非揮發性記憶體500高的讀取速度，並解決耗能(power consumption)的問題。當然，本發明也可以設計記憶胞陣列，並將四個子記憶胞陣列配置於感測電路的左方與右方，並達成本發明的目的。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100、120:記憶胞 200、300、500:非揮發性記憶體 210:記憶胞陣列 220:選擇電路 230、350、700、800:感測電路 312:上方主記憶胞陣列 314:上方對應記憶胞陣列 316:下方主記憶胞陣列 318:下方對應記憶胞陣列 322、324、326、328、520:前級選擇器 342、346:後級選擇器 510:參考電流產生器 532、534、536、538:中級選擇器
第1A圖與第1B圖為習知各種非揮發性記憶胞示意圖； 第2圖為習知非揮發性記憶體示意圖； 第3圖為本發明的非揮發性記憶體的第一實施例； 第4圖為第一實施例非揮發性記憶體的讀取動作流程示意圖； 第5圖為本發明的非揮發性記憶體的第二實施例； 第6A圖至第6D圖為第二實施例非揮發性記憶體的驗證動作流程示意圖； 第7圖為中級選擇器的一範例；以及 第8A圖至第8D圖為各種感測電路的範例。
500:非揮發性記憶體
350:感測電路
312:上方主陣列
314:上方對應陣列
316:下方主陣列
318:下方對應陣列
322、324、326、328、520:前級選擇器
342、346:後級選擇器
510:參考電流產生器
532、534、536、538:中級選擇器

Claims (19)

  1. 一種非揮發性記憶體，包括： 一記憶胞陣列，包括一上方主陣列具有複數條上方位元線、一上方對應陣列具有複數條反相上方位元線、一下方主陣列具有複數條下方位元線與一下方對應陣列具有複數條反相下方位元線； 一選擇電路，包括一第一前級選擇器、一第二前級選擇器、一第三前級選擇器、一第四前級選擇器、一第五前級選擇器、一第一中級選擇器、一第二中級選擇器、一第三中級選擇器、一第四中級選擇器、一第一後級選擇器與一第二後級選擇器； 一參考電流產生器，連接至該第五前級選擇器，該第五前級選擇器將一參考電流傳遞至一第一電流路徑、一第二電流路徑、一第三電流路徑與一第四電流路徑其中之一；以及 一感測電路，連接至一感測線與一反相感測線； 其中，該第一前級選擇器連接至該些上方位元線，且將該些上方位元線其中之一連接至一上方資料線；該第二前級選擇器連接至該些反相上方位元線，且將該些反相上方位元線其中之一連接至一反相上方資料線；該第三前級選擇器連接至該些下方位元線，且將該些下方位元線其中之一連接至一下方資料線；該第四前級選擇器連接至該些反相下方位元線，且將該些反相下方位元線其中之一連接至一反相下方資料線； 其中，該第一中級選擇器的二輸入端分別連接至該上方資料線與該第一電流路徑，且該第一中級選擇器的一輸出端連 接至一上方選擇線；該第二中級選擇器的二輸入端分別連接至該反相上方資料線與該第二電流路徑，且該第二中級選擇器的一輸出端連接至一反相上方選擇線；該第三中級選擇器的二輸入端分別連接至該下方資料線與該第三電流路徑，且該第三中級選擇器的一輸出端連接至一下方選擇線；該第四中級選擇器的二輸入端分別連接至該反相下方資料線與該第四電流路徑，且該第四中級選擇器的一輸出端連接至一反相下方選擇線； 其中，該第一後級選擇器連接至該上方選擇線與該下方選擇線，且將該上方選擇線與該下方選擇線其中之一連接至該感測線；以及，該第二後級選擇器連接至該反相上方選擇線與該反相下方選擇線，且將該反相上方選擇線與該反相下方選擇線其中之一連接至該反相感測線。
  2. 如申請專利範圍第1項所述之非揮發性記憶體，其中該上方主陣列中的一第一主記憶胞與該上方對應陣列中的一第一對應記憶胞組成一第一差動記憶胞，且於一讀取動作時，該第一主記憶胞產生的一第一讀取電流經由該第一前級選擇器、該上方資料線、該第一中級選擇器、該上方選擇線、該第一後級選擇器與該感測線傳遞至該感測電路；以及，該第一對應記憶胞產生的一第二讀取電流經由該第二前級選擇器、該反相上方資料線、該第二中級選擇器、該反相上方選擇線、該第二後級選擇器與該反相感測線傳遞至該感測電路。
  3. 如申請專利範圍第1項所述之非揮發性記憶體，其中該下方主陣列中的一第二主記憶胞與該下方對應陣列中的一第二對應記憶胞組成一第二差動記憶胞，且於該讀取動作時，該第二主記憶胞產生的一第三讀取電流經由該第三前級選擇器、該下方資料線、該第三中級選擇器、該下方選擇線、該第一後級選擇器與該感測線傳遞至該感測電路；以及，該第二對應記憶胞產生的一第四讀取電流經由該第四前級選擇器、該反相下方資料線、該第四中級選擇器、該反相下方選擇線、該第二後級選擇器與該反相感測線傳遞至該感測電路。
  4. 如申請專利範圍第1項所述之非揮發性記憶體，其中該上方主陣列中的一第三主記憶胞與該上方對應陣列中的一第三對應記憶胞組成一第三差動記憶胞，且於一驗證動作的一第一階段時，該第三主記憶胞產生的一第五讀取電流經由該第一前級選擇器、該上方資料線、該第一中級選擇器、該上方選擇線、該第一後級選擇器與該感測線傳遞至該感測電路；以及，該參考電流經由該第五前級選擇器、該第四電流路徑、該第四中級選擇器、該反相下方選擇線、該第二後級選擇器與該反相感測線傳遞至該感測電路。
  5. 如申請專利範圍第4項所述之非揮發性記憶體，其中該第四中級選擇器包括一開關具有一第一端連接至該第四電流路徑、一第二端連接至該反相下方選擇線與該反相下方資料線，且該開關為一閉合狀態使得該開關的該第一端與該第二端彼此連接。
  6. 如申請專利範圍第4項所述之非揮發性記憶體，其中於該驗證動作的一第二階段時，該第三對應記憶胞產生的一第六讀取電流經由該第二前級選擇器、該反相上方資料線、該第二中級選擇器、該反相上方選擇線、該第二後級選擇器與該反相感測線傳遞至該感測電路；以及，該參考電流經由該第五前級選擇器、該第三電流路徑、該第三中級選擇器、該下方選擇線、該第一後級選擇器與該感測線傳遞至該感測電路。
  7. 如申請專利範圍第6項所述之非揮發性記憶體，其中該第三中級選擇器包括一開關具有一第一端連接至該第三電流路徑、一第二端連接至該下方選擇線與該下方資料線，且該開關為一閉合狀態使得該開關的該第一端與該第二端彼此連接。
  8. 如申請專利範圍第1項所述之非揮發性記憶體，其中該下方主陣列中的一第四主記憶胞與該下方對應陣列中的一第四對應記憶胞組成一第四差動記憶胞，且於該驗證動作的該第一階段時，該第四主記憶胞產生的一第七讀取電流經由該第三前級選擇器、該下方資料線、該第三中級選擇器、該下方選擇線、該第一後級選擇器與該感測線傳遞至該感測電路；以及，該參考電流經由該第五前級選擇器、該第二電流路徑、該第二中級選擇器、該反相上方選擇線、該第二後級選擇器與該反相感測線傳遞至該感測電路。
  9. 如申請專利範圍第8項所述之非揮發性記憶體，其中該第二中級選擇器包括一開關具有一第一端連接至該第二電流路徑、一第二端連接至該反相上方選擇線與該反相上方資料線，且該開關為一閉合狀態使得該開關的該第一端與該第二端彼此連接。
  10. 如申請專利範圍第8項所述之非揮發性記憶體，其中於該驗證動作的該第二階段時，該第四對應記憶胞產生的一第八讀取電流經由該第四前級選擇器、該反相下方資料線、該第四中級選擇器、該反相下方選擇線、該第二後級選擇器與該反相感測線傳遞至該感測電路；以及，該參考電流經由該第五前級選擇器、該第一電流路徑、該第一中級選擇器、該上方選擇線、該第一後級選擇器與該感測線傳遞至該感測電路。
  11. 如申請專利範圍第10項所述之非揮發性記憶體，其中該第一中級選擇器包括一開關具有一第一端連接至該第一電流路徑、一第二端連接至該上方選擇線與該上方資料線，且該開關為一閉合狀態使得該開關的該第一端與該第二端彼此連接。
  12. 如申請專利範圍第1項所述之非揮發性記憶體，其中該感測電路包括： 一第一p型電晶體，具有一源極連接至一電壓源，一汲極連接至一第一節點，一閘極連接至一第二節點； 一第二p型電晶體，具有一源極連接至該電壓源，一汲極連接至該第二節點，一閘極連接至該第一節點； 一第三p型電晶體，具有一源極連接至該電壓源，一汲極連接至該第一節點，一閘極接收一第一反相預充電信號； 一第四p型電晶體，具有一源極連接至該電壓源，一汲極連接至該第二節點，一閘極接收該第一反相預充電信號； 一第一n型電晶體，具有一汲極連接至該第一節點，一源極連接至一第三節點，一閘極連接至該第二節點，其中該第三節點連接至該感測線； 一第二n型電晶體，具有一汲極連接至該第二節點，一源極連接至一第四節點，一閘極連接至該第一節點，其中該第四節點連接至該反相感測線； 一第三n型電晶體，具有一汲極連接至該電壓源，一源極連接至該第三節點，一閘極接收一第一預充電信號； 一第四n型電晶體，具有一汲極連接至該電壓源，一源極連接至該第四節點，一閘極接收該第一預充電信號；以及 一第五n型電晶體，具有一汲極連接至該第三節點，一源極連接至該第四節點，一閘極接收一重置信號。
  13. 如申請專利範圍第12項所述之非揮發性記憶體，其中該感測電路更包括： 一第六n型電晶體，具有一汲極連接至該第三節點，一源極連接至一接地端，一閘極接收一偏壓電壓；以及 一第七n型電晶體，具有一汲極連接至該第四節點，一源極連接至該接地端，一閘極接收該偏壓電壓。
  14. 如申請專利範圍第12項所述之非揮發性記憶體，其中該感測電路更包括： 一第一傳輸閘，其中該第一傳輸閘的一輸入端連接至該第一節點，該第一傳輸閘的一輸出端連接至該第三節點，該第一傳輸閘的一第一控制端接收一第二預充電信號以及該第一傳輸閘的一第二控制端接收一第二反相預充電信號；以及 一第二傳輸閘，其中該第二傳輸閘的一輸入端連接至該第二節點，該第二傳輸閘的一輸出端連接至該第四節點，該第二傳輸閘的一第一控制端接收該第二預充電信號以及該第二傳輸閘的一第二控制端接收該第二反相預充電信號。
  15. 如申請專利範圍第14項所述之非揮發性記憶體，其中該感測電路更包括： 一第六n型電晶體，具有一汲極連接至該第三節點，一源極連接至一接地端，一閘極接收一偏壓電壓；以及 一第七n型電晶體，具有一汲極連接至該第四節點，一源極連接至該接地端，一閘極接收該偏壓電壓。
  16. 如申請專利範圍第1項所述之非揮發性記憶體，其中該感測電路包括： 一第一n型電晶體，具有一源極連接至一接地端，一汲極連接至一第一節點，一閘極連接至一第二節點； 一第二n型電晶體，具有一源極連接至該接地端，一汲極連接至該第二節點，一閘極連接至該第一節點； 一第三n型電晶體，具有一源極連接至該接地端，一汲極連接至該第一節點，一閘極接收一第一預充電信號； 一第四n型電晶體，具有一源極連接至該接地端，一汲極連接至該第二節點，一閘極接收該第一預充電信號； 一第一p型電晶體，具有一汲極連接至該第一節點，一源極連接至一第三節點，一閘極連接至該第二節點，其中該第三節點連接至該感測線； 一第二p型電晶體，具有一汲極連接至該第二節點，一源極連接至一第四節點，一閘極連接至該第一節點，其中該第四節點連接至該反相感測線； 一第三p型電晶體，具有一汲極連接至該接地端，一源極連接至該第三節點，一閘極接收一第一反相預充電信號； 一第四p型電晶體，具有一汲極連接至該接地端，一源極連接至該第四節點，一閘極接收該第一反相預充電信號；以及 一第五p型電晶體，具有一汲極連接至該第三節點，一源極連接至該第四節點，一閘極接收一重置信號。
  17. 如申請專利範圍第16項所述之非揮發性記憶體，其中該感測電路更包括： 一第六p型電晶體，具有一汲極連接至該第三節點，一源極連接至一電壓源，一閘極接收一偏壓電壓；以及 一第七p型電晶體，具有一汲極連接至該第四節點，一源極連接至該電壓源，一閘極接收該偏壓電壓。
  18. 如申請專利範圍第16項所述之非揮發性記憶體，其中該感測電路更包括： 一第一傳輸閘，其中該第一傳輸閘的一輸入端連接至該第一節點，該第一傳輸閘的一輸出端連接至該第三節點，該第一傳輸閘的一第一控制端接收一第二預充電信號以及該第一傳輸閘的一第二控制端接收一第二反相預充電信號；以及 一第二傳輸閘，其中該第二傳輸閘的一輸入端連接至該第二節點，該第二傳輸閘的一輸出端連接至該第四節點，該第二傳輸閘的一第一控制端接收該第二預充電信號以及該第二傳輸閘的一第二控制端接收該第二反相預充電信號。
  19. 如申請專利範圍第18項所述之非揮發性記憶體，其中該感測電路更包括： 一第六p型電晶體，具有一汲極連接至該第三節點，一源極連接至一電壓源，一閘極接收一偏壓電壓；以及 一第七p型電晶體，具有一汲極連接至該第四節點，一源極連接至該電壓源，一閘極接收該偏壓電壓。
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