DE60225066T2

DE60225066T2 - Verfahren und Schaltungsanordnung zur Unterdrückung der Hot-Carrier-Injektion

Info

Publication number: DE60225066T2
Application number: DE60225066T
Authority: DE
Inventors: Janardhanan S. Irvine AJIT; Laurentiu San Diego VASILIU
Original assignee: Broadcom Corp
Current assignee: Broadcom Corp
Priority date: 2001-12-03
Filing date: 2002-12-03
Publication date: 2009-04-23
Anticipated expiration: 2022-12-04
Also published as: DE60225066D1; EP1461861B1; WO2003049289A9; WO2003049289A1; EP1461861A1; EP1461861A4

Description

HINTERGRUND DER ERFINDUNG
Gebiet der Erfindung
Die vorliegende Erfindung betrifft integrierte Schaltungen (ICs; Integrated Circuits) wie etwa Schnittstellenschaltungen, die so ausgelegt sind, dass sie verringerte Merkmalsabmessungen wie z. B. 0,13 μm aufweisen. Im Besonderen betrifft die Erfindung ICs mit Schnittstellen (wie etwa Ein-/Ausgabe (I/O; Input/Output)-Schaltungen), die mit vergleichsweise hohen Spannungssignalen von anderen Quellen verbunden werden können, so dass z. B. eine 3,3-Volt-IC mit Signalen aus einer 5-Volt-IC oder jeglichen anderen gesonderten Bereichen verbunden werden kann. Die Erfindung betrifft des Weiteren integrierte Schaltungen, deren Halbleiterelemente so vorgespannt sind, dass Belastungen über die Gate-Oxide und die Übergänge sowie Leckströme auf akzeptablen Niveaus gehalten werden.
Einschlägiger Stand der Technik
Der Trend bei der auf CMOS basierenden Verarbeitungstechnologie geht hin zur Produktion von IC-Kernen, die eine höhere Dichte von Halbleiterelementen wie etwa Transistoren sowie schnellere Taktraten als ihre Vorgänger aufweisen. Auf I/O-Schaltungen, die einen IC-Kern elektrisch mit externen Komponenten koppeln, wird über I/O-Schaltungsflecken (Pads) zugegriffen, die den IC-Kern umgeben. Der IC-Kern und die I/O-Schaltungsflecken werden im Allgemeinen mit der gleichen Verarbeitungstechnologie hergestellt. Es besteht jedoch keine Notwendigkeit, dass sie die gleiche Technologie aufweisen, und hybride Schaltungen sind auf diesem Fachgebiet bekannt. Die vorliegenden erfinderischen Konzepte sind auf eine Vielfalt von Fabrikationstechnologien anwendbar.
Die Leistungsfähigkeit der IC-Kerne kann im Allgemeinen durch eine Verkleinerung der Merkmalsabmessungen der Halbleiterelemente, beispielsweise von Feldeffekttransistoren (FETs; Field Effect Transistors), verbessert werden. Unglücklicherweise kann eine Verkleinerung der IC-Merkmalsabmessungen die maximale Betriebsspannung, der die Halbleiterelemente in der IC widerstehen können, proportional herabsetzen. Beispielsweise widersteht ein mittels eines CMOS-Prozesses mit 0,30 μm-Merkmalen hergestellter I/O-Schaltungsflecken typischerweise einer maximalen Betriebsspannung von ca. 3,6 V. In einem solchen Fall reicht die maximale Betriebsspannung des I/O-Schaltungsfleckens nicht zum Ansteuern der externen Komponenten aus, die eine höhere Spannungserfordernis wie etwa 5 V besitzen. Wenn außerdem die IC mit einer Spannung verbunden wird, die höher als die maximale Betriebsspannung ist, kann die IC ausfallen. Wenn hohe Spannungen über die Drain zur Source von NMOS- und PMOS-Vorrichtungen auftreten, während sie sich in einem leitenden Zustand befinden, besteht die Möglichkeit von Hot-Carrier-Injection (HCI). HCI tritt auf, wenn infolge von größeren Feldern entlang der Kanalrichtung ein kleiner Teil der Kanalträger genügend Energie besitzt, um in die Isolierschicht nahe der Drain überzugehen. In N-Kanal-MOSFETs verursachen in das Oxid übergehende, energiereiche Elektronen Schnittstellenfallen (interface traps) und Oxidabnutzung, was letztendlich zu Gate-Drain-Kurzschlüssen führt. Somit verschlechtert HCI im Laufe der Zeit die Transistorcharakteristiken. Vorrichtungen in der IC und Vorrichtungen in der I/O-Schaltung sind gleichermaßen gegen HCI empfindlich.
Ein Weg zu einer möglichen Auflösung solcher Erfordernisse von Schaltungen mit unangepassten Spannungserfordernissen besteht darin, die Robustheit des Herstellungsprozesses zu erhöhen, beispielsweise durch Erhöhen der Dicke der Gate-Oxidschicht der Halbleiterelemente, aus denen die IC-Schaltungsanordnung besteht. Eine dicke Gate-Oxidschicht kann Halbleiterelemente wie etwa FETs zur Verfügung stellen, welche die Fähigkeit besitzen, eine höhere Spannungserfordernis zu ertragen. Diese Robustheit in Bezug auf die Spannung geht üblicherweise mit einer Verringerung der Leistungsfähigkeit der IC einher, da die dicke Gate-Oxidschicht die Gesamtverstärkung der Vorrichtungen, aus denen die IC besteht, herabsetzt. Eine Verringerung der Verstärkung minimiert den Vorteil, der sich aus einer Verringerung der Merkmalsabmessung ergibt.
Andere Versuche beinhalteten eine Erhöhung der Komplexität des CMOS-Herstellungsprozesses, so dass es mehrere Gruppen von Vorrichtungen gibt, von denen eine jede andere Spannungserfordernisse erfüllt. Jede Gruppe von Vorrichtungen benötigt ein anderes Gate-Oxid. Jedes zusätzliche Gate-Oxid macht eine separate Maske erforderlich. Der resultierende Hybridprozess kann die Herstellungskosten der IC beträchtlich in die Höhe treiben.
Die EP 0 902 517 beschreibt eine I/O-Schaltung (100), deren Ausgang eine Spannung V_PAD empfangt, die zeitweilig höher als eine kritische Spannung V_DS MAX > V_DS1 über Drain und Source eines leitenden ersten N-FET (110, N1) ist, der als Pull-Down-Vorrichtung dient. Der erste N-FET ist durch einen in Reihe geschalteten zweiten N-FET (113, N3) gegen eine durch heiße Elektronen induzierte Verschlechterung geschützt. Eine variable Drain-Source-Spannung V_DS3 ist zu V_DS1 hinzugefügt. Ein Komparator (150) vergleicht die empfangene Spannung V_PAD mit einer Versorgungsspannung V_cc und zieht ein Gate (G) des zweiten N-FET (N3) auf V_PAD oder auf V_cc. Die Leitfähigkeit des zweiten N-FET (N3) wird dadurch so geändert, dass V_PAD auf V_DS1 und V_DS3 verteilt wird. Der Komparator (150) weist auf geeignete Weise zwei P-FETs (P1, P2, 160, 170) auf.
Die EP 0 327 159 beschreibt eine Teilschaltung einer Logikschaltung, die mit einem zusätzlichen Transistor versehen ist, der in Kaskodenschaltung damit verbunden ist, um weitere Transistoren der Teilschaltung gegen Hot-Carrier-Belastung und Hot-Carrier-Verschlechterung zu schützen. In einer Logikschaltung mit Transistoren eines ersten Leitfähigkeitstyps ist ein zusätzlicher Transistor (TB2) des zweiten Leitfähigkeitstyps in Kaskodenschaltung angeordnet. Dieser zusätzliche Transistor ist als Diode oder als Stromquelle in Abhängigkeit von einer Ausgangsspannung (Vo) der Schaltung verbunden. Weitere Aspekte der Erfindung betreffen die Umschalteinrichtungen zum Umschalten des zusätzlichen Transistors (TB2) und den Ort, an dem der zusätzliche Transistor (TB2) eingefügt werden soll.
Ein Weg zum Umgehen der Nachteile der eingangs genannten, bearbeitungsbasierten Lösungen ist die Verwendung eines "Level-Shift"-Chips als eine externe Komponente. Der IC-Kern und die I/O-Schaltungen werden durch den gleichen Prozess hergestellt. Der "Level-Shift-Chip" kann durch einen Prozess hergestellt werden, der die diskreten Spannungserfordernisse unterstützt, indem er die Kernausgangssignale anhebt, um den diskreten Spannungsbereich zu unterstützen, und die externen Treibersignale erniedrigt, um den IC-Kernspannungsbereich zu unterstützen. Ein solcher Level-Shift-Chip kann eine Verschwendung von dringend benötigtem Platz auf einer eng belegten gedruckten Schaltplatte darstellen und die Leistungsfähigkeit verschlechtern.
Eine I/O-Schaltung, die Spannungen zwischen verschiedenen Spannungsniveaus konvertiert, ohne die Leistungsfähigkeit der integrierten Schaltung insgesamt zu verschlechtern, und die Platznutzung auf der gedruckten Schaltplatte oder dem Mehrchip-Substrat maximiert, kann von Vorteil sein. Es wäre ein weiterer Vorteil, wenn eine solche I/O-Schaltung Spannungen nutzen könnte, die an der I/O-Schaltung angeboten werden, um eine solche Schutzvorspannung zur Verfügung zu stellen. Es wäre noch ein weiterer Vorteil, die Vorrichtungen, welche die eigentliche I/O-Schaltung aufweisen, gegen potentiell schädliche Spannungen zu schützen, die während Übergangszuständen auftreten.
Üblicherweise kann eine I/O-Leistungsversorgung um +/–10% und während Übergangszuständen noch beträchtlich stärker variieren. Wenn die I/O-Leistungsversorgung variiert, können Schaltungen an den Gate-Oxiden der Vorrichtungen in der I/O-Schaltung eine höhere Belastung aufweisen; solche Belastungen sind in vielen Prozesstechnologien möglicherweise nicht wünschenswert. Es kann wünschenswert sein, Vorspannungen für verschiedene Vorrichtungen in der I/O-Schaltung so zur Verfügung zu stellen, dass das Gate-Oxid der Vorrichtung unter verschiedenen Betriebsbedingungen selbst dann gegen hohe Spannungen geschützt ist, wenn die Leistungsversorgungsspannung um einen großen Betrag variiert.
Ausführungsformen der vorliegenden Erfindung können beispielsweise optimiert werden, wenn eine 5-Volt-Eingangstoleranz erforderlich ist, selbst wenn die Leistungsversorgungen im stetigen Zustand um +/–10% variieren.
Ausführungsformen der vorliegenden Erfindung sind in einer optimierten Form für I/O-Schaltungen veranschaulicht, bei der eine 5-Volt-+/–10% Eingangstoleranz für den normalen Betriebsbereich erforderlich ist. Zusätzlich werden die erfinderischen Konzepte vorliegend in Bezug auf integrierte CMOS (Complimentary Metal Oxide Semiconductor/komplementärer Metall-Oxid-Halbleiter)-Schaltungen beschrieben. Für den Fachmann dürfte es leicht ersichtlich sein, dass in Bezug auf CMOS-ICs beschriebene Vorgehensweisen problemlos auf jegliche Schaltungen anwendbar sind, die gesonderte Leistungsversorgungs- und/oder Treibersignalanforderungen für unterschiedliche Abschnitte der Schaltungsanordnung besitzen. Das gewählte Beispiel eines CMOS dürfte dem Fachmann vertraut sein. Es ist jedoch keineswegs beabsichtigt, die erfinderischen Konzepte auf CMOS-ICs zu beschränken, da diese Vorgehensweisen ebenso gut auf eine große Vielfalt von Techniken zur Herstellung von integrierten Schaltungen anwendbar sind.
ZUSAMMENFASSUNG DER ERFINDUNG
Eine beispielhafte Schaltungsumgebung, in der die Erfindung verwendbar sein könnte, umfasst eine integrierte Schaltung mit einer Vier-Vorrichtungen-I/O-Schaltung in einer Gegentaktkoguration. Zwei der Vorrichtungen, die als obere Vorrichtungen bezeichnet sind, weisen PMOS (P-channel Metal Oxide Semiconductor; P-Kanal-Metall-Oxid-Halbleiter)-Vorrichtungen auf, und zwei der Vorrichtungen, die als untere Vorrichtungen bezeichnet sind, weisen NMOS (N-channel Metal Oxide Semiconductor; N-Kanal-Metall-Oxid-Halbleiter)-Vorrichtungen auf. Die Vorrichtungen sind so vorgespannt, dass sie gefährliche Spannungen über Vorrichtungsübergänge beseitigen und die Größe der Spannung, die an die Kernschaltungsanordnung weitergeleitet wird, reduzieren. Die Vorspannungen sind von dem Ein-/Ausgabezustand der Schaltung und der Spannung, die der I/O-Schaltungsverbindung (V_PAD) angeboten wird, abgeleitet. Zusätzlich kann die Wannenvorspannung der PMOS-Vorrichtung basierend auf V_PAD entwickelt sein.
Während Übergangszuständen, etwa wenn die Schaltung ihren Zustand ändert, können bei einzelnen Vorrichtungen in der eigentlichen I/O-Schnittstellenschaltung vorübergehend hohe Drain-Source-Spannungen auftreten. Dieser Zustand kann zu einer Hot-Carrier-Injection (HCI) führen. Solche Übergangszustände können vermieden werden durch Implementieren einer Erfassungsschaltung, welche die Übergangszustand erfasst, und durch Verwendung einer Voransteuerschaltung, um die in der betroffenen Schaltung vorhandene hohe Drain-Source-Spannung zu reduzieren. Insbesondere wird dies durch ein Verfahren gemäß Anspruch 1 oder eine Schaltung gemäß Anspruch 3 erreicht.
KURZE BESCHREIBUNG DER FIGUREN
Weitere Merkmale und Vorteile der Erfindung ergeben sich aus einer Beschreibung der folgenden Figuren, in denen sich gleiche Zahlen durchwegs auf ähnliche Gegenstände beziehen.
1 ist eine grafische Darstellung einer beispielhaften Umgebung, in der Ausführungsformen der Erfindung verwendet werden können.
2 ist eine grafische Darstellung einer I/O-Schaltung und -Verbindung gemäß dem Stand der Technik.
3 ist eine schematische Darstellung eines Abschnitts einer CMOS (Complimentary Metal Oxide Semiconductor; komplementärer Metall-Oxid-Halbleiter)-I/O-Schaltung, in der einzelne Gegentakt-Ausgabevorrichtungen gemäß der Darstellung in 2 durch jeweils zwei Vorrichtungen ersetzt sind.
4 ist eine I/O-Schaltung mit einer Wannenvorspannschaltung.
5 ist ein Diagramm zur Veranschaulichung der Beziehung zwischen der Wannenspannung und der Pad-Spannung für den Eingabemodus (bzw. einen Tristate-Modus).
6 ist ein Blockdiagramm einer I/O-Schaltungsanordnungsvorspannung.
7 ist eine grafische Darstellung einer Vorspannung (V_GP1) als Funktion der Pad-Spannung (V_PAD).
8 ist eine grafische Darstellung eines Abschnitts einer Schaltungskonfiguration, die dazu verwendet wird, die Pad-Spannung an die Kernschaltungsanordnung zu liefern.
9A ist eine Schemadarstellung der Erzeugung der Bias_Mid-Spannung.
9B ist eine Schemadarstellung einer alternativen Ausführungsform für die Erzeugung der Bias_Mid-Spannung.
9C ist eine Schemadarstellung einer wieder anderen alternativen Ausführungsform für die Erzeugung der Bias_Mid-Spannung.
10 ist eine Schemadarstellung einer beispielhaften Wannenvorspannschaltung.
11A ist eine Schemadarstellung einer Schaltung, die zum Erzeugen von V_GP1 verwendet wird.
11B ist eine Schemadarstellung zur Veranschaulichung der Erzeugung von V_DDO–V_TP gemäß der Darstellung in 11A.
11C ist ein Diagramm zur Veranschaulichung der Beziehung zwischen Bias_Mid und V_PAD.
11D ist eine Schemadarstellung, die eine beispielhafte Darstellung einer Ausgestaltung von Block 901 als Transistor zeigt.
12 ist eine Schemadarstellung einer Schaltung, die verwendet werden kann, um eine Einschaltbelastung von Vorrichtungen zu verhindern.
13 ist ein Schaltungs- und Blockdiagramm eines Abschnitts einer Überspannungsschutzschaltung.
14 ist eine Schemadarstellung zur Veranschaulichung einer Modifikation von 9A.
15 ist eine Schemadarstellung zur Veranschaulichung einer Ausgestaltung von Block 1401 als Transistor.
16 ist eine Schemadarstellung zur Veranschaulichung einer Transistorausführung von 14.
17 ist eine Schemadarstellung einer Schaltung, die verwendet werden kann, um eine Belastung an Vorrichtungen zu verhindern, wenn Spannungsspitzen an einem I/O-Pad auftreten.
18 ist eine Schemadarstellung einer Schaltung mit mehreren der vorausgehend veranschaulichten Schaltungsdetails.
19 ist ein Ablaufdiagramm, das ein Verfahren gemäß der vorliegenden Erfindung zum Verhindern einer Belastung an einer bestimmten Vorrichtung während eines Übergangszustands beschreibt.
20 ist ein Funktionsdiagramm gemäß der vorliegenden Erfindung, das das in 19 beschriebene Verfahren implementiert.
21 ist eine Schemadarstellung einer Schaltung, welche eine erste Ausführungsform des in 20 beschriebenen Funktionsdiagramms zeigt.
22 ist eine Schemadarstellung einer Schaltung, die eine zweite Ausführungsform des Funktionsdiagramms von 20 zeigt.
23 ist eine Schemadarstellung einer Schaltung, die eine dritte Ausführungsform des Funktionsdiagramms von 20 zeigt.
DETAILLIERTE BESCHREIBUNG DER ERFINDUNG
1 ist eine grafische Darstellung einer beispielhaften Umgebung, in der Ausführungsformen der Erfindung verwendet werden können. In 1 ist ein Personalcomputersystem allgemein unter 101 dargestellt. In dem Computersystem befindet sich eine Schaltplatine 103, auf der ein CPU-IC-Chip 105 montiert ist. Die CPU ist von einem Typ, der 3,3 V als Versorgungsspannung verwendet. Ein Tastaturschnittstellen-IC-Chip 107 ist ebenfalls auf der Schaltplatine 103 montiert. Die Tastaturschnittstellen-IC verwendet eine Versorgungsspannung von 5,0 V. Die CPU 105 ist mit dem Keyboard-Chip 107 gekoppelt. Die CPU 105 kann von einem Typ sein, der integrierte Vorrichtungen enthält, welche durch Verbinden mit einer Vorrichtung, die eine höhere Versorgungsspannung aufweist, beschädigt werden können. Wegen der Verschiedenheit der Versorgungsspannungen, die in solchen Situationen vorliegen kann, kann eine Ausgabeschaltung, die die höheren Schnittstellenspannungen kompensieren kann, von Nutzen sein.
2 ist eine grafische Darstellung einer I/O-Schaltung und -Verbindung gemäß dem Stand der Technik. Eine gemeinsame I/O-Schaltung weist eine Pull-up-Vorrichtung wie etwa eine PMOS (P-channel Metal Oxide Semiconductor/P-Kanal-Metall-Oxid-Halbleiter)-Vorrichtung 215 und eine Pull-down-Vorrichtung wie etwa eine NMOS (N-channel Metal Oxide Semiconductor/N-Kanal-Metall-Oxid-Halbleiter)-Vorrichtung 217 auf, wie beispielsweise in 2 veranschaulicht ist. Die Vorrichtungen 215 und 217 sind an einem Ein-/Ausgangs(I/O)-Pad 219 miteinander gekoppelt. Das Substrat für die NMOS-Vorrichtung ist üblicherweise mit dem Massepotential gekoppelt, wie z. B. unter 221 gezeigt ist. Das Substrat für die NMOS-Vorrichtung ist typischerweise ein Substrat, das für den gesamten IC-Chip gemeinsam ist, auf dem sie sich befindet. PMOS-Vorrichtungen werden im Allgemeinen in ihrer eigenen isolierten Wanne (well) hergestellt.
Bei der Deep Submicron-Herstellung können die integrierten Einzelvorrichtungen nur begrenzte Differentialspannungen über ihre Übergänge ertragen. Üblicherweise ist die Spannung, die über die Übergänge ertragen werden kann, in der Größenordnung von 2,5 V.
In der Darstellung von 2 ist der Pad 219 mit einer 5-Volt-Schaltung verbunden, weshalb der Pad üblicherweise Spannungen in der Gegend von 5,5 V ausgesetzt sein kann. Ein an den Pad 219 angelegtes 5-Volt-Signal kann die Vorrichtungen im Chip 105 belasten. Wenn das Gate 205 der Vorrichtung 217 beispielsweise auf einem Null-Volt-Potential liegt, kann die Spannung über das 205– 203 Gate-Oxid 5 V übersteigen und dadurch die Vorrichtung 217 belasten. Aus diesem Grund kann mehr als eine Vorrichtung verwendet werden, um die Spannungen in Pull-up- und Pull-down-I/O-Schaltungen aufzuteilen.
3 ist eine schematische Darstellung eines Abschnitts einer MOS (Metal Oxide Semiconductor; Metall-Oxid-Halbleiter)-I/O-Schaltung, in der jede der in 2 veranschaulichten Gegentakt-Ausgabevorrichtungen durch zwei Vorrichtungen ersetzt ist. D. h., die Ausgabevorrichtung 215 ist durch die Vorrichtungen 301 und 303 ersetzt, und die Vorrichtung 217 ist durch die Vorrichtungen 305 und 307 ersetzt. Indem die Vorrichtungen 215 und 217 durch jeweils zwei Vorrichtungen ersetzt sind, kann die am Pad 309 auftretende Ausgangsspannung sicher über die zwei oberen (301 und 303) und die zwei unteren (305 und 307) I/O-Vorrichtungen aufgeteilt werden. Die Gates der mittleren NMOS-Vorrichtung 303 und der mittleren PMOS-Vorrichtung 305 sind auf mittelhohe Potentiale vorgespannt, um exzessive Spannungen bei verschiedenen Spannungen des I/O-Pads 309 zu vermeiden. Die Vorrichtungen 305 und 307 sind in Reihe gekoppelt und zwischen dem I/O-Pad 309 und der Masse angeordnet. Insbesondere ist die Source der Vorrichtung 305 mit der Drain der Vorrichtung 307 gekoppelt. Die Vorrichtungen 301 und 303 sind in Reihe gekoppelt und zwischen V_DDO und dem I/O-Pad 309 angeordnet. Insbesondere ist die Drain der Vorrichtung 301 mit der Source der Vorrichtung 303 gekoppelt.
4 ist eine I/O-Schaltung 404 mit einer Wannenvorspannschaltung. Die Vorrichtungen 301 und 303 sind in Wannen hergestellt, die schematisch unter 400 und 402 veranschaulicht sind und sich im Wesentlichen auf einem schwebenden Potential befinden. Da Vorrichtungen in Wannen, die auf einem schwebenden Potential liegen, Probleme wie etwa ein Latch-up der Vorrichtung aufweisen können, können Wannen üblicherweise mit einer bekannten Vorspannung gekoppelt sein. Die Wannen der Vorrichtungen 301 und 303 sind mit dem höchsten Schaltungspotential gekoppelt, das unter Verwendung der Wannenvorspannschaltung 401 verfügbar ist. Die Eingänge an die Wannenvorspannschaltung sind die Pad-Spannung, die am I/O-Pad 309 anliegt, V_DDO und die Spannung V_GP1, die in 7 veranschaulicht sind.
Während des Betriebs der I/O-Schaltung 404 in einem Ausgabemodus (wenn sich der Pad 309 in einem Ausgangsansteuermodus befindet) sind die Wannen 400 und 402 mit V_DDO gekoppelt. Wenn sich der Pad 309 in einem Eingabemodus befindet, hängt die Wannenspannung von der Pad-Spannung ab. Im Ausgangfreigabemodus ist V_Well = V_DDO.
Wenn sich die I/O-Schaltung 404 in einem Eingabemodus befindet (wenn sich der Pad 309 in einem Eingabemodus befindet), hängt V_Well sowohl von der Eingangs (Pad)-Spannung V_PAD als auch von V_DDO ab. Wenn V_PAD weniger als V_DDO ist, während sich die I/O-Schaltung 404 im Eingabemodus befindet, gilt V_Well V_DDO. Wenn V_PAD größer als V_DDO ist, gilt V_Well = V_PAD. Ein Diagramm dieser Beziehung ist in 5 dargestellt.
5 ist ein Diagramm zur Veranschaulichung der Beziehung zwischen der Wannenspannung und der Pad-Spannung für die I/O-Schaltung in einem Eingabezustand (oder einem Tristate-Zustand). Wie aus dem Diagramm hervorgeht, ist die Wannenspannung gleich V_DDO, wenn die Pad-Spannung weniger als V_DDO ist. Wenn die Pad-Spannung größer als V_DDO ist, ist die Wannenspannung gleich der Pad-Spannung. Die Wannenspannung kann daher entsprechend den sich ändernden Schaltungsbedingungen geändert werden.
6 ist ein Blockdiagramm der Vorspannung der I/O-Schaltungsanordnung 600. Wenn sich die I/O-Schaltungsanordnung 600 im Eingabemodus befindet, legt die erste Vorspannschaltung 47 das Gate 403 der Vorrichtung 301 auf V_DDO fest. Im Ausgabemodus wird die Vorrichtung 301 durch einen Eingang von der ersten Vorspannschaltung 407 in Entsprechung dazu gesteuert, ob eine hoher oder niedriger Wert an dem Pad 309 ausgegeben wird.
Im Eingabemodus liefert die zweite Vorspannschaltung 405 die Gate-Spannung V_GP1 an das Gate der Ausgabevorrichtung 303. Die an das Gate der Ausgabevorrichtung 303 gelieferte Gate-Spannung V_GP1 variiert von einer mittelhohen Leistungsversorgungsspannung wie etwa V_DDC, die gleich 1,2 V ist, und der Pad-Spannung, die der Schaltung am I/O-Pad 309 angeboten wird. Eine solche Vorspannung verhindert eine Beschädigung der Vorrichtung 303 durch ein Spannungspotential über deren Übergänge.
7 ist eine grafische Darstellung der Vorspannung V_GP1 als Funktion der Pad-Spannung (V_PAD). Wenn V_PAD weniger als V_DDO ist, ist die an das Gate der Ausgabevorrichtung 303 gelieferte V_GP1 gleich der mittelhohen Versorgungsspannung V_DDC. Wenn V_PAD größer als V_DDO ist, ist die an das Gate der Ausgabevorrichtung 303 gelieferte V_GP1 gleich V_PAD. Auf diese Weise kann die Spannung zwischen dem Gate der Vorrichtung 303 und dem Pad 309 in einem sicheren Bereich gehalten werden, um eine Beschädigung des Übergangs zu verhindern.
Zusammenfassend ist zum Betrieb der Schaltung von 6 folgendes zu sagen, wenn sich die Schaltung 600 in einem Ausgabemodus befindet: Die Wannenvorspannschaltung 401 legt die Wannen der Vorrichtungen 301 und 303 auf V_DDO fest. Das Gate der unteren PMOS-Vorrichtung 307 ist auf eine mittelhohe Spannung wie etwa V_DDC = 1,2 V festgelegt. Das Gate der oberen NMOS-Vorrichtung 305 ist auf eine mittelhohe Spannung wie etwa V_DDP = 2,5 V festgelegt.
Wenn sich die Schaltung 600 nicht im Ausgabemodus befindet, d. h. im Tristate- oder Eingabemodus, sind die obere PMOS-Vorrichtung 301 und die untere NMOS-Vorrichtung 307 abgeschaltet, und die Vorrichtungen 303 und 305 sind eingeschaltet und teilen die Spannungen der Ausgangsschaltung auf.
Die Gate-Spannung der oberen NMOS-Vorrichtung 305 wird von der dritten Vorspannschaltung 409 gesteuert. In einem Eingabe- oder Tristate-Modus erhöht die dritte Vorspannschaltung 409 die Basisspannung, wenn die Pad-Spannung über einen bestimmten Schwellwert wie beispielsweise V_DDP von gleich 2,5 V zunimmt.
Die vierte Vorspannschaltung 411 arbeitet auf ähnliche Weise wie die erste Vorspannschaltung 407. Beide Vorspannschaltungen 407 und 411 arbeiten in einem digitalen Modus, wobei sie in Abhängigkeit von der erforderlichen Ausgangsspannung des I/O-Pads 309 entweder eine erste oder eine zweite Spannung liefern. In einem ersten Betriebsmodus schaltet die erste Vorspannschaltung 407 zwischen einer ersten Spannung V_DDO und einer zweiten, niedrigeren Spannung V_DDC um. Die Gate-Vorspannschaltung 411 schaltet zwischen einem Anlegen von V_DDP und Massepotential an das Gate der Vorrichtung 307 um.
8 ist eine grafische Darstellung einer Schaltungskonfiguration, die verwendet wird, um die Pad-Spannung an die Kernschaltungsanordnung zu liefern. Der V_PAD-Eingang ist mit der Kernschaltungsanordnung 803 durch eine NMOS-Vorrichtung 801 gekoppelt. Das Gate der NMOS-Vorrichtung 801 empfängt Bias_Mid als seine Steuerspannung. Eine solche Anordnung schützt die Gate-Source-Spannung der Vorrichtung 801 und verhindert außerdem, dass hohe Spannungen vom Eingang in die Kernschaltungsanordnung eingekoppelt werden, wenn sie sich im Eingabezustand (Tristate-Zustand) oder Ausgabezustand befindet.
Ein Gesichtspunkt des I/O-Systems mit den Vorrichtungen 301, 303, 305 und 307 ist, dass eine beliebige Anzahl solcher Vorrichtungen parallel hinzugefügt werden kann, um ein jegliches erforderliches Niveau von Ansteuersignalen zur Verfügung zu stellen.
9A ist eine Schemadarstellung zur Veranschaulichung davon, wie die Bias_Mid-Spannung erzeugt wird. Der Block 901 ist ein Schaltnetz, das seinen Bias_1-Ausgang zwischen den Spannungen V_DDO (bei dem vorliegenden Beispiel nominal 3,3 V) und V_DDC (bei dem vorliegenden Beispiel nominal 1,2 V) umschaltet. Die Vorrichtung 905 ist ebenso wie die Vorrichtungen 907 und 909 eine PMOS-Vorrichtung. Die Vorrichtung 907 schaltet ein, wenn der Ausgang freigegeben ist oder V_PAD niedrig ist. Wenn die Vorrichtung 907 eingeschaltet ist, ist Bias_Mid mit V_DDP gekoppelt. Wenn der Ausgang nicht freigegeben ist, d. h. der Pad befindet sich im Tristate-Modus (nur Eingabemodus) und V_PAD ist hoch, ist Bias_1 gleich V_DDO, und die Vorrichtung 905 lädt den Punkt 911 auf Bias_1 minus V_TP, wobei V_TP der Schwellwert der Vorrichtung 905 ist, und entsprechend wird die Spannung über die Vorrichtung 905 abgesenkt. Wenn Bias_Mid größer als die Summe von V_DDP und V_TP ist, zieht die Vorrichtung 909 Strom von dem Knoten 911, so dass die Summe von V_DDP plus V_TP der maximale Wert für Bias_Mid ist. Bias_Mid liegt immer zwischen (V_DDP + V_TP) und (V_DDO – V_TP), unabhängig davon, ob (V_DDP + V_TP) oder (V_DDO – V_TP) größer ist. Ein typischer Wert der Schwellenspannung V_TP ist 0,5 V. Der tatsächliche Wert von Bias_Mid ist durch die relativen Größen der Vorrichtungen 907 und 909 bestimmt.
9B ist eine Schemadarstellung eines alternativen Beispiels, die veranschaulicht, wie die Spannung Bias_Mid erzeugt wird. Der Block 901 ist ein Schaltnetz, das seinen Ausgang Bias_1 zwischen den Spannungen V_DDO (bei dem vorliegenden Beispiel nominal 3,3 V) und V_DDC (bei dem vorliegenden Beispiel nominal 1,2 V) umschaltet. Die Vorrichtung 905 ist ebenso wie die Vorrichtung 907 eine PMOS-Vorrichtung. Die Vorrichtung 909B ist eine NMOS-Vorrichtung. Die Vorrichtung 907 schaltet ein, wenn der Ausgang freigegeben ist oder V_PAD niedrig ist. Wenn die Vorrichtung 907 eingeschaltet ist, ist Bias_Mid mit V_DDP gekoppelt. Wenn der Ausgang nicht freigegeben ist, d. h. der Pad befindet sich im Tristate-Modus (nur Eingabemodus), und wenn während dieser Zeit V_PAD hoch ist, ist Bias_1 gleich V_DDO, und die Vorrichtung 905 lädt den Punkt 911 auf Bias_1 minus V_TP, wobei V_TP der Schwellwert der Vorrichtung 905 ist, und entsprechend wird die Spannung über die Vorrichtung 905 abgesenkt. Wenn Bias_Mid größer als die Summe (V_DDP + V_TP) ist, zieht die Vorrichtung 909b Strom von dem Knoten 911, so dass (V_DDP + V_TP) der maximale Wert für Bias_Mid ist. Bias_Mid liegt immer zwischen (V_DDP + V_TN) und (V_DDO – V_TP), unabhängig davon, ob (V_DDP + V_TN) oder (V_DDO – V_TP) größer ist. Ein typischer Spannungswert für die Schwellenspannung V_TP ist 0,5 V. Der tatsächliche Wert von Bias_Mid ist durch die relativen Größen der Vorrichtungen 907 und 909b bestimmt.
9C ist eine Schemadarstellung eines wieder anderen alternativen Beispiels für die Erzeugung der Spannung Bias_Mid. Bei dieser Schaltung ist Bias_Mid immer weniger als (V_DDP + V_TP) und größer als (V_DDO – V_TN).
10 ist eine Schemadarstellung einer beispielhaften Wannenvorspannschaltung. Die Vorrichtung 1001 koppelt bei ihrem Einschalten den I/O-Pad 309 mit der Wanne 1005. Die Vorrichtung 1003 koppelt bei ihrem Einschalten V_DDO mit der Wanne 1005. Wenn V_PAD weniger als V_DDO ist, ist die Gate-Source der Vorrichtung 1001 weniger als die Schwellenspannung der Vorrichtung 1001, und die Vorrichtung 1001 wird abgeschaltet. Wenn V_GP1 niedrig (z. B. 1,2 V) ist, ist die Vorrichtung 1003 leitend, wodurch die Wanne 1005 auf V_DDO festgelegt wird. Wenn V_PAD gleich V_DDO oder größer ist, beginnt die Vorrichtung 1001 einzuschalten und koppelt dadurch die Wanne 1005 mit V_PAD.
11A ist eine Schemadarstellung einer Schaltung, die verwendet wird, um V_GP1 zu erzeugen. Bias_1 schaltet zwischen V_DDO (3,3 V) und V_DDC (1,2 V) um. Die Vorrichtung 1101 koppelt Bias_1 mit V_GP1. Wenn Bias_1 3,3 V beträgt, ist die Vorrichtung 1101 abgeschaltet, und wenn Bias_1 1,2 V beträgt, ist V_GP1 auf 1,2 V festgelegt. Wenn V_PAD an 309 größer als V_DDO ist, beginnt die Vorrichtung 1103 zu leiten, weil das Gate der Vorrichtung 1103 auf (V_DDO – V_TP) festgelegt ist, und V_GP1 ist dadurch mit V_PAD gekoppelt.
11B zeigt eine Schaltung, die zum Erzeugen von (V_DDO – V_TP) verwendet werden kann. Die starke obere PMOS-Vorrichtung lädt den Knoten 1150 auf (V_DDO–V_TP). Zusätzlich zu den Problemen, die entstehen können, wenn ein unterer Versorgungsspannungs-Chip mit einem Chip auf einer höheren Spannung verbunden wird, können "Einschaltbelastungs"-Probleme vorliegen, die entstehen können, wenn eine Schaltungsanordnung eingeschaltet wird und die Versorgungseinrichtungen, die Schutzvorspannungen liefern, ihre volle Spannung noch nicht erreicht haben. In einem solchen Fall kann eine an einem I/O-Pad vorliegende Spannung Vorrichtungen belasten, die mit diesem I/O-Pad gekoppelt sind.
11C ist ein Diagramm zur Veranschaulichung der Beziehung zwischen Bias_Mid und V_PAD. Bias_Mid ist auf 2,5 V eingestellt und bleibt auf 2,5 V, bis V_PAD über 2,5 V ansteigt. Danach folgt Bias_Mid Zunahmen mit V_PAD und wird gleich einer höheren Spannung, wenn V_PAD über einen bestimmten Wert ansteigt.
11D ist eine Schemadarstellung, die eine beispielhafte Veranschaulichung einer Ausgestaltung von Block 901 als Transistor zeigt.
12 ist eine Schemadarstellung einer Schaltung, die verwendet werden kann, um eine Einschaltbelastung von Vorrichtungen zu verhindern. Die in 12 veranschaulichte Schaltung kann verwendet werden, um die Spannung Bias_Mid zu erzeugen, wenn V_DDO unter ihrem Nennwert liegt. Wenn Bias_Mid vorhanden ist, sind die Vorrichtungen 305 und 307, die in 8 gezeigt sind, vor Überspannungsproblemen am Übergang geschützt, obwohl die Spannungen, die üblicherweise für die Erzeugung von Bias_Mid verwendet würden, wie in 9 erläutert ist, nicht vorliegen.
In 12 sind die Vorrichtungen 1201, 1203 und 1205 als eine Reihe von diodengekoppelten Transistoren angeordnet, so dass eine Schwellenspannung V_TP (bei dem vorliegenden Beispiel gleich ca. 0,5 V) über jede Vorrichtung abgesenkt wird, wenn sie leitend ist. Wenn die Vorrichtung 1207 leitet, ist die Pad-Spannung minus die Schwellenspannung der Vorrichtungen 1201, 1203, 1205 und 1207 mit Bias_Mid gekoppelt. Die Vorrichtung 1207 wirkt im Wesentlichen als ein Schalter.
Als ein Beispiel sei angenommen, dass V_DDO anfänglich 0 V beträgt. 0 V am Gate der Vorrichtung 1209 schaltet diese ein. In diesem Fall lädt der Punkt 1211 auf ein Potential nahe der Pad-Spannung, da die Vorrichtung 1213 ausgeschaltet ist. Der Punkt 1211 ist mit dem Gate der Vorrichtung 1214 gekoppelt und schaltet dadurch die Vorrichtung 1214 aus. Da V_DDO 0 V beträgt, schaltet die PMOS-Vorrichtung 1219 ein, was dazu führt, dass das Gate der Vorrichtung 1207 mit Bias_Mid gekoppelt wird. Dies führt dazu, dass die Pad-Spannung minus die Schwellenspannung der Vorrichtungen 1201, 1203, 1205 und 1207 mit Bias_Mid gekoppelt wird. Wenn V_DDO niedrig ist, liefert die Vorrichtung 1215 einen Stromleckpfad für Bias_Mid zu V_DDC oder V_DDP. Wenn V_DDO niedrig ist, schaltet der Strang 1217 ein, und die Pad-Spannung wird mit Bias_Mid gekoppelt. Die Vorrichtungen 1220, 1221, 1223 und 1225 dienen als Schutz für die Vorrichtung 1209 für den Fall, dass V_PAD hoch und V_DDO niedrig ist.
Wenn V_DDO hoch ist, wird der Punkt 1211 auf Bias_Mid festgelegt, weil die Vorrichtung 1213 einschaltet. Wenn V_DDO hoch ist, wird die Vorrichtung 1219 abgeschaltet und die Vorrichtung 1213 eingeschaltet, wodurch das Potential an der Basis der Vorrichtung 1207 auf V_PAD angehoben wird, so dass die Vorrichtung 1207 abgeschaltet wird. Ferner schaltet die Vorrichtung 1215 aus, wenn V_DDO hoch ist.
13 ist ein Schaltungs- und Blockdiagramm eines Abschnitts einer Überspannungsschutzschaltung. Die Vorrichtung 1001 stellt einen Schutzmechanismus für die Wannenvorspannung zur Verfügung. Wenn V_DDO um V_TP oder mehr unter der Pad-Spannung liegt, schaltet die Vorrichtung 1001 ab. Wenn die Vorrichtung 1001 einschaltet, ist die Wanne über die Vorrichtung 1001 mit dem Pad gekoppelt, wodurch die Wanne auf V_PAD vorgespannt ist.
Desgleichen ist die Vorrichtung 1301 zwischen den Pad und P_Gate, das Gate der PMOS-Vorrichtung 303, die in 6 gezeigt ist, gekoppelt. Das Gate der Vorrichtung 1301 ist so vorgespannt, dass die Vorrichtung 1301 einschaltet, wenn V_DDO um V_TP oder mehr unter der Pad-Spannung liegt, und P_Gate mit der Pad-Spannung koppelt; wenn V_DDO niedrig ist, hängt das Spannungsniveau von P_Gate somit nicht von V_DDO ab und nimmt stattdessen das Spannungsniveau von der Spannung am Pad.
14 ist eine Schemadarstellung zur Veranschaulichung einer Modifikation von 9. In 14 ist der Block 901 vom Bias_Mid-Signal abgekoppelt, wenn V_DDO niedriger als sein Nennwert ist. Die Abkopplung wird unter Verwendung von Block 1401 bewirkt. Wenn V_DDO unter seinem Nennwert liegt, wird der Knoten V_pwr unter Verwendung von Block 1401 als Schalter von V_DDP abgekoppelt. Wenn V_DDO seinen Nennwert erreicht hat, wird der Knoten V_pwr unter Verwendung von Block 1401 mit V_DDP gekoppelt.
15 ist eine Schemadarstellung zur Veranschaulichung einer Ausgestaltung von Block 1401 als Transistor. Wenn V_DDO größer als ein bestimmter Wert ist, wird der NMOS 1507 eingeschaltet, wodurch das Gate von PMOS 1505 mit V_DDC verbunden wird. Das Verbinden des Gate des PMOS 1505 mit V_DDC schaltet 1505 ein, wodurch V_pwr mit V_DDP verbunden wird. Wenn V_DDO unter einem bestimmten Wert liegt, wird der NMOS 1507 abgeschaltet, und der PMOS 1506 wird eingeschaltet, wodurch das Gate des PMOS 1505 mit Bias_Mid verbunden wird, so dass der PMOS 1505 abgeschaltet und V_pwr von V_DDP getrennt wird.
16 ist eine Schemadarstellung zur Veranschaulichung einer Ausgestaltung der in 14 veranschaulichten Schaltungsanordnung als Transistor.
17 ist eine Schemadarstellung einer Schaltung, die verwendet werden kann, um eine Belastung von Vorrichtungen zu verhindern, wenn Spannungsspitzen an einem I/O-Pad auftreten. Wenn vorübergehende Spannungen auftreten, ändert sich die Spannung Bias_Mid augenblicklich aufgrund des Gate, um eine Überlappungskapazität (Cgd) des Treiber-NMOS abzuführen. Eine Kapazität (Cbm) ist am bias_mid-Knoten angeordnet, so dass die vorübergehende Spannung am Pad (V_pad, transient) zwischen Cgd und Cbm in Abhängigkeit von dem Verhältnis der Kapazitäten aufgeteilt wird, was die zusätzliche vorübergehende Spannung an bias_mid (V_bm, transient) ergibt: ΔV_bm, transient = (Cgd / (Cgd + Cbm)·ΔV_pad, transient.
Wenn vorübergehende Spannungen auftreten, ändert sich außerdem die Spannung V_GP1 am Gate des PMOS 207 augenblicklich aufgrund des Gate, um die Überlappungskapazität (Cgdp) des Treiber-PMOS abzuführen. Eine Kapazität (Cgp) ist am Gate-Knoten des PMOS 207 angeordnet, so dass die vorübergehende Spannung am Pad (V_pad, transient) in Abhängigkeit von dem Verhältnis der Kapazitäten zwischen Cgdp und Cgp aufgeteilt wird, was die zusätzliche vorübergehende Spannung am Gate des PMOS 207 (V_GP1 + transient) ergibt: Δ(VGP1 + transient) = (Cgdp/(Cgdp + Cgp))·Δ(V_pad, transient).
18 ist eine Schemadarstellung einer Schaltung, die mehrere vorausgehend veranschaulichte Schaltungsdetails aufweist. Die in 18 veranschaulichten Transistoren sind sämtlich 2,5 V-Vorrichtungen. Die maximal ausgegebene Pad-Spannung beträgt 3,6 V, und die maximale Eingangsspannung 5,5 V. Die typischen Werte der Leistungsversorgungen sind V_DDO = 3,3 V, V_DDP = 2,5 V, V_DDC = 1,2 V, V_SSC = 0 V, und V_SSO = 0 V. Der Betrieb der Schaltung von 18 unter verschiedenen Betriebsbedingungen ist im Nachfolgenden zusammengefasst.
Wenn sich der I/O-Pad 309 in einem Ausgangfreigabemodus befindet (d. h. OE (Output Enable) ist hoch), ist die maximale Pad-Spannung V_DDO. V_GP1 am Gate der PMOS-Vorrichtung 303 über die NMOS Transistoren 1101 und 1801 mit V_DDC gekoppelt, und somit ist die PMOS-Vorrichtung 303 eingeschaltet. Der Block 901 erzeugt eine Ausgangsspannung Bias_1 von V_DDC, und entsprechend ist die PMOS- Vorrichtung 907 eingeschaltet, die Dauerzustandspannung von Bias_Mid ist V_DDP, und die PMOS-Vorrichtung 905 ist abgeschaltet.
Wenn der Ausgang des I/O-Pads 309 deaktiviert ist (d. h. OE ist niedrig) und die Pad-Spannung unter einem vorgegebenen Wert liegt, ist V_GP1 am Gate des PMOS 303 schwebend, wenn die Pad-Spannung unter V_DDO liegt. Der Block 901 erzeugt eine Ausgangsspannung Bias_1 von V_DDC, und entsprechend ist die PMOS-Vorrichtung 907 eingeschaltet, der Dauerzustandswert der Spannung Bias_Mid ist V_DDP, und in diesem Zustand ist die PMOS-Vorrichtung 905 abgeschaltet.
Wenn der Ausgang des I/O-Pads 309 deaktiviert ist (d. h. OE ist niedrig) und die Pad-Spannung über einem vorgegebenen Wert liegt, erzeugt der Block 901 eine Ausgangsspannung Bias_1 von V_DDO, und entsprechend ist die PMOS-Vorrichtung 907 abgeschaltet, die PMOS-Vorrichtung 905 ist eingeschaltet, und der Dauerzustandswert von Bias_Mid liegt zwischen (V_DDO – V_TP) als Minimalwert und (V_DDP + V_t) als Maximalwert, wobei V_TP und Vt aufgrund der Einschalt-Schwellenspannungen der Transistoren 905 bzw. 909b Offset-Spannungen sind. V_GP1 am Gate der PMOS-Vorrichtung 303 ist mit der Pad-Spannung gekoppelt, wenn die Pad-Spannung größer als V_DDO ist.
Die Kondensatoren C_bm und C_gp in 18 werden verwendet, um sicher zu stellen, dass die Spannung Bias_Mid und die Spannung V_GP1 jeweils auf wünschenswerten Niveaus gehalten werden, wenn vorübergehende Spannungen am Pad auftreten, wie im Zusammenhang mit 17 beschrieben wurde.
19 ist ein Ablaufdiagramm zur Beschreibung einer Ausführungsform eines erfindungsgemäßen Verfahrens zum Verhindern einer Belastung an einer bestimmten Vorrichtung in der I/O-Schaltung während eines Übergangszustands. Wenn beispielsweise der Pad 309 (3) aus dem Eingabemodus, in dem V_PAD = 5 V (im schlimmsten Fall 5,5 V) beträgt, in den Ausgangfreigabemodus mit niedrigem Ausgang geschaltet wird, könnte die Vorrichtung 305 einer hohen vorübergehenden Drain-Source-Spannung ausgesetzt sein, die zu Hot-Carrier-Injection führen könnte. Insbesondere wenn sich diese Zustandsänderung ereignet, wird das Gate der Vorrichtung 307 hoch gezogen, was dazu führt, dass sie einschaltet. Hierdurch wird das Potential an der Source der Vorrichtung 305 nahezu gleich V_SSO (nominal 0 V), während das Potential an der Drain der Vorrichtung 305 bei V_PAD = 5 V liegt. Diese hohe Drain-Source-Spannung kann zu Hot-Carrier-Injection (HCI) in der Vorrichtung 305 führen, wenn sie sich in einem leitenden Zustand befindet, was zu einer Verschlechterung der Vorrichtung führen kann.
Gemäß den Schritten 1905 und 1910 von 19 werden eine Eingangsspannung am Pad 309 (V_PAD) und eine Bezugsspannung (V_DDO, nominal 3,3 V) erfasst. Als Nächstes werden gemäß Schritt 1915 diese zwei Spannungen verglichen. Wenn die Eingangsspannung die Bezugsspannung übersteigt (V_PAD > V_DDO), ist das Potential für einen Übergangszustand, der zu HCI führen könnte, über die Vorrichtung 305 vorhanden. Wenn dieser Zustand vorliegt, wird in Schritt 1920 die Voransteuerschaltung 2010 freigegeben, und die Gate-Spannung der Vorrichtung 307 wird gemäß Schritt 1925 verringert, wodurch die Leitfähigkeit vom Drain zur Source verringert und das Einschalten der Vorrichtung 307 verlangsamt wird. Dies verhindert ein Leiten der Vorrichtung 305, indem ihr Pfad zur Masse blockiert wird, wodurch die Möglichkeit von HCI verringert wird. Wenn die Eingangsspannung unter der Bezugsspannung liegt (V_PAD < V_DDO), liegen keine HCI-Bedingungen vor, und gemäß Schritt 1918 werden keine Maßnahmen ergriffen.
20 ist ein Funktionsschaltbild gemäß der Erfindung, das das in 19 beschriebene Verfahren implementiert. Wie vorstehend beschrieben wurde, umfassen die Vorrichtungen 301 und 303 den Pull-up-Abschnitt der I/O-Schaltung, während die Vorrichtungen 305 und 307 den Pull-down-Abschnitt der I/O-Schaltung umfassen. Die vorliegende Ausführungsform der Erfindung ist dazu ausgelegt, die Vorrichtung 305 gegen hohe, vorübergehende Drain-Source-Spannungen zu schützen, die zu HCI führen könnten. Der Fachmann wäre in der Lage, dieses gleiche Verfahren und die nachstehend beschriebenen Schaltungen zu verwenden, um eine jegliche andere, ähnlich gelagerte Vorrichtung zu schützen.
Die Erfassungsschaltung 2005 empfängt als ihre zwei Eingänge die Pad-Spannung (V_PAD) 309 und die Bezugsspannung (V_DDO). Ihr Ausgang ist mit der Voransteuerschaltung 2010 gekoppelt. Die Voransteuerschaltung 2010 weist einen Pfad zu V_SSC (nominal Masse) auf und ist mit dem Steuer-Gate der Vorrichtung 307 gekoppelt. Wie vorstehend beschrieben wurde, wenn V_PAD > V_DDO, wird die Voransteuereinrichtung 2010 von der Erfassungsschaltung 2005 freigegeben. Wenn sie freigegeben ist, stellt sie im Wesentlichen einen Pfad vom Gate der Vorrichtung 307 zur Bezugsspannung V_SSC zur Verfügung, was die Gate-Spannung der Vorrichtung 307 verringert. Dies verringert die Leitfähigkeit der Vorrichtung 307, wodurch verhindert wird, dass die Vorrichtung 305 leitet, während sie sich in diesem Übergangszustand befindet. Dies hat den Effekt, dass HCI in der Vorrichtung 305 verhindert wird.
21 ist eine Schemadarstellung einer ersten Ausführungsform der in 20 beschriebenen Schaltung. Die Erfassungsschaltung 2005 besteht aus einer PMOS-Vorrichtung 2102 und einer NMOS-Vorrichtung 2104. Die Voransteuerschaltung 2010 besteht aus der PMOS-Vorrichtung 2108 und der NMOS-Vorrichtung 2110.
Wenn eine Spannung, die um eine PMOS-Schwellenspannung (V_TP) größer als V_DDO ist, am Pad auftritt, schaltet gemäß dieser ersten Ausführungsform die PMOS-Vorrichtung 2102 ein, und die Drain der NMOS-Vorrichtung 2104 geht auf die Pad-Spannung. Das Gate von 2104 ist auf die Bias_Mid-Spannung festgelegt, was dazu führt, dass die Source von 2104 auf die Bias_Mid-Spannung minus die NMOS Schwellenspannung (V_TN) gezogen wird. Dies schaltet die Vorrichtung 2110 in der Voransteuereinrichtung 2010 ein. Die Vorrichtung 2108 bleibt bei dieser Ausführungsform ausgeschaltet. Die Vorrichtung 2110 stellt, wenn sie leitet, einen Pfad für die Ableitung der Gate-Spannung der Vorrichtung 307 zur Verfügung, was die Leitfähigkeit verringert und das Einschalten der Vorrichtung 307 verlangsamt, während sie sich in diesem Übergangszustand befindet. Die herabgesetzte Leitfähigkeit der Vorrichtung 307 verringert die Drain-Source-Spannung der Vorrichtung 305 und unterdrückt dadurch HCI. Wenn die Pad-Spannung im normalen Ausgangfreigabemodus zwischen V_DDO und V_SSO umschaltet, wird die Voransteuerschaltung 2010 nicht freigegeben, weil die Gate-Source-Spannung der Vorrichtung 2102, die auf V_DDO festgelegt ist, immer weniger als ihr Schwellwert beträgt.
22 ist eine Schemadarstellung einer zweiten Ausführungsform der in 20 beschriebenen Schaltung. Die Erfassungsschaltung 2005 besteht aus den NMOS-Vorrichtungen 2202, 2204, 2206, 2208 und 2104; und den PMOS-Vorrichtungen 2210 und 2102. Die Vorrichtungen 2202 bis 2206 sind in Reihe zwischen V_PAD und den Knoten Vpb gekoppelt. Gemäß der Darstellung kann eine beliebige Anzahl von ähnlichen Vorrichtungen auf ähnliche Weise gekoppelt sein.
Die Voransteuerschaltung 2010 besteht wiederum aus der PMOS-Vorrichtung 2108 und der NMOS-Vorrichtung 2110.
Gemäß dieser zweiten Ausführungsform ist das Gate der Vorrichtung 2102 mit einer mittelhohen Spannung (Vpb) gekoppelt. Diese Spannung (Vpb) ist durch die jeweils höhere von der Spannung (V_DDO – V_TN) oder (V_PAD – n·V_TN) bestimmt, wobei V_TN die NMOS Schwellenspannung ist, und n die Anzahl der in Reihe zwischen V_PAD und Vpb geschalteten NMOS (d. h. der Vorrichtungen 2202, 2204 und 2206) ist. Diese Transistoren sind so gewählt, dass die Vorrichtung 2102 einschaltet, wenn eine Spannung größer als V_DDO am Pad auftritt. Bias_mid ist solcherart, dass die Vorrichtung 2210 ebenfalls eingeschaltet wird, wodurch die Drain der Vorrichtung 2104 auf die Pad-Spannung gezogen wird. Das Gate von 2104 ist ebenfalls auf die Bias_Mid-Spannung festgelegt. Somit wird bei dem vorstehend beschriebenen Übergangszustand die Source von 2104 auf Bias_Mid minus die NMOS-Schwellenspannung (V_TN) gezogen. Dies schaltet die Vorrichtung 2110 in der Voransteuereinrichtung 2010 ein, die einen Pfad zum Ableiten der Gate-Spannung der Vorrichtung 307 zur Verfügung stellt, was wiederum die Leitfähigkeit verringert und das Einschalten der Vorrichtung 307 verlangsamt, während sie sich in diesem Übergangszustand befindet. Die herabgesetzte Leitfähigkeit der Vorrichtung 307 verringert die Drain-Source-Spannung der Vorrichtung 305 und unterdrückt dadurch HCI. Es ist anzumerken, dass das Einschalten der Vorrichtung 2102 durch Variieren der Anzahl von NMOS Transistoren (n) zwischen V_PAD und Vpb gesteuert werden kann.
23 ist eine Schemadarstellung einer dritten Ausführungsform der in 20 beschriebenen Schaltung. Die Erfassungsschaltung 2005 besteht aus den NMOS-Vorrichtungen 2104 und 2304 und der PMOS-Vorrichtung 2102. Die Voransteuerschaltung 2010 besteht aus der PMOS-Vorrichtung 2108 und der NMOS-Vorrichtung 2110. Diese dritte Ausführungsform enthält ferner einen alternativen Entladungspfad zum Ableiten der Pad-Spannung. Dieser Entladungspfad besteht aus der PMOS-Vorrichtung 2308 und den NMOS-Vorrichtungen 2310 und 2312.
Wenn eine Spannung größer als V_DDO am Pad auftritt, schaltet gemäß einer dritten Ausführungsform die Vorrichtung 2102 ein, und die Drain der Vorrichtung 2104 geht auf die Pad-Spannung. Das Gate der Vorrichtung 2104 ist auf ihre Drain festgelegt, und diese befindet sich ebenfalls auf der Pad-Spannung. Dies führt dazu, dass die Source der Vorrichtung 2104 auf V_PAD minus die NMOS Schwellenspannung (V_TN) gezogen wird. Solange die Vorspannung V_DDO vorliegt, ist auch die Vorrichtung 2304 eingeschaltet. Die Vorrichtung 2304 zieht, wenn sie leitet, das Gate zur Voransteuereinrichtung 2010 auf eine Spannung, welche die jeweils niedrigere von V_DDO minus die NMOS Schwellenspannung oder V_PAD minus die NMOS Schwellenspannung (V_TN) ist, was die Vorrichtung 2110 in der Voransteuereinrichtung 2010 einschaltet. Die Vorrichtung 2110 stellt, wenn sie leitet, einen Pfad zum Ableiten der Gate-Spannung der Vorrichtung 307 zur Verfügung, was die Leitfähigkeit verringert und das Einschalten der Vorrichtung 307 verlangsamt, während sie sich in diesem Übergangszustand befindet. Dies verringert die Drain-Source-Spannung der Vorrichtung 305 und unterdrückt dadurch HCI.
Weil die Vorrichtung 307 in diesem Übergangszustand langsam einschaltet, wird außerdem ein Teil der Ladung am Vorrichtungseingang durch die PMOS-Vorrichtung 2308 und daraufhin durch die NMOS-Vorrichtungen 2310 und 2312 entladen. In diesem Übergangszustand liegt V_DDO vor (liegt z. B. auf ihrem Nennwert von 3,3 V), und die Ausgangfreigabe (OE) ist hoch. Daher sind die PMOS-Vorrichtung 2308 und die NMOS-Vorrichtungen 2310 und 2312 während des Übergangszustands leitend und stellen einen Entladungspfad für den Pad 309 zur Verfügung. Der Entladungspfad für den Pad 309 verringert ferner die maximale Drain-Source-Spannung, die über die Vorrichtung 305 zu beobachten ist.

Claims

Verfahren zum Unterdrücken von Hot Carrier Injection in einer integrierten Schaltung, die einen ersten Transistor (305) und einen zweiten Transistor (307) aufweist, welche in Serie zwischen einen Eingangsknoten (309) und ein Massepotential (V_SSO) gekoppelt sind, wobei der erste Transistor (305) mit dem Eingangsknoten verbunden ist, und wobei das Verfahren umfasst: (a) Akzeptieren einer Eingangsspannung (V_PAD) am Eingangsknoten; (b) Akzeptieren einer Bezugsspannung (V_DDO) an einem Bezugsspannungseingang; (c) Vergleichen der Eingangsspannung (V_PAD) mit der Bezugsspannung (V_DDO); und (d) Verringern einer Drain-Source-Spannung des ersten Transistors (305) durch Verringern der Leitfähigkeit des zweiten Transistors (307), wenn die Eingangsspannung (V_PAD) größer als die Bezugsspannung (V_DDO) ist.
Verfahren nach Anspruch 1, wobei Schritt (d) das Entladen einer Gate-Spannung des zweiten Transistors (307) zum Verringern von dessen Leitfähigkeit umfasst.
Schaltung zum Unterdrücken von Hot Carrier Injection, welche aufweist: einen Schaltungseingangsknoten (309) mit einer Eingangsspannung (V_PAD); einen ersten Transistor (305) mit einer Drain, die mit dem Schaltungseingangsknoten gekoppelt ist; einen zweiten Transistor (307) mit einer Drain, die mit einer Source des ersten Transistors (305) gekoppelt ist, und einer Source, die mit einem Massepotential (V_SSO) gekoppelt ist; eine Erfassungsschaltung (2005) mit einem ersten Eingang der Eingangsspannung (V_PAD), einem zweiten Eingang einer ersten Bezugsspannung (V_DDO); und eine Voransteuereinrichtung (2010) mit einem Eingang, der mit einem Ausgang der Erfassungsschaltung (2005) gekoppelt ist, und mit einem Ausgang, der mit einem Gate des zweiten Transistors (307) gekoppelt ist; wobei die Erfassungsschaltung (2005) die Voransteuereinrichtung (2010) freigibt, wenn die Eingangsspannung (V_PAD) größer als die erste Bezugsspannung (V_DDO) ist, und wobei die Voransteuereinrichtung (2010) die Leitfähigkeit des zweiten Transistors verringert, wenn die Voransteuereinrichtung (2010) freigegeben ist.
Schaltung nach Anspruch 3, wobei der erste und der zweite Transistor (305, 307) N-Kanal-NMOS (Metal Oxide Semiconductor)-Vorrichtungen sind.
Schaltung nach Anspruch 3, wobei die Erfassungsschaltung (2005) aufweist: einen dritten Transistor (2102) mit einer Source, die mit der Eingangsspannung (V_PAD) gekoppelt ist, und einem Gate, das mit der ersten Bezugsspannung (V_DDO) gekoppelt ist; und einen vierten Transistor (2104) mit einer Drain, die mit einer Drain des dritten Transistors gekoppelt ist, einem Gate, das mit einem Gate des ersten Transistors (305) gekoppelt ist, und einer Source, die mit dem Eingang der Voransteuereinrichtung (2010) gekoppelt ist.
Schaltung nach Anspruch 5, wobei der dritte Transistor (2102) eine P-Kanal-PMOS (Metal Oxide Semiconductor)-Vorrichtung ist, und der vierte Transistor (2104) eine NMOS-Vorrichtung ist.
Schaltung nach Anspruch 3, wobei die Erfassungsschaltung aufweist: einen dritten Transistor (2202), der zwischen dem Eingangsknoten und einer Zwischenbezugsspannung (Vpb) angeordnet ist, wobei ein Gate des dritten Transistors (2202) mit dessen eigener Drain verbunden ist; einen vierten Transistor (2208), der zwischen der ersten Bezugsspannung (V_DDO) und der Zwischenbezugsspannung (Vpb) angeordnet ist, wobei ein Gate des vierten Transistors (2208) mit dessen eigener Drain verbunden ist; einen fünften Transistor (2102), der zwischen einem sechsten und einem siebten Transistor (2210, 2104) angeordnet ist, wobei der fünfte Transistor (2102) ein Gate aufweist, das mit der Zwischenbezugsspannung (Vpb) verbunden ist, eine Source, die mit einer Drain des sechsten Transistors (2210, MPO) verbunden ist, und eine Drain, die mit einer Drain des siebten Transistors (2104, MN1) verbunden ist, wobei die Gates des sechsten und des siebten Transistors (2210, 2104) mit dem Gate des ersten Transistors (305) verbunden sind.
Schaltung nach Anspruch 7, wobei der dritte, der vierte und der siebte Transistor (2202, 2208, 2104) NMOS-Vorrichtungen sind, und der fünfte und der sechste Transistor (2102, 2210) PMOS-Vorrichtungen sind.
Schaltung nach Anspruch 7 oder 8, wobei eine Mehrzahl von Transistoren (2204, 2206) in Serie zwischen dem dritten Transistor (2202) und der Zwischenbezugsspannung (Vpb) angeordnet ist, und wobei Gates der Mehrzahl von Transistoren (2204, 2206) mit deren eigenen Drains verbunden sind.
Schaltung nach Anspruch 9, wobei die Mehrzahl von Transistoren (2204, 2206) NMOS-Vorrichtungen sind.
Schaltung nach einem der Ansprüche 3 bis 10, wobei die Voransteuereinrichtung in ihrem freigegebenen Zustand eine Gate-Spannung des zweiten Transistors (307) verringert, indem sie einen Entladungspfad für eine Gate-Spannung des zweiten Transistors (307) zur Verfügung stellt.
Schaltung nach Anspruch 3, wobei die Voransteuereinrichtung (2010) aufweist: einen dritten Transistor (2108) mit einer Source, die mit der ersten Bezugsspannung (V_DDO) gekoppelt ist, und einem Gate, das mit dem Ausgang der Erfassungsschaltung (2005) gekoppelt ist; einen vierten Transistor (2110) mit einer Drain, die mit einer Drain des dritten Transistors (2108) gekoppelt ist, einem Gate, das mit dem Ausgang der Erfassungsschaltung (2005) gekoppelt ist, und einer Source, die mit einem zweiten Massepotential (V_SSC) gekoppelt ist; und einen Ausgangsknoten, der mit dem Gate des zweiten Transistors (307) gekoppelt ist, wobei der Ausgangsknoten die Drains des dritten und des vierten Transistors (2108, 2110) miteinander koppelt; wobei im freigegebenen Zustand der Voransteuereinrichtung (2010) eine Spannung am Gate des zweiten Transistors (307) verringert ist.
Schaltung nach einem der Ansprüche 3 bis 10, welche aufweist: einen Entladungspfad für die Eingangsspannung (V_PAD), der zwischen dem Eingangsknoten und einer zweiten Bezugsspannung angeordnet ist.