TW202038233A - 非揮發性記憶元件及具資料驗證與重寫功能的週邊電路 - Google Patents

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Abstract

一種非揮發性記憶元件，包括：一記憶胞陣列、一Y解碼器一編程暫存器、一感測放大器、一驗證電路與一路徑控制器。記憶胞陣列包括一第一記憶胞，連接至一位元線。Y解碼器包括一第一解碼元件，連接於該位元線與一資料線之間。編程暫存器連接至該資料線，並產生一控制電壓至該第一記憶胞。感測放大器連接至該資料線，並產生一讀取資料。驗證電路連接至該感測放大器與該資料線，並產生一重寫資料。路徑控制器連接至該資料線，並接收一寫入資料與該重寫資料。

Description

非揮發性記憶元件及具資料驗證與重寫功能的週邊電路
本發明是有關於一種非揮發記憶元件及其週邊電路，且特別是有關於一種非揮發記憶元件及具資料驗證與重寫功能的週邊電路。
非揮發性記憶元件(non-volatile memory device)可長時間的保存資料，且儲存的資料不會隨著電源消失而消失。為了要確保非揮發性記憶元件中寫入資料的正確性，非揮發性記憶元件需要在進行編程動作完成後，對於寫入的資料進行驗證動作。如果無法通過驗證動作，則非揮發性記憶元件需要再進行一次編程動作，直到寫入資料通過驗證動作為止。
美國專利US 9,805,776提出一種記憶體元件及其週邊電路以及一位元組資料的寫入方法(memory device, peripheral circuit thereof and single-byte data write method thereof)。
而提出一種構造不同的非揮發性記憶元件及其相關的週邊電路即為本發明的目的。
本發明提出一種非揮發性記憶元件，包括：一記憶胞陣列，包括一第一記憶胞，連接至一位元線；一Y解碼器，包括一第一解碼元件，連接於該位元線與一資料線之間；一編程暫存器，連接至該資料線，並產生一控制電壓至該第一記憶胞；一感測放大器，連接至該資料線，並產生一讀取資料；一驗證電路，連接至該感測放大器與該資料線，並產生一重寫資料；以及一路徑控制器，連接至該資料線，並接收一寫入資料與該重寫資料。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
眾所周知，非揮發性記憶胞(non-volatile memory cell)中包括浮動閘電晶體(floating gate transistor)。於編程動作時，控制電子注入浮動閘極(floating gate)的數量可以決定非揮發性記憶胞的儲存狀態。舉例來說，未將電子注入浮動閘極時，非揮發性記憶胞為第一儲存狀態。以及，將複數個電子注入浮動閘極時，非揮發性記憶胞為第二儲存狀態。
再者，於讀取動作時，根據浮動閘極上電子的數量可以產生不同大小的讀取電流。而感測放大器(sense amplifier)可根據讀取電流的大小來決定非揮發性記憶胞的儲存狀態。舉例來說，感測放大器接收讀取電流。當讀取電流很小時，非揮發性記憶胞被判定為第一儲存狀態。以及，當讀取電流很大時，非揮發性記憶胞被判定為第二儲存狀態。基本上，非揮發性記憶胞的種類很多，以下介紹二種非揮發性記憶胞，但本發明並不限定於此。
請參照第1A圖至第1E圖其所繪示為非揮發性記憶胞的各種運作示意圖。如第1A圖所示，非揮發性記憶胞100包括開關電晶體Msw、浮動閘電晶體Mf、選擇電晶體Mse、電容器Ce、電容器Cc。其中，開關電晶體Msw、浮動閘電晶體Mf、選擇電晶體Mse為p型電晶體。
開關電晶體Msw、浮動閘電晶體Mf與選擇電晶體Mse串接於源極線SL與位元線BL之間。開關電晶體Msw的控制端連接於字元線WL、選擇電晶體Mse的控制端連接於選擇閘極線SG。電容器Ce與電容器Cc的一端連接至浮動閘電晶體Mf的浮動閘極，電容器Ce的另一端連接至抹除線EL，電容器Cc的另一端連接至控制線CL。其中，源極線SL與位元線BL之間係作為編程路徑(program path)以及讀取路徑(read path)。浮動閘極與抹除線EL之間係作為抹除路徑(erase path)。
如第1A圖與第1B圖所示，於編程動作時，動作(activate)字元線WL與選擇閘極線SG(例如，字元線WL與選擇閘極線SG接收0V而動作)，使得非揮發性記憶胞100為選定記憶胞。
如第1A圖所示，當非揮發性記憶胞100欲編程為第一儲存狀態時，將第一電壓Vdd提供源極線SL以及位元線BL，將編程電壓Vpp提供至控制線CL與抹除線EL。其中，編程電壓Vpp大於第一電壓Vdd，例如編程電壓Vpp為12V，第一電壓Vdd為5V。
由於源極線SL以及位元線BL皆接收第一電壓Vdd，所以源極線SL與位元線BL的編程路徑並未產生編程電流(program current)，並未有任何電子注入浮動閘電晶體Mf的浮動閘極。因此，非揮發性記憶胞100被編程為第一儲存狀態。
如第1B圖所示，當非揮發性記憶胞100欲編程為第二儲存狀態時，將第一電壓Vdd提供源極線SL，將接地電壓(0V)提供至位元線BL，將編程電壓Vpp提供至控制線CL與抹除線EL。此時，源極線SL與位元線BL的編程路徑產生編程電流，使得電子注入浮動閘電晶體Mf的浮動閘極。因此，非揮發性記憶胞100被編程為第二儲存狀態。
由第1A圖與第1B圖的偏壓條件差異可知，當位元線BL接收第一電壓Vdd時，非揮發性記憶胞100被編程為第一儲存狀態。當位元線BL接收接地電壓(0V)時，非揮發性記憶胞100被編程為第二儲存狀態。
如第1C圖與第1D圖所示，於讀取動作時，動作字元線WL與選擇閘極線SG，使得非揮發性記憶胞100為選定記憶胞。再者，將讀取電壓Vr提供源極線SL，將接地電壓(0V)提供至位元線BL、控制線CL與抹除線EL。其中，讀取電壓Vr小於第一電壓Vdd，例如讀取電壓Vr為3.3V。
如第1C圖所示，非揮發性記憶胞100為第一儲存狀態，浮動閘電晶體Mf的浮動閘極中未儲存電子，源極線SL與位元線BL的讀取路徑產生非常小幾乎為零的讀取電流(read current)Ir。
如第1D圖所示，非揮發性記憶胞100為第二儲存狀態，浮動閘電晶體Mf的浮動閘極中儲存電子，源極線SL與位元線BL的讀取路徑產生較大的讀取電流Ir。
由第1C圖與第1D圖的說明可知，於讀取動作時，根據位元線BL上的讀取電流大小即可判斷非揮發性記憶胞100為第一儲存狀態或者第二儲存狀態。
舉例來說，將感測放大器(sense amplifier)連接至位元線BL用以接收讀取電流Ir。另外，感測放大器更接收一參考電流Iref。當讀取電流Ir小於參考電流Iref時，感測放大器即決定非揮發性記憶胞100為第一儲存狀態。反之，當讀取電流Ir大於參考電流Iref時，感測放大器即決定非揮發性記憶胞100為第二儲存狀態。基本上，可利用上述方式來運作的感測放大器的種類非常多，本發明並不限定感測放大器的電路結構。
如第1E圖所示，於抹除動作時，動作(activate)字元線WL與選擇閘極線SG，使得非揮發性記憶胞100為選定記憶胞。再者，將接地電壓(0V)提供至源極線SL、位元線BL、控制線CL，將抹除電壓Vee提供至抹除線EL。此時，浮動閘極上的電子即退出浮動閘極，並經由電容器Ce傳遞至抹除線EL。其中，抹除電壓Vee大於第一電壓Vdd，例如抹除電壓Vee為12V。
上述之非揮發性記憶胞由p型電晶體所組成。當然，也可以由n型電晶體所組成。請參照第2圖，其所繪示為另一非揮發性記憶胞示意圖。非揮發性記憶胞200包括二個開關電晶體Msw1與Msw2、二個浮動閘電晶體Mf1與Mf2、選擇電晶體Mse、電容器Ce、電容器Cc。
相較於非揮發性記憶胞100，非揮發性記憶胞200的源極線SL與位元線BL之間作為讀取路徑，編程線PL與浮動閘極之間係作為編程路徑，浮動閘極與抹除線EL之間係作為抹除路徑。
如第2圖所示，於編程動作時，動作字元線WLr與WLp、選擇閘極線SG(例如，字元線WLr與WLp、選擇閘極線SG接收第一電壓Vdd而動作)，使得非揮發性記憶胞200為選定記憶胞。再者，將第一電壓Vdd提供至源極線SL、位元線BL，將編程電壓Vpp提供至控制線CL與抹除線EL。
類似地，將第一電壓Vdd提供至編程線PL時，沒有電子被注入浮動閘極，使得非揮發性記憶胞200被編程為第一儲存狀態。或者，將接地電壓(0V)提供至編程線PL時，電子被注入浮動閘極，使得非揮發性記憶胞200被編程為第二儲存狀態。
當然，於讀取動作時，利用非揮發性記憶胞200的讀取路徑，可於位元線BL上產生讀取電流。另外，於抹除動作時，利用非揮發性記憶胞200的抹除路徑可將電子退出浮動閘極。詳細的偏壓不再贅述。
由以上的說明可知，於編程動作時，提供第一電壓Vdd或者接地電壓(0V)至非揮發性記憶胞的特定線(specific line)，可使得非揮發性記憶胞被編程為第一儲存狀態或者第二儲存狀態。
請參照第3圖其所繪示為本發明非揮發性記憶元件。非揮發性記憶元件300包括一記憶胞陣列310、Y解碼器(Y decoder)320、感測放大器330、驗證電路340、路徑控制電路350、編程暫存器(program register)360。其中，Y解碼器320、感測放大器330、驗證電路340、路徑控制電路350、編程暫存器360可視為週邊電路。
記憶胞陣列310包括複數個記憶胞312、314，每個記憶胞312、314的結構可相同於第1A圖或者第2圖所示之非輝發性記憶胞100、200，但不限定於此。再者，記憶胞312包括位元線BL，記憶胞314包括位元線BL'。
再者，Y解碼器320包括複數個解碼元件(decoding element)322、324。其中，解碼元件322連接至位元線BL與資料線DL，解碼元件324連接至位元線BL'與資料線DL'。於讀取動作時，Y解碼器320中多個解碼元件322、324其中之一會動作，其他解碼元件不會動作。舉例來說，於讀取動作時，解碼元件322動作，使得位元線BL連接至資料線DL。
再者，感測放大器330連接至資料線DL以及驗證電路340，感測放大器330可產生讀取資料Dr並傳遞至驗證電路340。
編程暫存器360連接至資料線DL。於編程動作時，編程暫存器360根據資料線DL上的信號產生控制電壓Vctrl至記憶胞陣列310。
驗證電路340連接至感測放大器330以及資料線DL。於驗證動作時，驗證電路340接收讀取資料Dr以及編程暫存器360的回傳資料Db，並產生重寫資料Drew。
路徑控制電路350連接至資料線DL與驗證電路340。路徑控制電路350可在各種動作中，將寫入資料Dw傳遞至資料線DL，或者將重寫資料Drew傳遞至資料線DL。
另外，非揮發性記憶元件300中，資料線DL'也會連接至其他對應的感測放大器、驗證電路、路徑控制電路與編程暫存器，此處不再贅述。
請參照第4A圖至第4D圖，其所繪示為本發明非揮發性記憶元件於編程動作時的信號傳遞示意圖。以下的說明係以記憶胞312為選定記憶胞，並對選定記憶胞進行寫入程序、讀取程序、驗證程序與再寫入程序時，非揮發性記憶元件300中的信號傳遞路徑。
如第4A圖所示，於寫入程序時，路徑控制電路350將非揮發性記憶元件300外部的寫入資料Dw傳遞至資料線DL。編程暫存器360接收資料線上DL的寫入資料Dw，並暫存於編程暫存器360。再者，編程暫存器360更將寫入資料Dw轉換成控制電壓Vctrl傳遞至記憶胞陣列310中的選定記憶胞312。因此，根據控制電壓Vctrl，選定記憶胞312即被編程為第一儲存狀態或者第二儲存狀態。另外，於寫入程序時，感測放大器330與驗證電路340不動作。
舉例來說，當寫入資料Dw為"1"時，編程暫存器360儲存寫入資料Dw，並產生第一電壓Vdd的控制電壓Vctrl，使得選定記憶胞312被編程為第一儲存狀態。反之，當寫入資料Dw為"0"時，編程暫存器360儲存寫入資料Dw，並產生接地電壓(0V)的控制電壓Vctrl，使得選定記憶胞被編程為第二儲存狀態。
如第4B圖所示，於讀取程序時，解碼元件322將位元線BL連接至資料線DL，使得選定記憶胞312產生讀取電流Ir至感測放大器330。因此，感測放大器330根據讀取電流Ir的大小決定選定記憶胞312的儲存狀態。另外，於讀取動作時，路徑控制電路350、編程暫存器360與驗證電路340不動作。
舉例來說，當選定記憶胞312產生的讀取電流Ir小於參考電流時，選定記憶胞312被判定為第一儲存狀態，感測放大器330產生的讀取資料Dr為"0"。反之，當選定記憶胞312產生的讀取電流Ir大於參考電流時，選定記憶胞312被判定為第二儲存狀態，感測放大器330產生的讀取資料Dr為"1"。
如第4C圖所示，於驗證程序時，編程暫存器360輸出回傳資料Db至資料線DL，並傳遞至驗證電路340，使得驗證電路340根據回傳資料Db以及讀取資料Dr來判斷選定記憶胞312中儲存狀態正確性。其中，回傳資料Db即為寫入程序時暫存於編程暫存器360的寫入資料Dw。
舉例來說，當驗證電路340確認選定記憶胞312的儲存狀態正確時，即通過驗證動作並結束編程動作。反之，當驗證電路340確認選定記憶胞312的儲存狀態錯誤時，驗證電路340產生重寫資料Drew。
如第4D圖所示，於再寫入程序時，路徑控制電路350將重寫資料Drew傳遞至資料線DL。再者，編程暫存器360接收資料線上DL的重寫資料Drew，並暫存於編程暫存器360。再者，編程暫存器360更將重寫資料Drew轉換成控制電壓Vctrl傳遞至記憶胞陣列310中的選定記憶胞312。因此，根據控制電壓Vctrl，選定記憶胞312即再次被編程為第一儲存狀態或者第二儲存狀態。
由以上的說明可知，本發明的非揮發性記憶元件300具有一週邊電路，週邊電路可於編程動作時對選定記憶胞進行寫入程序、讀取程序、驗證程序與再寫入程序。而週邊電路可以重複執行上述的程序直到通過驗證程序並完成編程動作為止。換言之，當編程動作完成後，即可確認寫入資料Dw正確地寫入選定記憶胞。
以下介紹解碼元件322、編程暫存器360、驗證電路340、路徑控制電路350的詳細結構。
請參照第5A圖，其所繪示為解碼元件與編程暫存器示意圖。編程暫存器360包括：開關電路361、363，反相器(inverter)365、367、369以及邏輯電路362。其中，反相器367、369為三態反相器(tri-state inverter)，開關電路361、363為傳輸閘(transmission gate)。
開關電路361的第一端連接至資料線DL、第二端連接至節點a，二控制端分別受控於互補的二信號YDW、ZYDW。開關電路363的第一端連接至節點a、第二端連接至節點b，二控制端分別受控於互補的二信號ENPGRD、ZENPGRD。反相器365的輸入端連接至節點b，輸出端連接至節點c。反相器367的輸入端連接至節點c，輸出端連接至節點b，且反相器367受控於互補的二信號YDW、ZYDW以及互補的二信號ENBLAT、ZENBLAT。反相器369的輸入端連接至節點c，輸出端連接至節點a，且反相器369受控於互補的二信號LATPB、ZLATPB。邏輯電路362的第一輸入端連接至節點c，第二輸入端接收預充電信號SLN，輸出端產生控制電壓Vctrl。其中，邏輯電路362可為反或閘(NOR)。
另外，反相器367包括p型電晶體p1~p3以及n型電晶體n1~n3。p型電晶體p1的第一端接收第一電壓Vdd，控制端接收信號YDW。p型電晶體p2的第一端接收第一電壓Vdd，控制端接收該信號ENBLAT，第二端連接至p型電晶體p1的第二端。p型電晶體p3的第一端連接至p型電晶體p1的第二端，第二端連接至節點b，控制端連接至節點c。n型電晶體n1的第一端連接至接地端，控制端接收信號ZYDW。n型電晶體n2的第一端連接至接地端，控制端接收信號ZENBLAT，第二端連接至n型電晶體n1的第二端。n型電晶體n3的第一端連接至n型電晶體n1的第二端，第二端連接至節點b，控制端連接至節點c。
另外，反相器369包括p型電晶體p4、p5以及n型電晶體n4、n5。n型電晶體n4的第一端連接至接地端，控制端接收信號LATPB。n型電晶體n5的第一端連接至n型電晶體n4的第二端，第二端連接至節點a，控制端連接至節點c。p型電晶體p4的第一端連接至第一電壓Vdd，控制端接收信號ZLATPB。p型電晶體p5的第一端連接至p型電晶體p4的第二端，第二端連接至節點a，控制端連接至節點c。
另外，解碼元件322包括一開關電路329與一預充電電路。其中，預充電電路包括電晶體p6。
預充電電路第一端連接至第一電壓Vdd，第二端連接至位元線BL，控制端接收預充電信號SLN。開關電路329的第一端連接至位元線BL、第二端連接至資料線DL，二控制端分別受控於互補的二信號YDR、ZYDR。
請參照第5B圖，其所繪示為驗證電路示意圖。驗證電路340包括一開關電路341，反相器349、343、345以及一邏輯電路347。其中，反相器349為三態反相器(tri-state inverter)，且邏輯電路347可為反及閘(NAND)。
反相器349的輸入端連接至資料線DL，輸出端連接至節點d，且反相器349受控於信號LATPB。開關電路341的第一端連接至節點d、第二端連接至節點e，二控制端分別受控於互補的二信號LATPB、ZLATPB。反相器343的輸入端連接至節點e，反相器343的輸出端連接至反相器345的輸入端，反相器345的輸出端連接至節點e。邏輯電路347的第一輸入端連接至節點e，第二輸入端接收讀取資料Dr，輸出端產生重寫資料Drew。
另外，反相器349包括p型電晶體p7以及n型電晶體n6、n7。n型電晶體n6的第一端連接至接地端，控制端接收信號LATPB。n型電晶體n7的第一端連接至n型電晶體n6的第二端，第二端連接至節點d，控制端連接至該資料線DL。p型電晶體p7的第一端連接至第一電壓Vdd，第二端連接至節點d，控制端連接至資料線DL。
請參照第5C圖，其所繪示為路徑控制電路示意圖。路徑控制電路350包括開關電路351、353。
開關電路351的第一端連接至資料線DL、第二端接收寫入資料Dw，二控制端分別受控於互補的二信號WRITE、ZWRITE。開關電路353的第一端連接至資料線DL、第二端接收重寫資料Drew，二控制端分別受控於互補的二信號REWRITE、REWRITE。
以下搭配第5A圖至第5C圖的電路來介紹寫入程序、讀取程序、驗證程序與再寫入程序。
首先，於寫入程序時，路徑控制電路350的開關電路351為連接狀態(close state)且開關電路353為打開狀態(open state)，寫入資料Dw傳遞至資料線DL。另外，在編程暫存器360中，開關電路361與363為連接狀態(close state)，反相器365與367動作，反相器369不動作，所以編程暫存器360接收資料信號DL上的寫入資料Dw。由於反相器365與367形成一第一栓鎖器，所以節點b儲存寫入資料Dw，節點c儲存反相的寫入資料Dw。再者，預充電信號SLN為邏輯高準位("0")，所以邏輯電路362的控制電壓Vctrl即由寫入資料Dw的邏輯準位來決定。
舉例來說，當寫入資料Dw為邏輯高準位("1")時，邏輯電路362產生第一電壓Vdd的控制電壓Vctrl，使得選定記憶胞312被編程為第一儲存狀態。反之，當寫入資料Dw為邏輯低準位("0")時，邏輯電路362產生接地電壓(0V)，使得選定記憶胞312被編程為第二儲存狀態。
另外，於寫入程序時，感測放大器330、解碼元件322與驗證電路340不動作。
於讀取程序時，感測放大器330動作。再者，解碼元件322的開關電路329為連接狀態(close state)，使得位元線BL連接至資料線DL。因此，選定記憶胞312產生的讀取電流Ir由位元線BL經由資料線DL傳遞至感測放大器330。再者，感測放大器330根據讀取電流Ir的大小決定選定記憶胞312的儲存狀態。
舉例來說，當選定記憶胞312產生的讀取電流Ir小於參考電流時，選定記憶胞312被判定為第一儲存狀態，感測放大器330產生的讀取資料Dr為邏輯低準位("0")。反之，當選定記憶胞312產生的讀取電流Ir大於參考電流時，選定記憶胞312被判定為第二儲存狀態，感測放大器330產生的讀取資料Dr為邏輯高準位("1")。
另外，於讀取動作時，路徑控制電路350、編程暫存器360與驗證電路340未動作。
於驗證程序時，編程暫存器360的開關電路361與363為連接狀態(close state)，反相器365、367、369動作，反相器365與367形成第一栓鎖器，反相器365與369形成第二栓鎖器。因此，回傳資料Db由編程暫存器360傳遞至資料線DL。其中，回傳資料Db為寫入程序時儲存於編程暫存器360的寫入資料Dw。
再者，在驗證電路340中，反相器349、343、345動作，開關電路341為連接狀態(close state)，所以回傳資料Db由資料線DL傳遞至驗證電路340。由於反相器345與343形成第三栓鎖器，所以節點e儲存反相的回傳資料Db。因此，邏輯電路347根據讀取資料Dr與反相的回傳資料Db來產生重寫資料Drew。
舉例來說，當讀取資料Dr與反相的回傳資料Db互補，或者讀取資料Dr與反相的回傳資料Db皆為邏輯低準位("0")時，邏輯電路347產生邏輯高準位("1")的重寫資料Drew。再者，當讀取資料Dr與反相的回傳資料Db皆為邏輯高準位("1")時，邏輯電路347產生邏輯低準位("0")的重寫資料Drew。
於再寫入程序時，路徑控制電路350的開關電路353為連接狀態(close state)且開關電路351為打開狀態(open state)，重寫資料Drew傳遞至資料線DL。同理，在編程暫存器360中，開關電路361與363為連接狀態(close state)，反相器365與367動作，反相器369不動作，所以寫入資料Dw由資料線DL傳遞至編程暫存器360。由於反相器365與367形成一第一栓鎖器，所以節點b儲存重寫資料Drew，節點c儲存反相的寫入資料Drew。再者，預充電信號SLN為邏輯高準位("0")，所以邏輯電路362的控制電壓Vctrl即由重寫資料Drew的邏輯準位來決定。因此，根據控制電壓Vctrl，選定記憶胞312即再次被編程為第一儲存狀態或者第二儲存狀態。
再者，本發明並未限定於反相器367、369、349的實際電路。在此領域的技術人員可以設計其他功能類似的反相器並實現本發明。同理，本發明也未限定於開關電路329、361、363、341、351、353以及邏輯電路362、347的實際電路。在此領域的技術人員可以設計單一的n型電晶體或單一p型電晶體來作為開關電路，並利用單一控制信號來控制開關電路為連接狀態(close state)或者打開狀態(open state)。相同地，邏輯電路也可以利用其他的邏輯閘(logic gate)來實現。
由以上的說明可知，本發明提出一種非揮發性記憶元件及具資料驗證與重寫功能的週邊電路。非揮發性記憶元件可於編程動作時對選定記憶胞進行寫入程序、讀取程序、驗證程序與再寫入程序。而週邊電路可以重複執行上述的程序直到通過驗證程序並完成編程動作為止。換言之，當編程動作完成後，即可確認寫入資料Dw正確地寫入選定記憶胞。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100、200:非揮發性記憶胞 300:非揮發性記憶元件 310:記憶胞陣列 312、314:記憶胞 320:Y解碼器 322、324:解碼單元 329、341、351、353、361、363:開關電路 330:感測放大器 340:驗證電路 343、345、349、365、367、369:反相器 347、362:邏輯電路 350:路徑控制電路 360:編程暫存器
第1A圖至第1E圖為非揮發性記憶胞的各種運作示意圖。 第2圖為另一非揮發性記憶胞示意圖。 第3圖為本發明非揮發性記憶元件。 第4A圖至第4D圖為本發明非揮發性記憶元件於編程動作時的信號傳遞示意圖。 第5A圖為解碼元件與編程暫存器示意圖。 第5B圖為驗證電路示意圖。 第5C圖為路徑控制電路示意圖。
300:非揮發性記憶元件
310:記憶胞陣列
312、314:記憶胞
320:Y解碼器
322、324:解碼單元
330:感測放大器
340:驗證電路
350:路徑控制電路
360:編程暫存器

Claims (16)

  1. 一種非揮發性記憶元件，包括： 一記憶胞陣列，包括一第一記憶胞，連接至一位元線； 一Y解碼器，包括一第一解碼元件，連接於該位元線與一資料線之間； 一編程暫存器，連接至該資料線，並產生一控制電壓至該第一記憶胞； 一感測放大器，連接至該資料線，並產生一讀取資料； 一驗證電路，連接至該感測放大器與該資料線，並產生一重寫資料；以及 一路徑控制器，連接至該資料線，並接收一寫入資料與該重寫資料。
  2. 如申請專利範圍第1項所述之非揮發性記憶元件，其中於一寫入程序時，該路徑控制電路將該寫入資料傳遞至該資料線；該編程暫存器接收並暫存該資料線上的該寫入資料，並將該寫入資料轉換成該控制電壓；以及，根據該控制電壓，該第一記憶胞被編程為一第一儲存狀態或者一第二儲存狀態。
  3. 如申請專利範圍第2項所述之非揮發性記憶元件，其中於一讀取程序時，該第一解碼元件將該位元線連接至該資料線；該第一記憶胞產生一讀取電流經由該位元線與該資料線至該感測放大器；以及，該感測放大器根據該讀取電流的大小產生該讀取資料用以指示該第一記憶胞為該第一儲存狀態或者該第二儲存狀態。
  4. 如申請專利範圍第3項所述之非揮發性記憶元件，其中於一驗證程序時，該編程暫存器輸出該回傳資料至該資料線；該驗證電路接收該讀取資料以及該資料線上之該回傳資料，且該驗證電路根據該回傳資料以及該讀取資料來產生該重寫資料。
  5. 如申請專利範圍第4項所述之非揮發性記憶元件，其中該回傳資料相同於該寫入資料。
  6. 如申請專利範圍第4項所述之非揮發性記憶元件，其中於一再寫入程序時，該路徑控制電路將該重寫資料傳遞至該資料線；該編程暫存器接收並暫存該資料線上的該重寫資料，並將該重寫資料轉換成該控制電壓；以及，根據該控制電壓，該第一記憶胞被編程為該第一儲存狀態或者該第二儲存狀態。
  7. 如申請專利範圍第1項所述之非揮發性記憶元件，其中該第一解碼元件包括： 一預充電電路，包括一第一端連接至一第一電壓，一第二端連接至該位元線，一控制端接收一預充電信號；以及 一第一開關元件，包括一第一端連接至該位元線，一第二端連接至該資料線，以及至少一控制端接收一第一控制信號。
  8. 如申請專利範圍第7項所述之非揮發性記憶元件，其中該編程暫存器包括： 一第二開關電路，包括一第一端連接至該資料線，一第二端連接至一第一節點，以及至少一控制端接收一第二控制信號； 一第三開關電路，包括一第一端連接至該第一節點，一第二端連接至一第二節點，以及至少一控制端接收一第三控制信號； 一第一反相器，包括一輸入端連接至該第二節點，以及一輸出端連接至一第三節點； 一第二反相器，包括一輸入端連接至該第三節點，以及一輸出端連接至該第二節點； 一第三反相器，包括一輸入端連接至該第三節點，以及一輸出端連接至該第一節點；以及 一第一邏輯電路，包括一第一輸入端連接至該第三節點，一第二輸入端接收該預充電信號，以及一輸出端產生該控制電壓。
  9. 如申請專利範圍第8項所述之非揮發性記憶元件，其中該第一邏輯電路包括：一反或閘，該反或閘的一第一輸入端連接至該第三節點，該反或閘的一第二輸入端接收該預充電信號，以及該反或閘的一輸出端產生該控制電壓。
  10. 如申請專利範圍第8項所述之非揮發性記憶元件，其中該第二反相器包括： 一第一p型電晶體，具有一第一端接收該第一電壓，一控制端接收該第二控制信號； 一第二p型電晶體，具有一第一端接收該第一電壓，一控制端接收一第四控制信號，一第二端連接至該第一p型電晶體的一第二端； 一第三p型電晶體，具有一第一端連接至該第一p型電晶體的該第二端，一第二端連接至該第二節點，一控制端連接至該第三節點； 一第一n型電晶體，具有一第一端連接至一接地端，一控制端接收反相的該第二控制信號； 一第二n型電晶體，具有一第一端連接至該接地端，一控制端接收反相的該第四控制信號，一第二端連接至該第一n型電晶體的一第二端；以及 一第三n型電晶體，具有一第一端連接至該第一n型電晶體的該第二端，一第二端連接至該第二節點，一控制端連接至該第三節點。
  11. 如申請專利範圍第8項所述之非揮發性記憶元件，其中該第三反相器包括： 一第四n型電晶體，具有一第一端連接至一接地端，一控制端接收一第五控制信號； 一第五n型電晶體，具有一第一端連接至該第四n型電晶體的一第二端，一第二端連接至該第一節點，一控制端連接至該第三節點； 一第四p型電晶體，具有一第一端連接至該第一電壓，一控制端接收反相的該第五控制信號；以及 一第五p型電晶體，具有一第一端連接至該第四p型電晶體的一第二端，一第二端連接至該第一節點，一控制端連接至該第三節點。
  12. 如申請專利範圍第11項所述之非揮發性記憶元件，其中該驗證電路包括： 一第四反相器，包括一輸入端連接至該資料線，以及一輸出端連接至一第四節點； 一第四開關電路，包括一第一端連接至該第四節點，一第二端連接至一第五節點，以及至少一控制端接收該第五控制信號； 一第五反相器，包括一輸入端連接至該第五節點，以及一輸出端； 一第六反相器，包括一輸入端連接至第五反相器的該輸出端，以及一輸出端連接至該第五節點；以及 一第二邏輯電路，包括一第一輸入端連接至該第五節點，一第二輸入端接收該讀取資料，以及一輸出端產生該重寫資料。
  13. 如申請專利範圍第12項所述之非揮發性記憶元件，其中該第二邏輯電路包括：一反及閘，該反及閘的一第一輸入端連接至該第五節點，該反或閘的一第二輸入端接收該讀取資料，以及該反或閘的一輸出端產生該重寫資料。
  14. 如申請專利範圍第12項所述之非揮發性記憶元件，其中該第四反相器包括： 一第六n型電晶體，具有一第一端連接至該接地端，一控制端接收該第五控制信號； 一第七n型電晶體，具有一第一端連接至該第六n型電晶體的一第二端，一第二端連接至該第四節點，一控制端連接至該資料線；以及 一第六p型電晶體，具有一第一端連接至該第一電壓，一第二端連接至該第四節點，一控制端連接至該資料線。
  15. 如申請專利範圍第1項所述之非揮發性記憶元件，其中該路徑控制電路包括： 一第五開關電路，包括一第一端連接至該資料線，一第二端接收該寫入資料，以及至少一控制端接收一第六控制信號；以及
  16. 一第六開關電路，包括一第一端連接至該資料線，一第二端接收該重寫資料，以及至少一控制端接收一第七控制信號。
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