CN105304126A - 记忆体阵列电路 - Google Patents

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Abstract

本发明揭示一种记忆体阵列电路。记忆体阵列电路包括多个记忆体单元，其中记忆体单元每一者包含储存装置及场效晶体管。储存装置包括顶部电极、底部电极及氧化物介电层。顶部电极由金属或金属氧化物介电质形成，连接至字符线。底部电极由金属形成，氧化物介电层置于顶部电极与底部电极之间。场效晶体管包括：栅极端子，经连接至底部电极；源极端子，经连接至接地线；以及漏极端子，经连接至位线。储存装置的电阻值可根据施加于字符线上的第一电压以及施加于位线上的第二电压加以调整。记忆体结构的简单使其更容易被整合至现有逻辑互补式金属氧化物半导体场效晶体管制程中且对嵌入式应用更为实用。

Description

记忆体阵列电路
技术领域
本发明是关于一种半导体装置。更特定言之，本发明是关于一种非挥发性记忆体单元。
背景技术
近期，一种被称为电阻式随机存取记忆体(resistancerandomaccessmemory；ReRAM)的非挥发性半导体储存装置获得了较多关注。此储存元件是由顶部电极与底部电极之间夹有所谓的过渡金属氧化物(transitionmetaloxide；TMO)形成的金属-绝缘体-金属(metal-insulator-metal；MIM)结构。取决于低电阻状态还是高电阻状态方面的两种电阻状态，经由使元件变化至诸如“0”与“1”的两种状态来将电阻式随机存取记忆体用作记忆体元件。将元件自高电阻状态变至低电阻状态的过程被称为设定(SET)过程，且自低电阻状态变至高电阻状态的过程被称为重设(RESET)过程。可通过量测穿过电阻储存元件的电流量值来读取数据，该量值表示高电流(低电阻)或低电流(高电阻)。
在电阻式随机存取记忆体中，为了防止当大电流流过元件时损坏电阻储存元件，使用二极管或晶体管或任何其他适宜装置限制电流。另一方面，为了扩大记忆体大小，人们使用不同策略来最小化储存器大小，例如利用二极管限制电流的纵横式阵列。为了在大型电阻式随机存取记忆体阵列的形成中满足高电流需求，将二极管、双极晶体管或金属氧化物半导体场效晶体管用于记忆体元件。
发明内容
本发明的一方面为一种记忆体阵列电路，该记忆体阵列电路包含：多个记忆体单元，其中所述记忆体单元中的每一者包含：一储存装置，该储存装置包含：一顶部电极，经连接至一字符线，该顶部电极由金属或金属氧化物复合物或金属半导体复合物形成；一底部电极，该底部电极由金属或金属氧化物复合物或金属半导体复合物形成；以及一氧化物介电层，该氧化物介电层形成于该顶部电极与该底部电极之间；以及一场效晶体管，该场效晶体管包含：一栅极端子，经连接至该储存装置的该底部电极；一源极端子，经连接至一接地线；一漏极端子，经连接至一位线；以及一通道，位于该栅极端子和该源极端子和该漏极端子之间；其中该储存装置的电阻或导电率经配置以根据连接至记忆体单元的所述对应字符线、所述对应位线或所述对应接地线之间的电压差得以调整。
在本发明一实施例中，其中该储存装置经配置以通过可变的电阻或导电率储存信息。
在本发明一实施例中，其中该储存装置经配置以在所述对应字符线与所述对应位线或所述对应接地线之间施加不同写入电压，用以使得该电阻或导电率变为可表示待写入该储存装置中的储存信息的数值。
在本发明一实施例中，其中该储存装置经配置以自该字符线接收一设定电压源和电流源，以使得该电阻或导电率变为可表示待写入该储存装置中的储存信息的数值。
在本发明一实施例中，其中该储存装置经配置以施加一读取电压至该对应字符线及所述对应位线之间的一读取电压或电流以感测在该记忆体单元中的晶体管电流或电压，使得经由所述对应位线及周边电路识别该电阻率或导电率。
在本发明一实施例中，其中该储存装置经配置以通过在该对应字符线与该接地线或该位线之间施加一预置电压或电流来将该储存装置设定至一参考导电率值。
在本发明一实施例中，其中该场效晶体管为一n通道金属氧化物半导体场效晶体管或一p通道金属氧化物半导体场效晶体管、一n通道无接面场效晶体管或p通道无接面场效晶体管、一电子传导隧道场效晶体管、一孔传导隧道场效晶体管或一三栅极场效晶体管。
在本发明一实施例中，其中该场效晶体管中的该栅极介电层为基于SiO2或SiON或HfO2或其他高介电常数之一组合的栅极介电层。
在本发明一实施例中，其中该顶部电极及该底部电极是由至少一层的金属、金属氧化物复合物或金属半导体复合物所形成，其中该金属半导体复合物是由具有氧离子或氧空缺或金属离子形式的金属或半导体或氧所形成。
在本发明一实施例中，其中该氧化物介电层用以在该储存装置上施加电压或电流时通过移动介电层中的离子或空缺改变该储存值。
在本发明一实施例中，其中该氧化物介电层包含至少一层的金属氧化物或半导体—氧化物复合物或金属—半导体—氧化物复合物以在施加电压或电流时通过移动离子或空缺改变导电率。
在本发明一实施例中，其中该储存装置的该底部电极与该场效晶体管的该栅极端子共享相同的金属层。
本发明的另一方面为一种记忆体阵列电路，包含：多个字符线；多个位线；一字符线驱动器，经连接至所述字符线；一位线驱动器，经连接至所述位线；一接地线；以及多个记忆体单元，其中所述记忆体单元中的每一者包含：一储存装置，该储存装置包含：一顶部电极，经连接至该对应字符线，该顶部电极由金属或金属氧化物复合物或金属半导体复合物形成；一底部电极，该底部电极由金属或金属氧化物复合物或金属半导体复合物形成；以及一氧化物介电层，该氧化物介电层形成于该顶部电极与该底部电极之间；以及一场效晶体管，包含：一栅极端子，经连接至该储存装置的该底部电极；一源极端子，经连接至该对应接地线；一漏极端子，经连接至该对应位线；以及一通道，位于该栅极端子和该源极端子和该漏极端子之间；其中该储存装置的该电阻经配置以根据该对应字符线、该对应位线或该对应接地线之间的电压差得以调整。
在本发明一实施例中，其中该储存装置经配置以通过展示可变电阻或导电率储存信息。
在本发明一实施例中，其中该储存装置经进一步配置以在该对应字符线与该对应位线或该对应接地线之间施加一写入电压或电流，以使得该电阻率或导电率变为表示待写入该储存装置中的该储存信息的一数值。
在本发明一实施例中，其中该储存装置经进一步配置以自该字符线接收一设定电压源或电流源，以使得该电阻或导电率变为表示待写入该储存装置中的该储存信息的一数值。
在本发明一实施例中，其中该储存装置经进一步配置以施加一读取电压至该对应字符线及施加所述对应位线之间的一读取电压以感测在该记忆体单元中的该晶体管电流或电压，以使得经由所述对应位线及寄生电路识别该电阻或导电率。
在本发明一实施例中，其中该储存装置经配置以通过在该对应字符线与该接地线或该位线之间施加一预置电压或电流来将该储存装置设定至一参考导电率值。
在本发明一实施例中，其中该顶部电极及该底部电极由至少一层的金属、金属氧化物复合物或金属半导体复合物形成，该金属半导体复合物是由具有氧离子或氧空缺或金属离子形式的金属、半导体或氧所形成，且该氧化物介电层经配置以在该储存装置上施加电压差或电流差时通过移动介电质中的离子或空缺改变储存值。
在本发明一实施例中，其中该氧化物介电层包含至少一层的氧化物复合物或金属氧化物复合物或金属半导体氧化物复合物，该金属氧化物复合物层在施加电压或电流时通过移动离子或空缺改变导电率。
在本发明一实施例中，其中该储存装置的该底部电极与该场效晶体管的该栅极端子共享相同的金属层。
综上所述，本发明的技术方案与现有的记忆体结构、技术相比具有明显的优点和优异性能。记忆体结构的简单使其更容易被整合至现有逻辑互补式金属氧化物半导体场效晶体管(CMOS)制程中且对嵌入式应用更为实用。通过上述技术方案，可达到相当的技术进步，并具有产业上的广泛利用价值。
附图说明
图1是图示根据本发明的实施例的记忆体阵列电路的电路图；
图2是图示根据本发明的实施例的记忆体单元的细节的电路图；
图3是图示根据本发明的实施例的记忆体单元的结构的示意图；
图4A至图4C是根据本发明的实施例图示记忆体单元的操作方法的波形示意图；
图5是图示根据本发明的实施例的漏极电流特性的示意图；
图6是图示根据本发明的另一实施例的记忆体单元的电路图；
图7是图示根据本发明的另一实施例的记忆体单元的结构的示意图。
具体实施方式
下文是举实施例配合所附附图作详细说明，以更好地理解本发明的记忆体结构及操作，但所提供的实施例并非用以限制本发明所涵盖的范围，而结构操作的描述非用以限制其执行的顺序，任何由元件重新组合的结构，所产生具有均等功效的装置，皆为本发明所涵盖的范围。此外，根据业界的标准及习惯做法，附图仅以辅助说明为目的，并未依照原尺寸作图，实际上各种特征的尺寸可任意地增加或减少以便于说明。下述说明中相同元件将以相同的符号标示来进行说明以便于理解。
在全篇说明书与权利要求书所使用的用词(terms)，除有特别注明外，通常具有每个用词使用在此领域中、在此揭露的内容中与特殊内容中的平常意义。某些用以描述本发明的用词将于下或在此说明书的别处讨论，以提供本领域技术人员在有关本发明的描述上额外的引导。
关于本文中所使用的“约”、“大约”或“大致”一般通常是指数值的误差或范围于百分之二十以内，较好地是于百分之十以内，而更佳地则是于百分之五以内。文中若无明确说明，其所提及的数值皆视作为近似值，例如可如“约”、“大约”或“大致”所表示的误差或范围，或其他近似值。
此外，在本文中所使用的用词“包含”、“包括”、“具有”、“含有”等等，均为开放性的用语，即意指“包含但不限于”。此外，本文中所使用的“及/或”，包含相关列举项目中一或多个项目的任意一个以及其所有组合。
于本文中，当一元件被称为“连接”或“耦接”时，可指“电性连接”或“电性耦接”。“连接”或“耦接”亦可用以表示二或多个元件间相互搭配操作或互动。此外，虽然本文中使用“第一”、“第二”、…等用语描述不同元件，该用语仅是用以区别以相同技术用语描述的元件或操作。除非上下文清楚指明，否则该用语并非特别指称或暗示次序或顺位，亦非用以限定本发明。
参看图1。图1是图示根据本发明的实施例的记忆体阵列电路100的电路图。如图1所示，记忆体阵列电路100包括字符线WL1、WL2及WL3；位线BL1、BL2及BL3；字符线驱动器140，经连接至字符线WL1～WL3；位线驱动器160，经连接至位线BL1～BL3；接地线GL1及GL2，经连接至共用源180；及记忆体单元120-1、120-2、…及120-12。
在本实施例中，字符线驱动器140及位线驱动器160经配置以分别驱动字符线WL1～WL3及位线BL1～BL3。
将记忆体单元120-1～120-4连接至字符线WL1，记忆体单元120-5～120-8连接至字符线WL2，及记忆体单元120-9～120-12连接至字符线WL3。另外，将记忆体单元120-1、120-5及120-9连接至位线BL1，记忆体单元120-2～120-3、120-6～120-7及120-10～120-11连接至位线BL2，及记忆体单元120-4、120-8及120-12连接至位线BL3。将共用主体端子BD视情况连接至记忆体单元120-1～120-12。
图2是图示根据本发明的实施例的记忆体单元120-2的细节的电路图。值得注意的是，记忆体单元120-1～120-12具有类似结构，且以记忆体单元120-2为例来解释记忆体单元120-1～120-12的细节。
如图2所示，记忆体单元120-2分别包括储存装置122及场效晶体管124。举例而言，储存装置122包括顶部电极TE、底部电极BE及氧化物介电层DI，该氧化物介电层置放于顶部电极TE与底部电极BE之间。储存装置122经配置以通过展示可变电阻或导电率储存信息。
场效晶体管124包括栅极端子G、源极端子S及漏极端子D。将栅极端子G连接至储存装置122的底部电极BE。将源极端子S连接至接地线GL1。将漏极端子D连接至位线BL2。
根据图2另外参看图3。图3是图示根据本发明的实施例的记忆体单元120-2的结构的示意图。如图3所示，顶部电极TE由金属或金属氧化物介电质形成，并连接至记忆体阵列电路100的字符线WL1。底部电极BE由金属形成。或者说，顶部电极TE、底部电极BE及置放于顶部电极TE与底部电极BE之间的氧化物介电层DI形成储存装置122的结构，该结构亦称为MIM(金属-绝缘体-金属)。
在本发明的一个实施例中，顶部电极TE及底部电极BE由贵金属或贵金属复合物的至少一个层形成，该贵金属复合物经形成具有金属及氧化物离子形式的氧。氧化物介电层DI经配置以在储存装置上施加电压差时通过移动介电质中的离子改变储存值。氧化物介电层DI包括贵金属氧化物或贵半导体—氧化物复合物或贵金属氧化物复合物或贵金属半导体—氧化物复合物的至少一个层。
值得注意的是，记忆体单元120-2的储存装置122的电阻经配置以根据施加给对应字符线WL1的第一电压V1及施加给对应位线BL2的第二电压V2得以调整。类似地，记忆体单元120-1～120-12的储存装置122的电阻经配置以根据施加给对应字符线WL1～WL3的电压及施加给对应位线BL1～BL3的电压调整该电阻。
或者说，本发明的记忆体单元120-1～120-12为记忆体装置，该记忆体装置经配置以通过在装置的端子之间施加电压来改变储存装置122(亦即，MIM)的电阻率、导电率或传导电流，以使得记忆体单元120-1～120-12能够在低电流或高电流下自场效晶体管124的漏极端子D经由MIM电阻的开关而输出。
尽管场效晶体管124可为图1及图2所示的n通道金属氧化物半导体场效晶体管(n通道MOSFET)，但是应将理解，这些实施例并不意欲限制本发明。对熟悉此项技术者将显而易见的是，在不限制本发明的范畴或概念的情况下，亦可通过其他类型场效晶体管实施场效晶体管124，所述场效晶体管诸如p通道金属氧化物半导体场效晶体管(p通道MOSFET)、n型或p型无接面MOSFET、电子传导隧道FET、孔传导隧道FET或三栅极MOSFET(或FinFET)。值得注意的是，场效晶体管中的介电电容可为至少一层基于SiO2、SiON、HfO2或其他高介电常数的栅极介电层。
参看图4A至图4C。图4A至图4C是图示根据本发明的实施例的记忆体单元120-1～120-12的操作方法的信号波形示意图。
在本实施例中，储存装置122经配置以在对应字符线WL1～WL3与对应位线BL1～BL3之间施加写入电压差，以使得电阻或导电率变为一值，该值表示待写入储存装置122中的储存信息。
首先，为了改变储存装置122(亦即，MIM)的电阻状态，将选择目标记忆体单元(例如，记忆体单元120-1)的对应位线(例如，位线BL1)及对应字符线(例如，字符线WL1)。在具有n通道的MOSFET的实施例中，在对应字符线WL1上施加正偏压及在对应位线BL1上施加负偏压(或零电压)。值得注意的是，在存在晶体管的主体端子BD的一些实施例中，主体端子可为接地或背偏压的。
图4A图示形成过程。在一些实施例中，取决于储存装置122(亦即，MIM)中的绝缘体(例如，过渡金属氧化物TMO)的结构及厚度，记忆体单元120-1～120-12需要预置(PRESET)(亦即，形成过程)。出于TMO绝缘体的组成原因，有时需要该形成，亦即以形成用于导电的细丝。通过在连接至记忆体单元120的顶部电极TE的字符线(例如，WL1)上施加电压，在位线(例如，BL1)上施加电压，及将主体端子BD连接至接地线GL，跨记忆体元件120的电压差使得储存装置122设定至电阻的参考值。或者说，储存装置122在对应字符线WL1～WL3与接地线GL之间施加预置电压差，以使得储存装置122设定至参考导电率值。随后，可因此执行SET或RESET操作。
如图4A所示，在本发明的一实施例中，在PRESET过程期间，对应字符线WL1的电压V_WL1经配置以被设定在形成电压VF，而对应位线BL1的电压V_BL1、接地线GL1的电压V_GL及主体端子BD的电压V_body为接地的(亦即，实质上0V)。
在本实施例中，储存装置122经配置以通过展示可变电阻或导电率储存信息。当储存装置122(亦即，MIM)处于高电阻状态(亦即，具有电阻RH)且跨储存装置122(亦即，MIM)的电压足够高时，储存装置122(亦即，MIM)将被设定处于低电阻状态中。来自漏极端子D的输出电流Id将自低电流(亦即，低电阻状态中的储存装置)变至高电流(亦即，高电阻状态中的储存装置)。
图4B图示SET过程。如图4B所示，在本发明的一实施例中，在SET过程期间，对应字符线WL1的电压V_WL1经配置以被设定在设定电压VS，而对应位线BL1的电压V_BL1、接地线GL1的电压V_GL及主体端子BD的电压V_body为接地的(亦即，实质上0V)。储存装置122自对应字符线WL1接收设定电压VS，以使得电阻或导电率变为一值，该值表示待写入储存装置122中的储存信息。
另一方面，若吾人想要将储存装置122(亦即，MIM)的电阻率自低电阻状态变至高电阻状态，则在对应字符线WL1～WL3上施加负偏压及在对应位线BL1～BL3上施加正偏压(或零电压)。随后，来自漏极端子D的输出电流Id将自高电流变至低电流。
图4C图示RESET过程。如图4C所示，在RESET过程期间，对应位线BL1的电压V_BL1及接地线GL1的电压V_GL经配置以被设定在重设电压VR，而对应字符线WL1的电压V_WL1为接地的及主体端子BD的电压V_body为浮动的。
类似于写入操作，在读取操作中，为了自储存装置122的电阻变化读取信息，将选择目标记忆体单元120-1～120-12的对应字符线WL1～WL3及对应位线BL1～BL3，且源极端子S为接地的，而场效晶体管124的主体端子BD可为接地或背偏压的。
根据由储存装置122(亦即，MIM)中的不同电阻所表示的储存值，跨储存装置122(亦即，MIM)的电压经配置以取决于储存装置122的高电阻或低电阻状态而变化。跨场效晶体管124的栅极氧化物介电层的电压不同，且随后感测为阈值电压偏移的输出或场效晶体管124的输出电流(亦即，漏极电流)Id的变化。或者说，场效晶体管124的输出电流Id或阈值电压Vth的变化量表示读取信息，该信息表示两个位准状态(逻辑0与逻辑1)。
储存装置122施加读取电压至对应字符线WL1～WL3及对应位线(例如，BL1及BL2)之间的读取电压差，以使得经由对应位线(例如，BL1及BL2)识别电阻或导电率。
参看图5。图5是图示根据本发明的实施例的漏极电流特性的示意图。在图5中，曲线L1指示应用SET过程后的记忆体单元120-1～120-12的电压-电流特性。另一方面，曲线L2指示应用RESET过程后的记忆体单元120-1～120-12的电压-电流特性。
如图5所示，当施加读取电压Vread(例如，0.6V)时，输出电流(亦即，漏极电流)Id处于低电流位准Ioff，表示RESET过程后的一个逻辑状态(例如，逻辑＝1)。另一方面，输出电流(亦即，漏极电流)Id处于高电流位准Ion，表示SET过程后的另一逻辑状态(例如，逻辑＝0)。上述重复操作执行作为具有非挥发性的记忆体的功能。
值得注意的是，在本实施例中，电压VGS表示顶部电极TE与源极端子S之间的电压。高电流位准Ion与低电流位准Ioff是自场效晶体管124的漏极端子D所量测的输出电流(亦即，漏极电流)Id的两个不同电流位准。
参看图6及图7。图6是图示根据本发明的另一实施例的记忆体单元120-2的电路图。图7是图示根据本发明的另一实施例的记忆体单元120-2的结构的示意图。在本发明中，场效晶体管124与储存装置122(亦即，MIM)可共享相同金属层。举例而言，储存装置122的底部电极BE与场效晶体管124的栅极端子G共享相同金属层，且将储存装置122的顶部电极TE连接至字符线(例如，WL1)，场效晶体管124的漏极端子D连接至位线(例如，BL2)，及场效晶体管124的源极端子S连接至接地线GL。在一些实施例中，将场效晶体管124的主体端子BD连接至接地线GL。
类似于上述实施例，尽管场效晶体管124可为图6及图7所示的n通道金属氧化物半导体场效晶体管(n通道MOSFET)，但是应将理解，所述实施例并不意欲限制本发明。对熟悉此项技术者将显而易见的是，在不限制本发明的范畴或概念的情况下，亦可通过其他类型与储存装置122(亦即，MIM)共享相同金属层的场效晶体管实施场效晶体管124，所述场效晶体管诸如p通道金属氧化物半导体场效晶体管(p通道MOSFET)、n型或p型无接面MOSFET、电子传导隧道FET、孔传导隧道FET或三栅极MOSFET(或FinFET)。
值得注意的是，可根据实践应用使用可由熟悉此项技术者配置的其他种类晶体管，且前述实例并不意谓是本发明的限制。
于上述的内容中，包含示例性的步骤。然而这些步骤并不必需依序执行。在本实施方式中所提及的步骤，除特别叙明其顺序者外，均可依实际需要调整其前后顺序，甚至可同时或部分同时执行。
综上所述，在本发明中通过应用上文所描述的实施例，揭示一个晶体管及一个MIM的新结构以解决前述问题。记忆体结构的简单使其更容易被整合至现有逻辑CMOS制程中且对嵌入式应用更为实用。
虽然本发明已以实施方式揭露如上，然其并非用以限定本发明，任何熟悉此技艺者，在不脱离本发明的精神和范围内，当可作各种更动与润饰，因此本发明的保护范围当视所附的权利要求书所界定的范围为准。

Claims (21)

1.一种记忆体阵列电路，其特征在于，该记忆体阵列电路包含：
多个记忆体单元，其中所述记忆体单元中的每一者包含：
一储存装置，该储存装置包含：
一顶部电极，经连接至一字符线，该顶部电极由金属或金属氧化物复合物或金属半导体复合物形成；
一底部电极，该底部电极由金属或金属氧化物复合物或金属半导体复合物形成；以及
一氧化物介电层，该氧化物介电层形成于该顶部电极与该底部电极之间；以及
一场效晶体管，该场效晶体管包含：
一栅极端子，经连接至该储存装置的该底部电极；
一源极端子，经连接至一接地线；
一漏极端子，经连接至一位线；以及
一通道，位于该栅极端子和该源极端子和该漏极端子之间；
其中该储存装置的电阻或导电率经配置以根据连接至记忆体单元的所述对应字符线、所述对应位线或所述对应接地线之间的电压差得以调整。
2.根据权利要求1所述的记忆体阵列电路，其特征在于，该储存装置经配置以通过可变的电阻或导电率储存信息。
3.根据权利要求2所述的记忆体阵列电路，其特征在于，该储存装置经配置以在所述对应字符线与所述对应位线或所述对应接地线之间施加不同写入电压，用以使得该电阻或导电率变为可表示待写入该储存装置中的储存信息的数值。
4.根据权利要求2所述的记忆体阵列电路，其特征在于，该储存装置经配置以自该字符线接收一设定电压源和电流源，以使得该电阻或导电率变为可表示待写入该储存装置中的储存信息的数值。
5.根据权利要求2所述的记忆体阵列电路，其特征在于，该储存装置经配置以施加一读取电压至该对应字符线及所述对应位线之间的一读取电压或电流以感测在该记忆体单元中的晶体管电流或电压，使得经由所述对应位线及周边电路识别该电阻率或导电率。
6.根据权利要求2所述的记忆体阵列电路，其特征在于，该储存装置经配置以通过在该对应字符线与该接地线或该位线之间施加一预置电压或电流来将该储存装置设定至一参考导电率值。
7.根据权利要求1所述的记忆体阵列电路，其特征在于，该场效晶体管为一n通道金属氧化物半导体场效晶体管或一p通道金属氧化物半导体场效晶体管、一n通道无接面场效晶体管或p通道无接面场效晶体管、一电子传导隧道场效晶体管、一孔传导隧道场效晶体管或一三栅极场效晶体管。
8.根据权利要求1所述的记忆体阵列电路，其特征在于，该场效晶体管中的该栅极介电层为基于SiO2或SiON或HfO2或其他高介电常数之一组合的栅极介电层。
9.根据权利要求1所述的记忆体阵列电路，其特征在于，该顶部电极及该底部电极是由至少一层的金属、金属氧化物复合物或金属半导体复合物所形成，其中该金属半导体复合物是由具有氧离子或氧空缺或金属离子形式的金属或半导体或氧所形成。
10.根据权利要求9所述的记忆体阵列电路，其特征在于，该氧化物介电层用以在该储存装置上施加电压或电流时通过移动介电层中的离子或空缺改变该储存值。
11.根据权利要求9所述的记忆体阵列电路，其特征在于，该氧化物介电层包含至少一层的金属氧化物或半导体—氧化物复合物或金属—半导体—氧化物复合物以在施加电压或电流时通过移动离子或空缺改变导电率。
12.根据权利要求1所述的记忆体阵列电路，其特征在于，该储存装置的该底部电极与该场效晶体管的该栅极端子共享相同的金属层。
13.一种记忆体阵列电路，其特征在于，包含：
多个字符线；
多个位线；
一字符线驱动器，经连接至所述字符线；
一位线驱动器，经连接至所述位线；
一接地线；以及
多个记忆体单元，其中所述记忆体单元中的每一者包含：
一储存装置，该储存装置包含：
一顶部电极，经连接至该对应字符线，该顶部电极由金属或金属氧化物复合物或金属半导体复合物形成；
一底部电极，该底部电极由金属或金属氧化物复合物或金属半导体复合物形成；以及
一氧化物介电层，该氧化物介电层形成于该顶部电极与该底部电极之间；以及
一场效晶体管，包含：
一栅极端子，经连接至该储存装置的该底部电极；
一源极端子，经连接至该对应接地线；
一漏极端子，经连接至该对应位线；以及
一通道，位于该栅极端子和该源极端子和该漏极端子之间；
其中该储存装置的该电阻经配置以根据该对应字符线、该对应位线或该对应接地线之间的电压差得以调整。
14.根据权利要求13所述的记忆体阵列电路，其特征在于，该储存装置经配置以通过展示可变电阻或导电率储存信息。
15.根据权利要求14所述的记忆体阵列电路，其特征在于，该储存装置经进一步配置以在该对应字符线与该对应位线或该对应接地线之间施加一写入电压或电流，以使得该电阻率或导电率变为表示待写入该储存装置中的该储存信息的一数值。
16.根据权利要求14所述的记忆体阵列电路，其特征在于，该储存装置经进一步配置以自该字符线接收一设定电压源或电流源，以使得该电阻或导电率变为表示待写入该储存装置中的该储存信息的一数值。
17.根据权利要求14所述的记忆体阵列电路，其特征在于，该储存装置经进一步配置以施加一读取电压至该对应字符线及施加所述对应位线之间的一读取电压以感测在该记忆体单元中的该晶体管电流或电压，以使得经由所述对应位线及寄生电路识别该电阻或导电率。
18.根据权利要求13所述的记忆体阵列电路，其特征在于，该储存装置经配置以通过在该对应字符线与该接地线或该位线之间施加一预置电压或电流来将该储存装置设定至一参考导电率值。
19.根据权利要求13所述的记忆体阵列电路，其特征在于，该顶部电极及该底部电极由至少一层的金属、金属氧化物复合物或金属半导体复合物形成，该金属半导体复合物是由具有氧离子或氧空缺或金属离子形式的金属、半导体或氧所形成，且该氧化物介电层经配置以在该储存装置上施加电压差或电流差时通过移动介电质中的离子或空缺改变储存值。
20.根据权利要求19所述的记忆体阵列电路，其特征在于，该氧化物介电层包含至少一层的氧化物复合物或金属氧化物复合物或金属半导体氧化物复合物，该金属氧化物复合物层在施加电压或电流时通过移动离子或空缺改变导电率。
21.根据权利要求13所述的记忆体阵列电路，其特征在于，该储存装置的该底部电极与该场效晶体管的该栅极端子共享相同的金属层。
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