CN201965932U

CN201965932U - 一种新型存储器电路

Info

Publication number: CN201965932U
Application number: CN2010206922575U
Authority: CN
Inventors: 程兆贤; 戴宇杰; 张小兴; 吕英杰
Original assignee: TIANJIN QIANGXIN IC DESIGN CO Ltd
Current assignee: TIANJIN QIANGXIN IC DESIGN CO Ltd
Priority date: 2010-12-30
Filing date: 2010-12-30
Publication date: 2011-09-07
Anticipated expiration: 2020-12-30

Abstract

一种新型存储器电路，其特征在于它包括Cg端子控制电路、Ag端子控制电路和存储单元电路；其优越性：可以降低RFID TAG存储阵列电路的漏电流；能够极大地降低电路的瞬态功耗。

Description

一种新型存储器电路

(一)技术领域：

本实用新型涉及一种电子电路，尤其是一种新型存储器电路。

(二)背景技术：

此类电路常用于无源RFID电子标签的存储电路中。存储阵列可以在掉电情况下保存数据信息。在上电情况下读取存储信息，并且可以根据外部命令更改存储信息。但对电路设计不精细，对于阵列瞬态产生的漏电流没有采取措施。且由于标签内部没有电源，如何节省瞬态所耗能量是重中之重。

现有电路结构如图5所示，阵列每个block通过一个控制管控制所有存储单元的浮栅电压，所有block的Ag端相连由控制电路共同控制。引起在操作时产生很大的漏电流。图6是常规电路单Block的电路结构，图中标出了电路存在漏电流的通路。

(三)实用新型内容：

本实用新型的目的在于提供一种新型存储器电路，它可以克服现有技术的不足，是一种低功耗且可以降低RFID TAG存储阵列电路的漏电流的电路。

本实用新型的技术方案：一种新型存储器电路，其特征在于它包括Cg端子控制电路、Ag端子控制电路和存储单元电路；其中所说的Cg端子控制电路的输入端和Ag端子控制电路的输入端分别接收采集到的数字信号，二者的输出端与存储单元电路的输入端连接。

上述所说的Cg端子控制电路和Ag端子控制电路由二输入或非门、两个反相器、二输入与门和二输入与非门构成，其中所说的二输入或非门的输入端采集待处理的数字信号，其输出端分别与1个反相器的输入端和二输入与非门的一个输入端连接；所说的与二输入或非门连接的反相器的输出端与二输入与门的一个输入端连接；所说的二输入与门另一个输入端与另一个反向器的输入端连接，同时接受读写信号，其输出端输出Cg控制信号；所说的二输入与非门的另一输入端连接与二输入与门连接的反相器的输出端，其输出端输出Ag控制信号。

上述所说的存储单元电路是n行m列的阵列结构，共有n*m个Block单元组成；所说的每个Block单元的输入端分别与Cg端子控制电路的输出端、Ag端子控制电路的输出端连接。

上述所说的Block单元是由8个存储单元组成，每个存储单元都是由存储单元浮栅端控制管M1、存储单元浮栅端控制管M2、浮栅管源端控制管M3、存储单元控制管M4和存储单元控制管M5构成；其中，所说的存储单元浮栅端控制管M1的栅极与存储单元控制管M4的栅极相互连接作为行选择管控制栅端Sg，其源级作为Block单元的第i位存储浮栅电压端子Cgi(i＝0-7)，其漏极与存储单元浮栅端控制管M2的漏极、存储单元控制管M5的栅极连接；所说的存储单元浮栅端控制管M2的栅极作为Cg控制端NCg，其源级接地；所说的存储单元控制管M5的漏极与浮栅管源端控制管M3的漏极相连，其源级与存储单元控制管M4的漏极连接；所说的存储单元控制管M4的源级作为Block单元的第i位的位线电压端BLi(i＝0-7)；所说的浮栅管源端控制管M3的源级接地，其栅极作为Ag控制端Ag_ctrl；且每个存储单元中的存储单元控制管M4的栅极连接在一起作为行选择管控制栅端Sg；所说的每个存储单元中的存储单元浮栅端控制管M2的栅极连接在一起作为Cg控制端NCg；所说的每个存储单元中的浮栅管源端控制管M3的栅极连接在一起作为Ag控制端Ag_ctrl。

上述所说的每一个Block单元中的每个存储单元的存储单元控制管M4的栅极相互连接。

上述所说的Cg端子控制电路的输出端与每个Block单元中的每个存储单元的存储单元浮栅端控制管M2的栅极连接；所说的Ag端子控制电路的输出端分别与每个Block单元中的每个存储单元的浮栅管源端控制管M3的栅极连接。

本实用新型的工作原理：存储单元电路用于存储数据信息；Cg端子控制电路、Ag端子控制电路用于降低存储阵列电路的漏电流；可以保证在掉电情况下保存数据信息，在上电情况下读取存储信息，并且可以根据外部命令更改存储信息，使未被选中的存储单元通路处于截至状态；Cg端子控制电路决定某行列Cg端子是否被作为放电对象；Ag端子控制电路用于决定某行列Ag端子是否选择相互独立。

图1、2中7给出的是n行m列的阵列结构，由n*m个Block组成；每个Block由8个存储单元组成，如图3中的16-23所示。整个阵列由8*n*m个存储单元组成；图1可以看出所有Block都与控制电路和数据相连接，而彼此之间没有相互控制关系；3-6是阵列的基本操作单元，n*m个Block(3-6)中的结构跟都如图3所示。SGi(i＝0-n)与第i行的Block中存储单元选择管栅端相连，如8-15。Cg、Ag控制电路与每个Block的CG、AG控制管栅端分别连在一起，如M2、M3、。Cgi(i＝0-7)、BLi(i＝0-7)为数据输入端，通过选择电路后将数据送入到某个Block中。BL端既是输出又是输入端。图2和3中每个Block的所有的M2的栅端都连在一起，接控制端子NCg，所有的M3的栅端也都连在一起，控制端子为AG_ctrl。

图4为Cg、Ag的控制电路。受读写信号，行控制信号，列控制信号。通过三个信号的控制，使得未被选中的Block与选中的Block各端断开。其作用通过线24、25实现。线24、25通过对M3、M4 MOS管的栅压控制使得所有Block之间，以及同Block内的存储单元之间处于相互隔离的状态。使得每个存储单元相互不受影响，Block之间也相互隔离。以达到最大程度的降低电路的漏电流。

根据存储单元内所存数据不同，浮栅管具有不同的阈值电压。

数据为逻辑“1”的浮栅管具有高的阈值电压，Vth_h＞0V。数据为逻辑“0”的浮栅管具有低的阈值电压，Vth_1＜0V。假设Bit0存储数据为逻辑“1”，Bit1存储数据为逻辑“0”。在此情况下，再次对存储单元进行具有相同存储数据信息的擦写操作。浮栅Cg0，1分别加大于10V的高压和0V偏置，选择栅Sg加大于10V的高压偏置。常规技术电路，如图3，4所示，AG_ctrl接0V。对于Bit1，由于Bit1的阈值电压Vth_1＜0V，即使Cg1＝0V浮栅已经打开。此时在存储单元Bit0、Bit1之间便产生一条通路，因而产生很大的漏电流。本实用新型如图2所示，对存储单元的Ag端进行了控制，使得每个存储单元独立工作，完全避免了此种情况的发生。

对于同行没有被选中的Block，如果其存储单元内容为逻辑“0”。在对其它模块操作时，电路出现导通通路，同样产生很大的漏电流。本实用新型存储单元在不工作状态下被接成二极管形式。在此状态下二极管处于截止区。同时，在高速操作情况下，在存储单元浮栅会产生很大的寄生电容。本实用新型可以对储单元浮栅及时放电，以防止寄生电容导致的数据错误。

本实用新型的优越性：可以降低RFID TAG存储阵列电路的漏电流；能够极大地降低电路的瞬态功耗。

(四)附图说明：

图1为本实用新型所涉一种新型存储器电路的电路流程框图。

图2为本实用新型所涉一种新型存储器电路的电路结构图。

图3为本实用新型所涉一种新型存储器电路中一个Block单元的电路结构图。

图4为为本实用新型所涉一种新型存储器电路的Cg、Ag控制电路的电路示意图。

图5为现有技术中的EEPROM ARRAY电路框图。

图6为现有技术中的单Block电路框图。

其中：1为Ncg控制电路；2为Ag控制电路；3为第0行0列Block单元；4为n+1行0列Block单元；5为第0行m+1列Block单元；6为第n+1行m+1列Block单元；7为本实用新型提出的EEPROM ARRAY电路框图；8、9、10、11、12、13、14、15为结构相同的存储单元；16、17、18、19、20、21、22、23为结构相同的单存储单元加控制电路；24为连接所有Ncg栅端控制电压的控制线；25为连接所有Ag_ctrl栅端控制电压的控制线；M1、M2为是存储单元浮栅端控制管；M3为是浮栅管源端控制电路；M4、M5为是存储单元；26为二输入或非门；27为反相器；28为二输入与门；29为二输入与非门；Bit0为Block单元第0位存储单元；Bit7为Block单元第7位存储单元；Sg0为第0行选择管控制栅端；Sgn为第n行选择管控制栅端；Cg0为Block单元第0位存储浮栅电压；Cg7为Block单元第7位存储浮栅电压；BL0为Block单元第0位位线电压；BL7为Block单元第7位位线电压；AG0为Block单元第0位接地端；AG7为Block单元第7位接地端；NCg为Cg控制端；AG_ctrol为AG控制端；Y0、Ym分别是第0列第m列控制信号；NCg00、NCgnm分别控制0行0列和n行m列的Cg控制端；AG_ctrl00、AG_ctrlnm分别控制0行0列和n行m列的AG控制端。

(五)具体实施方式：

实施例：一种新型存储器电路(见图1、图2)，其特征在于它包括Cg端子控制电路、Ag端子控制电路和存储单元电路；其中所说的Cg端子控制电路的输入端和Ag端子控制电路的输入端分别接收采集到的数字信号，二者的输出端与存储单元电路的输入端连接。

上述所说的Cg端子控制电路和Ag端子控制电路(见图4)由二输入或非门、两个反相器、二输入与门和二输入与非门构成，其中所说的二输入或非门的输入端采集待处理的数字信号，其输出端分别与1个反相器的输入端和二输入与非门的一个输入端连接；所说的与二输入或非门连接的反相器的输出端与二输入与门的一个输入端连接；所说的二输入与门另一个输入端与另一个反向器的输入端连接，同时接受读写信号，其输出端输出Cg控制信号；所说的二输入与非门的另一输入端连接与二输入与门连接的反相器的输出端，其输出端输出Ag控制信号。

上述所说的存储单元电路(见图2)是n行m列的阵列结构，共有n*m个Block单元组成；所说的每个Block单元的输入端分别与Cg端子控制电路的输出端、Ag端子控制电路的输出端连接。

上述所说的Block单元(见图3)是由8个存储单元组成，每个存储单元都是由存储单元浮栅端控制管M1、存储单元浮栅端控制管M2、浮栅管源端控制管M3、存储单元控制管M4和存储单元控制管M5构成；其中，所说的存储单元浮栅端控制管M1的栅极与存储单元控制管M4的栅极相互连接作为行选择管控制栅端Sg，其源级作为Block单元的第i位存储浮栅电压端子Cgi(i＝0-7)，其漏极与存储单元浮栅端控制管M2的漏极、存储单元控制管M5的栅极连接；所说的存储单元浮栅端控制管M2的栅极作为Cg控制端NCg，其源级接地；所说的存储单元控制管M5的漏极与浮栅管源端控制管M3的漏极相连，其源级与存储单元控制管M4的漏极连接；所说的存储单元控制管M4的源级作为Block单元的第i位的位线电压端BLi(i＝0-7)；所说的浮栅管源端控制管M3的源级接地，其栅极作为Ag控制端Ag_ctrl；且每个存储单元中的存储单元控制管M4的栅极连接在一起作为行选择管控制栅端Sg；所说的每个存储单元中的存储单元浮栅端控制管M2的栅极连接在一起作为Cg控制端NCg；所说的每个存储单元中的浮栅管源端控制管M3的栅极连接在一起作为Ag控制端Ag_ctrl。

上述所说的每一个Block单元中的每个存储单元的存储单元控制管M4的栅极相互连接(见图2、图3)。

上述所说的Cg端子控制电路的输出端与每个Block单元中的每个存储单元的存储单元浮栅端控制管M2的栅极连接；所说的Ag端子控制电路的输出端分别与每个Block单元中的每个存储单元的浮栅管源端控制管M3的栅极连接(见图2)。

Claims

1.一种新型存储器电路，其特征在于它包括Cg端子控制电路、Ag端子控制电路和存储单元电路；其中所说的Cg端子控制电路的输入端和Ag端子控制电路的输入端分别接收采集到的数字信号，二者的输出端与存储单元电路的输入端连接。

2.根据权利要求1所述的一种新型存储器电路，其特征在于所说的Cg端子控制电路和Ag端子控制电路由二输入或非门、两个反相器、二输入与门和二输入与非门构成，其中所说的二输入或非门的输入端采集待处理的数字信号，其输出端分别与1个反相器的输入端和二输入与非门的一个输入端连接；所说的与二输入或非门连接的反相器的输出端与二输入与门的一个输入端连接；所说的二输入与门另一个输入端与另一个反向器的输入端连接，同时接受读写信号，其输出端输出Cg控制信号；所说的二输入与非门的另一输入端连接与二输入与门连接的反相器的输出端，其输出端输出Ag控制信号。

3.根据权利要求1所述的一种新型存储器电路，其特征在于所说的存储单元电路是n行m列的阵列结构，共有n*m个Block单元组成；所说的每个Block单元的输入端分别与Cg端子控制电路的输出端、Ag端子控制电路的输出端连接。

4.根据权利要求3所述的一种新型存储器电路，其特征在于所说的Block单元是由8个存储单元组成，每个存储单元都是由存储单元浮栅端控制管M1、存储单元浮栅端控制管M2、浮栅管源端控制管M3、存储单元控制管M4和存储单元控制管M5构成；其中，所说的存储单元浮栅端控制管M1的栅极与存储单元控制管M4的栅极相互连接作为行选择管控制栅端Sg，其源级作为Block单元的第i位存储浮栅电压端子Cgi(i＝0-7)，其漏极与存储单元浮栅端控制管M2的漏极、存储单元控制管M5的栅极连接；所说的存储单元浮栅端控制管M2的栅极作为Cg控制端NCg，其源级接地；所说的存储单元控制管M5的漏极与浮栅管源端控制管M3的漏极相连，其源级与存储单元控制管M4的漏极连接；所说的存储单元控制管M4的源级作为Block单元的第i位的位线电压端BLi(i＝0-7)；所说的浮栅管源端控制管M3的源级接地，其栅极作为Ag控制端Ag_ctrl；且每个存储单元中的存储单元控制管M4的栅极连接在一起作为行选择管控制栅端Sg；所说的每个存储单元中的存储单元浮栅端控制管M2的栅极连接在一起作为Cg控制端NCg；所说的每个存储单元中的浮栅管源端控制管M3的栅极连接在一起作为Ag控制端Ag_ctrl。

5.根据权利要求3所述的一种新型存储器电路，其特征在于所说的每一个Block单元中的每个存储单元的存储单元控制管M4的栅极相互连接。

6.根据权利要求4所述的一种新型存储器电路，其特征在于所说的每个Block单元中的每个存储单元的存储单元浮栅端控制管M2的栅极与Cg端子控制电路的输出端连接；所说的每个Block单元中的每个存储单元的浮栅管源端控制管M3的栅极与Ag端子控制电路的输出端分别连接。