KR101537317B1 - 멀티레벨 원-타임 프로그래머블 메모리 장치 - Google Patents

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Abstract

멀티레벨 원-타임 프로그래머블 메모리 장치가 개시된다. 본 발명의 실시예에 따른 멀티레벨 원-타임 프로그래머블 메모리 장치의 메모리 셀들은 각각, 제 1 전압이 인가되는 제 1 전극; 제 2 전압이 인가되는 제 2 전극; 및 각각 상기 제 1 전압 및 상기 제 2 전압의 전압 차이에 대응되어 퓨징(fusing) 동작을 수행하고 상기 제 1 전극 및 상기 제 2 전극 사이에 연결되는 복수개의 퓨즈 라인들을 구비한다. 이때, 상기 제 1 전극 및 상기 제 2 전극 중 적어도 하나 이상의 전극은 상기 복수개의 퓨즈 라인들의 상기 제 1 전극 및 상기 제 2 전극 사이의 유효 라인 길이가 다르도록 형성되어 상기 복수개의 퓨즈 라인들이 서로 다른 저항 성분을 갖게 한다.

Description

멀티레벨 원-타임 프로그래머블 메모리 장치{Multilevel one-time programmable memory device}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 저가로 대면적 또는 적층으로 구현될 수 있는 원-타임 프로그래머블 메모리 장치에 관한 것이다.
종래 기술에 따른 원-타임 프로그래머블 메모리 장치(One-Time Programmable memory device)는 실리콘 기판을 사용하여 절연 파괴를 수행하기 때문에 저가로 대면적 또는 적층으로 구현하기 어려운 문제가 있다.
본 발명이 이루고자하는 기술적 과제는 저가로 대면적 또는 적층으로 구현될 수 있는 원-타임 프로그래머블 메모리 장치를 제공하는 것에 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 멀티레벨 원-타임 프로그래머블 메모리 장치의 메모리 셀들은 각각, 제 1 전압이 인가되는 제 1 전극; 제 2 전압이 인가되는 제 2 전극; 및 각각 상기 제 1 전압 및 상기 제 2 전압의 전압 차이에 대응되어 퓨징(fusing) 동작을 수행하고 상기 제 1 전극 및 상기 제 2 전극 사이에 연결되는 복수개의 퓨즈 라인들을 구비한다.
이때, 상기 제 1 전극 및 상기 제 2 전극 중 적어도 하나 이상의 전극은 상기 복수개의 퓨즈 라인들의 상기 제 1 전극 및 상기 제 2 전극 사이의 유효 라인 길이가 다르도록 형성되어 상기 복수개의 퓨즈 라인들이 서로 다른 저항 성분을 갖게 한다.
바람직하게는, 상기 제 1 전극은 상기 제 2 전극과 마주하는 일 면이 계단 형상으로 구비될 수 있다. 또는 ,상기 제 1 전극은 상기 제 2 전극과 마주하는 일 면이 경사진 형상으로 구비될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 멀티레벨 원-타임 프로그래머블 메모리 장치의 메모리 셀들은 각각, 제 1 전압이 인가되는 제 1 전극; 제 2 전압이 인가되는 제 2 전극; 및 각각 상기 제 1 전압 및 상기 제 2 전압의 전압 차이에 대응되어 퓨징(fusing) 동작을 수행하고 상기 제 1 전극 및 상기 제 2 전극 사이에 층을 달리하여 연결되며, 서로 다른 저항 성분을 갖는 복수개의 퓨즈 라인들을 구비한다.
바람직하게는, 상기 제 1 전극 및 상기 제 2 전극 중 적어도 하나 이상의 전극은, 상기 복수개의 퓨즈 라인들의 상기 제 1 전극 및 상기 제 2 전극 사이의 유효 라인 길이가 다르도록 형성되어, 상기 복수개의 퓨즈 라인들이 서로 다른 저항 성분을 갖게 할 수 있다. 이때, 상기 제 1 전극은 상기 제 2 전극과 마주하는 일 면이 계단 형상으로 구비될 수 있다.
바람직하게는, 상기 복수개의 퓨즈 라인들은 단면적을 달리하여 구비될 수 있다. 또는 상기 복수개의 퓨즈 라인들은 저항비를 달리하여 구비될 수 있다.
바람직하게는, 상기 메모리 셀들은 각각, 상기 제 1 전극 및 상기 제 2 전극 중 하나의 전극과, 상기 멀티레벨 원-타임 프로그래머블 메모리 장치의 워드 라인들 중 대응되는 워드 라인을 연결하는 다이오드를 더 구비할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 메모리 시스템 장치는, 상기 멀티레벨 원-타임 프로그래머블 메모리 장치; 및 상기 멀티레벨 원-타임 프로그래머블 메모리 장치로의 데이터 기입 동작 및 상기 멀티레벨 원-타임 프로그래머블 메모리 장치로부터의 데이터 독출 동작을 제어하는 메모리 컨트롤러를 구비한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명이 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 제 1 실시예에 따른 멀티레벨 원-타임 프로그래머블 메모리 장치의 메모리 셀 구조를 나타내는 도면이다.
도 1을 참조하면, 메모리 셀(100)의 제 1 전극(120) 및 제 2 전극(140)과, 양 전극들(120, 140) 사이에 병렬로 연결되는 복수개의 퓨즈 라인들(FL1, FL2, FL3)이 구비된다. 본 발명의 실시예에 따른 멀티레벨 원-타임 프로그래머블 메모리 장치의 메모리 셀(100)에 데이터를 기입하기 위해, 제 1 전극(120)에는 기입 전압(Vwrt)이 인가되고, 제 2 전극(140)에는 접지 전압(VSS)이 인가될 수 있다.
퓨즈 라인들(FL1, FL2, FL3)은 퓨즈(fuse) 또는 안티-퓨즈(anti-fuse) 기능을 갖는다. 이하에서는 설명의 편의를 위해, 퓨즈 라인들(FL1, FL2, FL3)이 퓨즈로 동작하는 경우에 한하여 설명한다. 즉, 복수개의 퓨즈 라인들(FL1, FL2, FL3)은 제 1 전극(120) 및 제 2 전극(140)의 전압차로 생성되는 전류(Ii)에 의해 오픈(fused)될 수 있다. 퓨즈 라인들이 안티-퓨즈로 동작하는 경우는 이하의 퓨즈 라인들이 퓨즈로 동작하는 경우의 설명으로부터 당해 기술분야에서 통상의 지식을 가진 자에 의하여 용이하게 실시될 수 있을 것이다.
본 발명의 실시예에 따른 멀티레벨 원-타임 프로그래머블 메모리 장치의 메 모리 셀(100)은 기입 전압(Vwrt)이 제 1 전극(120)에 인가되면, 양 전극들(120, 140)에 전기적으로 연결되는 퓨즈 라인들(FL1, FL2, FL3)이 형성하는 저항에 대응되는 데이터 값으로 기입된다. 도 1은 특히, 두 전극들(120, 140) 사이에 3개의 퓨즈 라인들(FL1, FL2, FL3)이 연결되는 멀티레벨 원-타임 프로그래머블 메모리 장치의 메모리 셀(100)을 도시한다.
따라서, 도 1의 멀티레벨 원-타임 프로그래머블 메모리 장치의 메모리 셀(100)은 도 2에 도시되는 바와 같이, 퓨즈 라인들(FL1, FL2, FL3)의 오픈여부에 따라 서로 다른 4개의 상태를 가질 수 있다. 즉, 도 1의 멀티레벨 원-타임 프로그래머블 메모리 장치의 하나의 메모리 셀(100)은 2 비트(bit)의 데이터 값을 나타낼 수 있다.
도 1 및 도 2를 참조하면, 본 발명의 실시예에 따른 멀티레벨 원-타임 프로그래머블 메모리 장치의 메모리 셀(100)의 퓨즈 라인들(FL1, FL2, FL3)은 각각, 서로 다른 저항을 갖는다. 각 퓨즈 라인들(FL1, FL2, FL3)에 의한 저항은, 각 퓨즈 라인들(FL1, FL2, FL3)이 연결되는 제 1 전극(120) 및 제 2 전극(140) 사이의 거리에 따른 유효 라인 길이(l1, l2, l3)에 대응된다. 도 1은 특히, 계단 형상으로 형성되는 제 1 전극(120)에 의해, 각 퓨즈 라인들(FL1, FL2, FL3)의 저항을 달리 설정하는 경우를 도시한다.
계단 형상으로 형성되는 제 1 전극(120)에 의해, 본 발명의 실시예에 따른 멀티레벨 원-타임 프로그래머블 메모리 장치의 메모리 셀(100)의 퓨즈 라인들(FL1, FL2, FL3) 중 제 1 퓨즈 라인(FL1)의 유효 라인 길이(l1)가 제일 작고, 제 3 퓨즈 라인(FL3)의 유효 라인 길이(l3)가 가장 길다. 만약, 제 3 퓨즈 라인(FL3)의 유효 라인 길이(l3)를 "l"이라 할 때, 제 1 퓨즈 라인(FL1)의 유효 라인 길이(l1) 및 제 2 퓨즈 라인(FL2)의 유효 라인 길이(l2)는 각각 "l/3" 및 "l/2"가 되도록 제 1 전극(120)의 형상이 설정될 수 있다.
각 퓨즈 라인들(FL1, FL2, FL3)의 유효 라인 길이에 의해, 각 퓨즈 라인들(FL1, FL2, FL3)의 컨덕턴스 Gk가 다음의 수학식 1과 같이 결정된다.
Gk = A/(ρlk), k=1,2,3
상기 수학식 1에서 "A"는 각 퓨즈 라인들의 단면적이고, "ρ"는 퓨즈 라인의 저항비이고, "lk"는 각 퓨즈 라인의 유효 라인 길이를 나타낸다. 즉, 각 퓨즈 라인들(FL1, FL2, FL3)의 컨덕턴스 Gk는 유효 라인 길이에 반비례한다. 따라서, 제 1 퓨즈 라인(FL1)의 컨덕턴스가 제일 크고, 제 3 퓨즈 라인(FL3)의 컨덕턴스가 가장 작다.
이때, 퓨즈 라인들(FL1, FL2, FL3)의 유효 라인 길이(l1, l2, l3)가 전술한 바와 같이, 각각 "l/3", "l/2" 및 "l"인 경우, 제 3 퓨즈 라인(FL3)의 컨덕턴스가 "G"라면, 제 1 퓨즈 라인(FL1)의 컨덕턴스 및 제 2 퓨즈 라인(FL2)의 컨덕턴스는 각각 "3G" 및 "2G"로 나타낼 수 있다.
이렇듯, 각 퓨즈 라인의 컨덕턴스(저항)이 다르므로, 각 퓨즈 라인의 상태(오픈 여부)를 변경시키는 정격 전압의 크기가 다르다. 예를 들어, 제 1 퓨즈 라 인(FL1)의 정격 전압(V1)이 제 1 전극(120)에 인가되면 제 1 퓨즈 라인(FL1)의 상태가 바뀌고, 제 2 퓨즈 라인(FL2)의 정격 전압(V2)이 제 1 전극(120)에 인가되면 제 1 퓨즈 라인(FL1) 및 제 2 퓨즈 라인(FL2)의 상태가 바뀐다. 또한, 제 3 퓨즈 라인(FL3)의 정격 전압(V3)이 제 1 전극(120)에 인가되면 제 1 퓨즈 라인(FL1), 제 2 퓨즈 라인(FL2) 및 제 3 퓨즈 라인(FL3)의 상태가 바뀐다.
즉, 도 2에 도시되는 바와 같이, 제 1 전극(120)에 인가되는 기입 전압(Vwrt)의 크기에 따라, 도 1의 메모리 셀(100)은 4개의 상태를 가질 수 있다.
구체적으로, 제 1 퓨즈 라인(FL1)의 정격 전압(V1)보다 낮은 크기의 기입 전압(Vwrt)이 제 1 전극(120)에 인가되면, 모든 퓨즈 라인들(FL1, FL2, FL3)은 오픈되지 아니하고, 이는 상태 "0"을 나타낸다.
그런데, 제 1 전극(120)으로부터 제 2 전극(140)으로 생성되는 전류(Ii)의 크기는 다음의 수학식 2와 같다.
I = Vwrt∑Gk
따라서, 상태 "0"에서 생성되는 제 1 전류(I0)는 각 퓨즈 라인들(FL1, FL2, FL3)의 컨던턴스들을 합한 값(G1+G2+G3)을 기입 전압(Vwrt)과 곱한 값(I0 = Vwrt(G1+G2+G3))과 같다.
또한, 제 1 퓨즈 라인(FL1)의 정격 전압(V1) 및 제 2 퓨즈 라인(FL2)의 정격 전압(V2) 사이의 크기를 갖는 기입 전압(Vwrt)이 제 1 전극(120)에 인가되면, 제 1 퓨즈 라인(FL1)은 오픈되고, 제 2 퓨즈 라인(FL2) 및 제 3 퓨즈 라인(FL3)은 오픈되지 아니한다. 이는 상태 "1"을 나타낸다. 따라서, 상태 "1"에서 생성되는 제 2 전류(I1)는 제 2 퓨즈 라인(FL2)의 컨덕턴스 및 제 3 퓨즈 라인(FL3)의 컨덕턴스를 합한 값(G2+G3)을 기입 전압(Vwrt)과 곱한 값(I1 = Vwrt(G2+G3))과 같다.
마찬가지로, 제 2 퓨즈 라인(FL2)의 정격 전압(V2) 및 제 3 퓨즈 라인(FL3)의 정격 전압(V3) 사이의 크기를 갖는 기입 전압(Vwrt)이 제 1 전극(120)에 인가되면, 제 1 퓨즈 라인(FL1) 및 제 2 퓨즈 라인(FL2)은 오픈되고, 제 3 퓨즈 라인(FL3)은 오픈되지 아니한다. 이는 상태 "2"를 나타낸다. 따라서, 상태 "2"에서 생성되는 제 3 전류(I2)는 제 3 퓨즈 라인(FL3)의 컨덕턴스를 기입 전압(Vwrt)과 곱한 값(I0 = VwrtG3)과 같다.
마지막으로, 제 3 퓨즈 라인(FL3)의 정격 전압(V3)보다 큰 크기의 기입 전압(Vwrt)이 제 1 전극(120)에 인가되면, 모든 퓨즈 라인들(FL1, FL2, FL3)은 오픈되고, 이는 상태 "3"을 나타낸다. 상태 "3"에 대한 제 4 전류(I3)는 "0"의 값을 갖는다.
본 발명의 실시예에 따른 멀티레벨 원-타임 프로그래머블 메모리 장치의 메모리 셀(100)의 상태 "0" 내지 상태 "3"에 대응되는 제 1 전류(I0) 내지 제 4 전류(I3)의 크기는 다음의 수학식 3과 같다.
I3 < I2 < I1 < I0
따라서, 본 발명의 실시예에 따른 멀티레벨 원-타임 프로그래머블 메모리 장 치는 메모리 셀의 각 상태에 따라 다른 값을 갖는 전류값으로부터 각 퓨즈 라인의 상태를 검출할 수 있다. 이때, 본 발명의 실시예에 따른 멀티레벨 원-타임 프로그래머블 메모리 장치는 검출의 신뢰성을 향상시키기 위해, 전술된 각 상태에 따른 전류들이 도 3에 도시되는 바와 같이, 동일한 간격을 갖도록 설정될 수 있다.
도 2의 각 상태에 대한 전류들의 크기를 나타내는 도 3을 참조하면, 제 1 전류(I0)와 제 2 전류(I1), 제 2 전류(I1)와 제 3 전류(I2) 및 제 3 전류(I2)와 제 4 전류(I3)의 차이는 △I로 동일함을 알 수 있다. 전술된 예에서, 퓨즈 라인들(FL1, FL2, FL3)의 유효 라인 길이(l1, l2, l3)를 각각 "l/3", "l/2" 및 "l"로 설정하여, 퓨즈 라인들(FL1, FL2, FL3)의 컨덕턴스들이 각각 "3G", "2G" 및 "G"인 경우, 본 발명의 실시예에 따른 멀티레벨 원-타임 프로그래머블 메모리 장치는 도 3과 같은 전류 분포를 가질 수 있다.
도 4는 본 발명의 제 2 실시예에 따른 멀티레벨 원-타임 프로그래머블 메모리 장치의 메모리 셀 구조를 나타내는 도면이다.
도 4를 참조하면, 본 발명의 제 2 실시예에 따른 멀티레벨 원-타임 프로그래머블 메모리 장치의 메모리 셀(400)은 도 1의 메모리 셀(100)의 제 1 전극(120)이 계단 형상으로 구비되는 것과 달리, 제 1 전극(120)의 일 단에서부터 타 단으로 갈수록 제 2 전극(140)과의 거리가 멀어지도록 기울어진 형상으로 구비될 수 있다. 즉, 도 4의 메모리 셀(400)의 제 1 전극(120)과 제 2 전극(140)간의 거리도 도 1과 같이 달리 설정됨으로써, 전술된 도 1의 메모리 셀(100)에서와 같은 동작 및 효과가 구현될 수 있다.
이렇듯, 본 발명의 실시예에 따른 멀티레벨 원-타임 프로그래머블 메모리 장치는 제 1 전극과 제 2 전극 사이의 길이를 달리하여 두 전극 사이에 병렬적으로 연결되는 퓨즈 라인들의 저항 값이 달리 설정되는 메모리 셀 구조를 가짐으로써, 인가되는 기입 전압의 크기만을 달리하면 서로 다른 상태의 데이터 값을 저장할 수 있어, 낮은 비용으로 용이하게 고밀도로 구현될 수 있다.
도 1 및 도 4는 비록, 3개의 퓨즈 라인들만을 구비하는 경우를 도시하고 있으나, 이에 한정되는 것은 아니고 도 5에 도시되는 본 발명의 제 3 실시예에 따른 멀티레벨 원-타임 프로그래머블 메모리 장치의 메모리 셀(500)과 같이 4개의 퓨즈 라인들을 구비하거나, 그 이상의 퓨즈 라인들을 구비함으로써 요구되는 비트의 데이터 값을 나타낼 수도 있다.
도 6은 도 1의 메모리 셀들로 이루어지는 멀티레벨 원-타임 프로그래머블 메모리 장치의 메모리 셀 어레이 구조를 나타내는 도면이다.
도 6의 (a)를 참조하면, 비트 라인들(BLi-1, BLi, BLi+1)과 워드 라인들(WLj-1, WLj, WLj+1) 사이에 각각 도 1과 같은 메모리 셀들이 연결될 수 있다. 도 6의(a)의 메모리 셀들은 도 1과 같이 각각, 3개의 퓨즈 라인들을 구비할 수 있다. 이때, 본 발명의 실시예에 따른 멀티레벨 원-타임 프로그래머블 메모리 장치는 메모리 셀들간의 크로스토크(crosstalk)를 제거하기 위하여, 각 메모리 셀들에 다이오드(D)를 구비하여 워드 라인에 연결시킬 수 있다.
도 6의 (a)의 메모리 셀 어레이를 입체적으로 나타내는 도 6의 (b)와 같다. 다만, 도 6의 (b)는 메모리 셀들을 저항(R)으로 표현하고 있다.
도 7은 도 6의 메모리 셀 어레이에 대한 기입 동작 및 독출 동작을 나타내는 도면이다.
도 7의 (a)를 참조하면, 타겟 셀(TC)에 데이터를 기입하기 위해, 타겟 셀(TC)이 연결되는 워드 라인에는 접지 전압(VSS)을 인가하고 다른 워드 라인들에는 기입 전압(Vwrt)보다 낮은 제 1 전압(Vn)을 인가한다. 그리고, 타겟 셀(TC)이 연결되는 비트 라인에는 기입 전압(Vwrt)을 인가하고 다른 비트 라인들에는 접지 전압(VSS)을 인가한다.
이 경우, 타겟 셀(TC)의 다이오드는 포워드 바이어스에 의해 턴-온되고, 나머지 셀들의 다이오드는 역 바이어스에 의해 턴-오프된다. 따라서, 타겟 셀(TC)에는 도 2와 같이, 기입 전압(Vwrt)에 따라 퓨즈 라인들의 온/오프에 따른 데이터 값이 기입되게 된다.
도 7의 (b)를 참조하면, 타겟 셀(TC)에 기입된 데이터를 독출하기 위해, 타겟 셀(TC)이 연결되는 워드 라인에는 접지 전압(VSS)을 인가하고 다른 워드 라인들에는 기입 전압(Vwrt)보다 낮은 제 1 전압(Vn)을 인가한다. 그리고, 타겟 셀(TC)이 연결되는 비트 라인에는 독출 전압(Vred)을 인가하고 다른 비트 라인들에는 접지 전압(VSS)을 인가한다. 이때, 독출 전압(Vred)은 제 1 전압(Vn)보다 낮은 전압이다.
이렇듯, 본 발명의 실시예에 따른 멀티레벨 원-타임 프로그래머블 메모리 장치는 제 1 전극과 제 2 전극 사이의 길이를 달리하여 두 전극 사이에 병렬적으로 연결되는 퓨즈 라인들의 저항 값이 달리 설정되는 메모리 셀에 대응되는 워드 라인 과 연결되는 다이오드를 구비함으로써, 낮은 비용으로 용이하게 고밀도로 구현되고, 인접 셀간의 크로스토크에 의한 오동작을 방지하여 안정적으로 동작할 수 있다.
도 8은 본 발명의 제 1 실시예에 따른 다층 구조 멀티레벨 원-타임 프로그래머블 메모리 장치의 메모리 셀 구조를 나타내는 도면이고, 도 9는 도 8의 메모리 셀의 단면도이다.
도 8 및 도 9를 참조하면, 본 발명의 제 1 실시예에 따른 다층 구조 멀티레벨 원-타임 프로그래머블 메모리 장치의 메모리 셀(800)은 기판(810) 위에 제 1 절연층(IS1)이 형성되고, 제 1 절연층(IS1) 위에 제 3 퓨즈 라인(FL3)이 형성된다. 그리고, 제 3 퓨즈 라인(FL3) 위에 제 2 절연층(IS2)이 형성되고, 그 위에 제 3 퓨즈 라인(FL3)보다 짧은 유효 라인 길이를 갖는 제 2 퓨즈 라인(FL2)이 형성된다. 다음으로, 제 2 퓨즈 라인(FL2) 위에 제 3 절연층(IS3)이 형성되고, 그 위에 제 2 퓨즈 라인(FL2)보다 짧은 유효 라인 길이를 갖는 제 1 퓨즈 라인(FL1)이 형성된다.
퓨즈 라인들(FL1, FL2, FL3)은 제 1 전극(820)과 제 2 전극(840) 사이에 병렬적으로 연결된다. 이때, 제 2 전극(840)은 제 1 절연층(IS1) 위에 형성될 수 있다. 그리고, 제 1 전극(820)은 기판(810) 위에 형성되며, 퓨즈 라인들(FL1, FL2, FL3)이 서로 다른 유효 라인 길이를 갖도록 각 절연층(IS1, IS2, IS3)과 퓨즈 라인들(FL1, FL2, FL3)을 에칭(etching)하여 형성될 수 있다. 도 8 및 도 9는 특히, 제 1 전극(820)이 입체적인 계단 형상으로 구비되는 경우를 도시한다.
이때, 기판(810)은 p 타입의 실리콘으로 구현되고, n 타입 불순물을 도핑하 여 n 영역(850)을 형성할 수 있다. n 영역(850)은 도 6 등에서 설명된 다이오드로 동작할 수 있다. 그리고, n 영역(850) 위에는 제 3 전극(840)이 형성되어 워드 라인에 연결될 수 있다.
이렇듯, 본 발명의 실시예에 따른 다층 구조 멀티레벨 원-타임 프로그래머블 메모리 장치에 의하면, 도 1 등에서 설명된 멀티레벨 원-타임 프로그래머블 메모리 장치보다 면적을 1/3 가량 줄일 수 있다.
본 발명의 실시예에 따른 다층 구조 멀티레벨 원-타임 프로그래머블 메모리 장치는 도 8에 한정되는 것은 아니고, 각각 본 발명의 제 2 실시예 및 제 3 실시예를 나타내는 도 10 및 도 11과 같이 다양하게 적용될 수 있다.
본 발명의 제 2 실시예에 따른 다층 구조 멀티레벨 원-타임 프로그래머블 메모리 장치의 메모리 셀(1000) 구조를 나타내는 도 10을 참조하면, 퓨즈 라인들(FL1, FL2, FL3)의 단면적을 달리하여 각 퓨즈 라인의 컨덕턴스를 달리할 수 있다(수학식 1 참조). 예를 들어, 제 3 퓨즈 라인(FL3)의 단면적을 A라 하면, 제 1 퓨즈 라인(FL1)의 단면적 및 제 2 퓨즈 라인(FL2)의 단면적은 각각 3A 및 2A일 수 있다.
또한, 본 발명의 제 3 실시예에 따른 다층 구조 멀티레벨 원-타임 프로그래머블 메모리 장치의 메모리 셀(1100) 구조를 나타내는 도 11을 참조하면, 퓨즈 라인들(FL1, FL2, FL3)의 저항비를 달리하여 각 퓨즈 라인의 컨덕턴스를 달리할 수 있다(수학식 1 참조). 예를 들어, 제 3 퓨즈 라인(FL3)의 저항비를 ρ라 하면, 제 1 퓨즈 라인(FL1)의 저항비 및 제 2 퓨즈 라인(FL2)의 저항비는 각각 ρ/3 및 ρ/2 일 수 있다.
도 12는 본 발명의 실시예에 따른 멀티레벨 원-타임 프로그래머블 메모리 장치를 구비하는 컴퓨팅 시스템 장치를 나타내는 블럭도이다.
본 발명에 따른 컴퓨팅 시스템 장치(1200)는 버스(1260)에 전기적으로 연결된 마이크로프로세서(1230), 사용자 인터페이스(1250), 그리고 메모리 컨트롤러(1212) 및 멀티레벨 원-타임 프로그래머블 메모리 장치(1211)를 구비하는 메모리 시스템 장치(1210)을 포함할 수 있다. 멀티레벨 원-타임 프로그래머블 메모리 장치(1211)에는 마이크로프로세서(1230)에 의해서 처리된/처리될 N-비트 데이터(N은 1 또는 그 보다 큰 정수)가 메모리 컨트롤러(1212)를 통해 저장될 것이다. 본 발명에 따른 컴퓨팅 시스템 장치(1200)는 나아가, 램(1240) 및 파워 공급 장치(1220)을 더 구비할 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다.
그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 제 1 실시예에 따른 멀티레벨 원-타임 프로그래머블 메모리 장치의 메모리 셀 구조를 나타내는 도면이다.
도 2는 도 1의 메모리 셀의 상태에 대한 조건을 나타내는 표이다.
도 3은 도 2의 각 상태에 대한 전류들의 크기를 나타내는 도면이다.
도 4는 본 발명의 제 2 실시예에 따른 멀티레벨 원-타임 프로그래머블 메모리 장치의 메모리 셀 구조를 나타내는 도면이다.
도 5는 본 발명의 제 3 실시예에 따른 멀티레벨 원-타임 프로그래머블 메모리 장치의 메모리 셀 구조를 나타내는 도면이다.
도 6은 도 1의 메모리 셀들로 이루어지는 멀티레벨 원-타임 프로그래머블 메모리 장치의 메모리 셀 어레이 구조를 나타내는 도면이다.
도 7은 도 6의 메모리 셀 어레이에 대한 기입 동작 및 독출 동작을 나타내는 도면이다.
도 8은 본 발명의 제 1 실시예에 따른 다층 구조 멀티레벨 원-타임 프로그래머블 메모리 장치의 메모리 셀 구조를 나타내는 도면이다.
도 9는 도 8의 메모리 셀의 단면도이다.
도 10은 본 발명의 제 2 실시예에 따른 다층 구조 멀티레벨 원-타임 프로그래머블 메모리 장치의 메모리 셀 구조를 나타내는 도면이다.
도 11은 본 발명의 제 3 실시예에 따른 다층 구조 멀티레벨 원-타임 프로그래머블 메모리 장치의 메모리 셀 구조를 나타내는 도면이다.
도 12는 본 발명의 실시예에 따른 멀티레벨 원-타임 프로그래머블 메모리 장치를 구비하는 컴퓨팅 시스템 장치를 나타내는 블럭도이다.

Claims (10)

  1. 복수개의 메모리 셀들을 구비하는 멀티레벨 원-타임 프로그래머블 메모리 장치에 있어서,
    상기 메모리 셀들은 각각,
    기판의 위에 형성되고 제 1 전압이 인가되는 제 1 전극;
    상기 기판의 위에 위치하는 제 1 절연층의 위에 형성되고 제 2 전압이 인가되는 제 2 전극; 및
    각각, 상기 제 1 전압 및 상기 제 2 전압의 전압 차이에 대응되어 퓨징(fusing) 동작을 수행하고, 상기 제 1 전극 및 상기 제 2 전극 사이에 평행하게 연결되며, 서로 유효 라인의 길이를 달리하는 복수개의 퓨즈 라인들을 구비하고,
    상기 복수개의 퓨즈 라인들은,
    각각, 상기 제 1 전압 및 상기 제 2 전압의 전압 차이 및 상기 유효 라인의 길이에 대응되는 데이터가 기입되는 제 1 내지 제 3 퓨즈 라인들을 포함하고,
    상기 제 3 퓨즈 라인은 상기 제 1 절연층의 위에 형성되고,
    상기 제 2 퓨즈 라인은 상기 제 3 퓨즈 라인의 위에 위치하는 제 2 절연층의 위에 형성되며,
    상기 제 1 퓨즈 라인은 상기 제 2 퓨즈 라인의 위에 위치하는 제 3 절연층의 위에 형성되는 것을 특징으로 하는 멀티레벨 원-타임 프로그래머블 메모리 장치.
  2. 제 1 항에 있어서, 상기 제 1 전극은,
    상기 제 2 전극과 마주하는 일 면이 계단 형상으로 구비되는 것을 특징으로 하는 멀티레벨 원-타임 프로그래머블 메모리 장치.
  3. 제 1 항에 있어서, 상기 제 1 전극은,
    상기 제 2 전극과 마주하는 일 면이 경사진 형상으로 구비되는 것을 특징으로 하는 멀티레벨 원-타임 프로그래머블 메모리 장치.
  4. 복수개의 메모리 셀들을 구비하는 멀티레벨 원-타임 프로그래머블 메모리 장치에 있어서,
    상기 메모리 셀들은 각각,
    기판의 위에 형성되고 제 1 전압이 인가되는 제 1 전극;
    상기 기판의 위에 위치하는 제 1 절연층의 위에 형성되고 제 2 전압이 인가되는 제 2 전극; 및
    각각, 상기 제 1 전압 및 상기 제 2 전압의 전압 차이에 대응되어 퓨징(fusing) 동작을 수행하고, 상기 제 1 전극 및 상기 제 2 전극 사이에 평행하게 연결되며, 서로 다른 저항 성분을 갖는 복수개의 퓨즈 라인들을 구비하고,
    상기 복수개의 퓨즈 라인들은,
    각각, 상기 제 1 전압 및 상기 제 2 전압의 전압 차이 및 상기 저항 성분에 대응되는 데이터가 기입되는 제 1 내지 제 3 퓨즈 라인들을 포함하고,
    상기 제 3 퓨즈 라인은 상기 제 1 절연층의 위에 형성되고,
    상기 제 2 퓨즈 라인은 상기 제 3 퓨즈 라인의 위에 위치하는 제 2 절연층의 위에 형성되며,
    상기 제 1 퓨즈 라인은 상기 제 2 퓨즈 라인의 위에 위치하는 제 3 절연층의 위에 형성되는 것을 특징으로 하는 멀티레벨 원-타임 프로그래머블 메모리 장치.
  5. 제 4 항에 있어서, 상기 제 1 전극 및 상기 제 2 전극 중 적어도 하나 이상의 전극은,
    상기 제 1 내지 제 3 퓨즈 라인들의 상기 제 1 전극 및 상기 제 2 전극 사이의 유효 라인 길이가 다르도록 형성되어, 상기 제 1 내지 제 3 퓨즈 라인들이 서로 다른 저항 성분을 갖게 하는 것을 특징으로 하는 멀티레벨 원-타임 프로그래머블 메모리 장치.
  6. 제 5 항에 있어서, 상기 제 1 전극은,
    상기 제 2 전극과 마주하는 일 면이 계단 형상으로 구비되는 것을 특징으로 하는 멀티레벨 원-타임 프로그래머블 메모리 장치.
  7. 제 4 항에 있어서, 상기 제 1 내지 제 3 퓨즈 라인들은,
    서로 단면적 또는 저항비를 달리하여 구비되는 것을 특징으로 하는 멀티레벨 원-타임 프로그래머블 메모리 장치.
  8. 제 4 항에 있어서, 상기 메모리 셀들은 각각,
    상기 제 1 전극 및 상기 제 2 전극 중 하나의 전극과, 상기 멀티레벨 원-타임 프로그래머블 메모리 장치의 워드 라인들 중 대응되는 워드 라인을 연결하는 다이오드를 더 구비하는 것을 특징으로 하는 멀티레벨 원-타임 프로그래머블 메모리 장치.
  9. 복수개의 메모리 셀들을 구비하는 멀티레벨 원-타임 프로그래머블 메모리 장치에 있어서,
    상기 메모리 셀들은 각각,
    기판의 위에 형성되고 제 1 전압이 인가되는 제 1 전극;
    상기 기판의 위에 위치하는 제 1 절연층의 위에 형성되고 제 2 전압이 인가되는 제 2 전극; 및
    각각, 상기 제 1 전압 및 상기 제 2 전압의 전압 차이에 대응되어 안티-퓨징(anti-fusing) 동작을 수행하고, 상기 제 1 전극 및 상기 제 2 전극 사이에 평행하게 연결되며, 서로 유효 라인 길이를 달리하여 서로 다른 저항 성분을 갖는 복수개의 안티-퓨즈 라인들을 구비하고,
    상기 복수개의 안티-퓨즈 라인들은,
    각각, 상기 제 1 전압 및 상기 제 2 전압의 전압 차이 및 상기 유효 라인의 길이에 대응되는 데이터가 기입되는 제 1 내지 제 3 안티-퓨즈 라인들을 포함하고,
    상기 제 3 안티-퓨즈 라인은 상기 제 1 절연층의 위에 형성되고,
    상기 제 2 안티-퓨즈 라인은 상기 제 3 안티-퓨즈 라인의 위에 위치하는 제 2 절연층의 위에 형성되며,
    상기 제 1 안티-퓨즈 라인은 상기 제 2 안티-퓨즈 라인의 위에 위치하는 제 3 절연층의 위에 형성되는 것을 특징으로 하는 멀티레벨 원-타임 프로그래머블 메모리 장치.
  10. 제 4 항의 멀티레벨 원-타임 프로그래머블 메모리 장치; 및
    상기 멀티레벨 원-타임 프로그래머블 메모리 장치로의 데이터 기입 동작 및 상기 멀티레벨 원-타임 프로그래머블 메모리 장치로부터의 데이터 독출 동작을 제어하는 메모리 컨트롤러를 구비하는 것을 특징으로 하는 메모리 시스템 장치.
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