KR20210150963A - 메모리 회로 및 그 작동 방법 - Google Patents
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Abstract
메모리 회로는 제1 프로그래밍 디바이스, 제1 회로 분기 및 제2 회로 분기를 포함한다. 제1 프로그래밍 디바이스는 제1 워드 라인에 결합된 제1 제어 단자 및 제1 연결 단부를 포함한다. 제1 회로 분기는 제1 다이오드, 및 제1 다이오드에 결합된 제1 퓨즈 소자를 포함한다. 제2 회로 분기는 제2 다이오드, 및 제2 다이오드에 결합된 제2 퓨즈 소자를 포함한다. 제1 회로 분기 및 제2 회로 분기는 제1 프로그래밍 디바이스의 제1 연결 단부에 결합된다.
Description
우선권 주장
본 출원은 2020년 6월 3일에 출원된 미국 가출원 번호 63/034,133에 대한 우선권을 주장하는 정규 출원이며, 그 전체 내용은 여기에 참조로 포함된다.
반도체 집적 회로(integrated circuit, IC) 산업은 많은 상이한 분야에서의 문제를 해결하기 위해 다양한 디바이스를 생산했다. 이들 디바이스 중 메모리 셀과 같은 일부는 데이터 저장 용으로 구성된다. 메모리 셀이 점점 더 작아지고 더 복잡해짐에 따라 이들 디바이스 내의 전도성 라인의 저항도 또한 변경되어 이들 디바이스의 특성과 전체 메모리 셀 성능에 영향을 준다.
본 개시의 양태는 첨부 도면과 함께 읽을 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라 다양한 피처가 축척에 따라 그려지지 않는다는 것에 유의한다. 사실, 논의의 명확성을 위해 다양한 피처의 치수를 임의로 늘리거나 줄일 수 있다.
도 1은 일부 실시 예에 따른 메모리 디바이스의 개략적인 블록도이다.
도 2는 일부 실시 예에 따른 메모리 디바이스의 회로도를 예시한다.
도 3은 일부 실시 예에 따른 메모리 회로의 3 차원(3D) 사시도이다.
도 4는 일부 실시 예에 따른 메모리 디바이스의 회로도를 예시한다.
도 5는 일부 실시 예에 따른 메모리 회로의 3D 사시도이다.
도 6은 일부 실시 예에 따른 메모리 디바이스의 레이아웃 다이어그램이다.
도 7은 일부 실시 예에 따른 회로를 작동시키는 방법의 흐름도이다.
도 8은 일부 실시 예에 따른 메모리 회로를 제조하는 방법의 흐름도이다.
도 9는 일부 실시 예에 따른 레이아웃 다이어그램을 생성하는 방법의 흐름도이다.
도 10은 일부 실시 예에 따른 전자 설계 자동화(electronic design automation, EDA) 시스템의 블록도이다.
도 11은 일부 실시 예에 따른 집적 회로(IC) 제조 시스템 및 이와 관련된 IC 제조 흐름의 블록도이다.
도 12는 일부 실시 예에 따른 IC의 하나 이상의 부품을 제작하는 방법의 흐름도이다.
도 1은 일부 실시 예에 따른 메모리 디바이스의 개략적인 블록도이다.
도 2는 일부 실시 예에 따른 메모리 디바이스의 회로도를 예시한다.
도 3은 일부 실시 예에 따른 메모리 회로의 3 차원(3D) 사시도이다.
도 4는 일부 실시 예에 따른 메모리 디바이스의 회로도를 예시한다.
도 5는 일부 실시 예에 따른 메모리 회로의 3D 사시도이다.
도 6은 일부 실시 예에 따른 메모리 디바이스의 레이아웃 다이어그램이다.
도 7은 일부 실시 예에 따른 회로를 작동시키는 방법의 흐름도이다.
도 8은 일부 실시 예에 따른 메모리 회로를 제조하는 방법의 흐름도이다.
도 9는 일부 실시 예에 따른 레이아웃 다이어그램을 생성하는 방법의 흐름도이다.
도 10은 일부 실시 예에 따른 전자 설계 자동화(electronic design automation, EDA) 시스템의 블록도이다.
도 11은 일부 실시 예에 따른 집적 회로(IC) 제조 시스템 및 이와 관련된 IC 제조 흐름의 블록도이다.
도 12는 일부 실시 예에 따른 IC의 하나 이상의 부품을 제작하는 방법의 흐름도이다.
다음의 개시는 제공된 대상(subject matter)의 피처들을 구현하기 위한 상이한 실시 예 또는 예를 제공한다. 부품, 물질, 값, 단계, 배열 등의 특정 예가 본 개시를 단순화하기 위하여 아래에 기술된다. 물론 이것들은 단지 예일 뿐이며 제한하는 것이 아니다. 다른 부품, 물질, 값, 단계, 배열 등이 고려된다. 예를 들어, 이하의 설명에서 제2 피처 위에(over) 또는 제2 피처 상에(on) 제1 피처를 형성하는 것은 제1 피처 및 제2 피처가 직접 접촉하여 형성되는 실시 예들을 포함할 수 있으며, 또한 추가 피처가 제1 피처 및 제2 피처 사이에 형성되어, 제1 피처 및 제2 피처가 직접 접촉하지 않을 수 있는 실시 예들을 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순 명료함의 목적을 위한 것이며, 그 자체로 논의된 다양한 실시 예 및/또는 구성 사이의 관계를 나타내는 것은 아니다.
또한, "아래(beneath)", "아래(below)", "하부(lower)", "위(above)" "상부(upper)" 등과 같은 공간적으로 상대적인 용어는 도면들에 도시된 바와 같이 하나의 요소 또는 피처의 다른 요소(들) 또는 피처(들)간의 관계를 설명하기 위해 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 방위뿐만 아니라 사용 중 또는 작동 중인 디바이스의 상이한 방위를 포함하도록 의도된다. 장치는 달리 지향될 수도 있고(90 도 회전되거나 다른 방향에서 회전될 수도 있음), 본 명세서에서 사용된 공간적으로 상대적인 기술어(descriptor)는 이에 따라 유사하게 해석될 수 있다.
비휘발성 메모리는 그 안에 데이터를 기록하도록 프로그래밍된 메모리의 타입이다. 비휘발성 메모리는 전원 공급이 중단된 후에도 데이터를 유지할 수 있다. 예를 들어, 멀티-타임 프로그래밍 메모리(multi-time programming memory)(MTP 메모리라고도 함), OTP(one-time programmable) 메모리, 퓨즈 소자 등을 포함하는 다양한 타입의 비휘발성 메모리가 있다. 전기 퓨즈(electrical fuse, eFuse)와 같은 일부 타입의 OTP 메모리는 각각의 단부에서 다른 회로 소자에 연결된 전도성 재료(금속, 폴리실리콘 등)의 좁은 스트라이프("링크"라고도 함)를 사용한다. eFuse를 프로그래밍하기 위해 프로그래밍 전류가 적용되어 링크를 파괴적으로 변경(즉, 퓨즈)하고, 따라서, eFuse의 저항을 증가시킨다. 일부 실시 예에서, eFuse의 상태를 결정하기 위해, 감지 회로가 링크에 결합되고 감지 증폭기가 기준 저항성 디바이스와 비교한다.
하나 이상의 실시 예에서, 메모리 회로가 개시된다. 일부 실시 예에서, 메모리 회로는 비휘발성 메모리로서 구성된 퓨즈 소자를 포함한다. 퓨즈 소자는 높은 저항 상태 또는 낮은 저항 상태로 구성되며, 여기서 높은 저항 상태는 제1 비트 값에 대응하는 반면, 낮은 저항 상태는 제2 비트 값에 대응한다. 이러한 방식으로, 퓨즈 소자는 비휘발성 방식으로 데이터를 저장하도록 구성된다.
일부 실시 예에서, 메모리 회로는 프로그래밍 디바이스를 더 포함한다. 일부 실시 예에서, 다수의 퓨즈 소자가 각각의 프로그래밍 디바이스에 연결된다. 따라서, 다수의 퓨즈 소자가 동일한 프로그래밍 디바이스를 공유하고, 이는 다른 접근 방식에 비해 메모리 회로가 차지하는 영역을 상당히 감소시킨다.
일부 실시 예에서, 메모리 회로는 다이오드를 더 포함한다. 일부 실시 예에서, 각각의 다이오드는 2 개의 금속 층 사이의 비아에 대응한다. 일부 실시 예에서, 각각의 다이오드는 대응하는 회로 분기에서 대응하는 퓨즈 소자에 결합된다. 일부 실시 예에서, 다이오드는 전류가 선택되지 않은 퓨즈 소자에 도달하는 것을 차단하도록 구성되어, 선택되지 않은 퓨즈 소자가 부주의하게 액세스되는 것을 방지함으로써, 다른 접근법에 비해 성능을 향상시킨다.
도 1은 일부 실시 예에 따른 메모리 디바이스(100)의 개략적인 블록도이다. 적어도 하나의 실시 예에서, 메모리 디바이스는 개별 IC 디바이스이다. 일부 실시 예에서, 메모리 디바이스는 다른 기능을 위한 메모리 디바이스 이외의 회로를 포함하는 더 큰 IC 디바이스의 일부로서 포함된다.
메모리 디바이스(100)는 적어도 하나의 메모리 셀(memory cell, MC) 및 메모리 셀(MC)의 동작을 제어하도록 결합된 제어기("제어 회로"라고도 함)(102)를 포함한다. 도 1의 예시적 구성에서, 메모리 디바이스(100)는 메모리 셀 어레이(104)에서 복수의 열 및 행으로 배열된 복수의 메모리 셀(MC)을 포함한다. 메모리 디바이스(100)는 메모리 셀 어레이(104)의 행을 따라 연장되는 복수의 워드 라인(WL0, WLl 내지 WLm)을 더 포함하고, 여기서 m은 정수이고, 메모리 셀 어레이(104)는 m-1 행의 메모리 셀(MC) 및 워드 라인(WL)을 포함한다. 메모리 디바이스(100)는 메모리 셀 어레이(104)의 열을 따라 연장되는 복수의 비트 라인(BL0, BL1 내지 BLk)을 더 포함하고, 여기서 k는 정수이고, 메모리 셀 어레이(104)는 k-1 열의 메모리 셀(MC) 및 비트 라인(BL)을 포함한다. 여기서 워드 라인은 일반적으로 WL로 지칭되고 비트 라인은 여기서 일반적으로 BL로 지칭된다. 각각의 메모리 셀(MC)은 대응하는 워드 라인(WL) 및 대응하는 비트 라인(BL)에 의해 제어기(102)에 결합된다. 워드 라인(WL)은 판독 및/또는 기입될 메모리 셀(MC) 등에 워드 라인 신호를 전송하도록 구성된다. 비트 라인(BL)은 비트 라인 신호(예를 들어, 메모리 셀(MC)에 기입 및/또는 판독될 데이터)를 전송하도록 구성된다. 비트 라인(BL)은 때때로 "데이터 라인"으로 지칭된다. 메모리 디바이스(100)에서 다양한 수의 메모리 셀(MC), 워드 라인(WL) 및/또는 비트 라인(BL)은 다양한 실시 예의 범위 내에 있다.
도 1의 예시적 구성에서, 제어기(102)는 판독 동작 또는 기입 동작 중 적어도 하나를 수행하도록 구성된 워드 라인 드라이버(112), 소스 라인 드라이버(114), 비트 라인 드라이버(116) 및 감지 증폭기(sense amplifier, SA)(118)를 포함한다. 적어도 하나의 실시 예에서, 제어기(102)는 메모리 디바이스(100)의 다양한 부품에 대한 클록 신호를 제공하기 위한 하나 이상의 클록 생성기, 외부 디바이스와의 데이터 교환을 위한 하나 이상의 입력/출력(I/O) 회로, 및/또는 또는 메모리 디바이스(100)에서 다양한 동작을 제어하기 위한 하나 이상의 제어기를 더 포함한다.
워드 라인 드라이버(112)는 워드 라인(WL)을 통해 메모리 셀 어레이(104)에 결합된다. 워드 라인 드라이버(112)는 판독 동작 또는 기입 동작에서 액세스되도록 선택된 메모리 셀(MC)의 행 어드레스를 디코딩하도록 구성된다. 워드 라인 드라이버(112)는 디코딩된 행 어드레스에 대응하는 선택된 워드 라인(WL)에 전압 세트를 공급하고, 다른 선택되지 않은 워드 라인(WL)에 상이한 전압 세트를 공급하도록 구성된다. 소스 라인 드라이버(114)는 소스 라인(SL)(단순성을 위해 도시되지 않음)을 통해 메모리 셀 어레이(104)에 결합된다. 비트 라인 드라이버(116)는 비트 라인(BL)을 통해 메모리 셀 어레이(104)에 결합된다. 소스 라인 드라이버(114) 및/또는 비트 라인 드라이버(116)는 판독 동작 또는 기입 동작에서 액세스되도록 선택된 메모리 셀(MC)의 열 어드레스를 디코딩하도록 구성된다. 소스 라인 드라이버(114) 및/또는 비트 라인 드라이버(116)는 전압 세트(예를 들어, 소스 라인 신호 및 비트 라인 신호)를 선택된 메모리 셀(MC)에 대응하는 선택된 소스 라인(SL) 및 선택된 비트 라인(BL)에 공급하고, 다른 선택되지 않은 소스 라인(SL) 및 선택되지 않은 비트 라인(BL)에 상이한 전압 세트를 공급하도록 구성된다. 예를 들어, 기입 동작("프로그래밍 동작"이라고도 함)에서, 소스 라인 드라이버(114)는 선택된 소스 라인(SL)에 기입 전압( "프로그램 전압"이라고도 함)을 공급하도록 구성된다. 판독 동작에서, 소스 라인 드라이버(114)는 선택된 비트 라인(BL)에 판독 전압을 공급하도록 구성된다. SA(118)는 비트 라인(BL)에 의해 메모리 셀 어레이(104)에 결합된다. 판독 동작에서, SA(118)는 액세스된 메모리 셀(MC)로부터 판독되고 대응하는 선택된 비트 라인(BL)을 통해 검색(retrieve)된 데이터를 감지하도록 구성된다. 설명된 메모리 디바이스 구성은 예이고, 다른 메모리 디바이스 구성은 다양한 실시 예의 범위 내에 있다. 적어도 하나의 실시 예에서, 메모리 디바이스(100)는 OTP(one-time programmable) 비휘발성 메모리이고, 메모리 셀들(MC)은 OTP 메모리 셀들이다. 다른 타입의 메모리는 다양한 실시 예의 범위 내에 있다.
도 2는 일부 실시 예에 따른 메모리 디바이스(200)의 회로도를 예시한다. 일부 실시 예에서, 메모리 디바이스(200)는 메모리 디바이스(100)의 부분에 대응한다. 예를 들어, 일부 실시 예에서, 메모리 디바이스(200)는 2 개의 워드 라인(예를 들어, WL0, WL1), 4 개의 비트 라인(BL0, BL1, BL2 및 BL3) 및 메모리 셀 어레이(104)의 대응하는 메모리 셀(MC)에 대응한다.
메모리 디바이스(200)는 저항 심볼로 표현되는 복수의 퓨즈 소자(R0-R7)를 포함한다. 퓨즈 소자(R0-R7)는 퓨즈 소자 층에 제공된다. 일부 실시 예에서, 퓨즈 소자 층은 도 2와 관련하여 아래에서 논의되는 금속 층(M2)이다.
메모리 디바이스(200)는 또한 퓨즈 소자(R0-R7)에 연결된 복수의 다이오드(D0-D7)를 포함한다. 일부 실시 예에서, 복수의 다이오드(D0-D7) 각각은 메모리 디바이스(200)의 금속-2(M2) 층과 금속-3(M3) 층 사이에 위치된 비아이다. 메모리 회로(200)에서 복수의 다이오드(D0-D7)을 위한 다른 금속 층은 본 개시의 범위 내에 있다. 다이오드(D0)는 퓨즈 소자(R0)에 직렬로 연결된다. 다이오드(D1)는 퓨즈 소자(R1)에 직렬로 연결된다. 다이오드(D2)는 퓨즈 소자(R2)에 직렬로 연결된다. 다이오드(D3)는 퓨즈 소자(R3)에 직렬로 연결된다. 다이오드(D4)는 퓨즈 소자(R4)에 직렬로 연결된다. 다이오드(D5)는 퓨즈 소자(R5)에 직렬로 연결된다. 다이오드(D6)는 퓨즈 소자(R6)에 직렬로 연결된다. 다이오드(D7)는 퓨즈 소자(R7)에 직렬로 연결된다. 따라서, 복수의 다이오드(D0-D7) 및 대응하는 복수의 퓨즈 소자(R0-R7)는 대응하는 복수의 회로 분기(CB0-CB7)를 형성한다. 이 실시 예에서, 회로 분기(CB0-CB7) 각각은 각각 도 1과 관련하여 위에서 논의된 메모리 셀(MC) 중 하나를 각각 제공한다. 일부 실시 예에서, 다이오드(D0-D7)는 도 3과 관련하여 아래에서 논의되는 상호연결 층(VIA2)에 제공된다. 일부 실시 예에서, 다이오드(D0-D7) 각각은 금속 층(M3)과 금속 층(M2) 사이의 비아에 대응한다. 일부 실시 예에서, 메모리 디바이스(200)는 8 개 미만 또는 8 개 초과를 포함하는 임의의 수의 메모리 셀을 포함한다.
메모리 디바이스(200)는 복수의 프로그래밍 디바이스(PD0-PD3)를 더 포함한다. 복수의 프로그래밍 디바이스의 각각의 프로그래밍 디바이스(PD0-PD3)는 제어 단자(일반적으로 소자(GP)로, 구체적으로는 대응 소자(GP0-GP3)로 지칭됨), 제1 단부(일반적으로 소자(DP)로, 구체적으로는 대응 소자(DP0-DP3)로 지칭됨) 및 제2 단부(일반적으로 소자(SP)로, 구체적으로는 대응 소자(SP0-SP3)로 지칭됨)를 가진다. 이 예에서, 프로그래밍 디바이스(PD0-PD3) 각각은 NMOS 디바이스이다. 따라서, 각각의 프로그래밍 디바이스(PD0-PD3)의 제어 단자(GP)는 NMOS 디바이스의 게이트(GP)이다. 또한, 각각의 프로그래밍 디바이스(PD0-PD3)의 제1 단부(DP)는 NMOS 디바이스의 드레인(DP)이고, 각각의 프로그래밍 디바이스(PD0-PD3)의 제2 단부(SP)는 NMOS 디바이스의 소스(SP)이다. 이 실시 예에서, 각각의 프로그래밍 디바이스(PD0-PD3)의 소스(SP)는 기준 전압, 예를 들어 접지 전압(VSS)을 수신하기 위해 기준 전압 공급기(voltage supply)에 연결된다. 또한, 각각의 프로그래밍 디바이스(PD0-PD3)의 드레인(DP)은 대응하는 노드(NP0, NP1, NP2 및 NP3)에 연결된다. 각각의 노드(NP0-NP3)는 회로 분기(CB0-CB7)의 한 쌍의 회로 분기에 결합된다. 따라서, 각각의 프로그래밍 디바이스(PD0-PD3)의 드레인(DP)은 퓨즈 소자(R0-R7) 중 둘 이상 및 다이오드(D0-D7) 중 둘 이상에 연결된다.
이러한 특정 실시 예에서, 각각의 프로그래밍 디바이스(PD0-PD3)의 드레인(DP)은 상이한 쌍의 회로 분기(CB0-CB7)에 연결된다. 보다 구체적으로, 프로그래밍 디바이스(PD0)의 드레인(DP0)은 노드(NP0)에서 회로 분기(CB0)의 한쪽 단부에 연결되고 노드(NP0)에서 회로 분기(CB1)의 한쪽 단부에 연결된다. 프로그래밍 디바이스(PD0)의 게이트(GP0)는 워드 라인(WL0)에 연결된다. 프로그래밍 디바이스(PD1)의 드레인(DP1)은 노드(NP1)에서 회로 분기(CB2)의 한쪽 단부에 연결되고 노드(NP1)에서 회로 분기(CB3)의 한쪽 단부에 연결된다. 프로그래밍 디바이스(PD1)의 게이트(GP1)는 워드 라인(WL0)에 연결된다. 프로그래밍 디바이스(PD0, PD1)의 게이트(GP0, GP1)는 모두 동일한 워드 라인(WL0)에 연결된다. 따라서, 회로 분기(CB0, CB1)는 둘 다 대응하는 메모리 셀을 포함하고, 동일한 프로그래밍 디바이스(PD0)를 공유하며, 회로 분기(CB2, CB3)는 둘 다 대응하는 메모리 셀을 포함하고, 또한 동일한 프로그래밍 디바이스(PD1)를 공유한다.
노드(NP2)에서, 프로그래밍 디바이스(PD2)의 드레인(DP2)은 회로 분기(CB4)의 한쪽 단부에 연결되고, 프로그래밍 디바이스(PD2)의 드레인(DP2)은 회로 분기(CB5)의 한쪽 단부에 또한 연결된다. 프로그래밍 디바이스(PD2)의 게이트(GP2)는 워드 라인(WL1)에 연결된다. 노드(NP3)에서, 프로그래밍 디바이스(PD3)의 드레인(DP3)은 회로 분기(CB6)의 한쪽 단부에 연결되고, 프로그래밍 디바이스(PD3)의 드레인(DP3)은 회로 분기(CB7)의 한쪽 단부에 또한 연결된다. 프로그래밍 디바이스(PD3)의 게이트(GP3)는 워드 라인(WL1)에 연결된다. 프로그래밍 디바이스(PD2, PD3)의 게이트(GP2, GP3)는 모두 동일한 워드 라인(WL1)에 연결된다. 따라서, 회로 분기(CB4, CB5)는 둘 다 대응하는 메모리 셀을 포함하고, 동일한 프로그래밍 디바이스(PD2)를 공유하며, 회로 분기(CB6, CB7)는 둘 다 대응하는 메모리 셀을 포함하고, 또한 동일한 프로그래밍 디바이스(PD3)를 공유한다.
프로그래밍 디바이스(PD0-PD3)를 위한 다른 구성 또는 트랜지스터 타입은 본 개시의 범위 내에 있다. 예를 들어, 다른 실시 예에서, 프로그래밍 디바이스(PD0-PD3) 중 하나 이상은 NMOS 디바이스 대신 PMOS 디바이스이다. 다른 실시 예에서, 3 개 이상의 회로 분기는 각각의 프로그래밍 디바이스(PD0-PD3)의 드레인에 연결된다. 다른 실시 예에서, 특정 디자인을 위한 회로 분기에 대한 워드 라인의 비율에 따라 프로그래밍 디바이스(PD0-PD3)의 프로그래밍 디바이스가 4 개 미만으로 있거나 프로그래밍 디바이스(PD0-PD3)의 프로그래밍 디바이스가 4 개를 초과하여 있다. 일부 실시 예에서, 메모리 회로(200)의 전체 면적은 다수의 메모리 셀이 동일한 프로그래밍 디바이스(PD0-PD3)를 공유하게 함으로써 상당히 감소된다. 일부 실시 예에서, 메모리 회로(200)의 전체 면적의 감소는 적어도 40 %이다.
프로그래밍 디바이스(PD0-PD3)는 퓨즈 소자(R0-R7)를 프로그래밍하도록 구성된다. 일부 실시 예에서, 프로그래밍되기 전에, 각각의 퓨즈 소자(R0-R7)는 전도성 링크를 가지며 낮은 저항 상태에 있다. 프로그래밍 디바이스(PD0-PD3)는 퓨즈 소자(R0-R7)가 높은 저항 상태로 구성되도록 그들 각각의 퓨즈 소자(R0-R7) 내의 전도성 링크를 파괴적으로 변경하도록 충분한 프로그래밍 전류를 생성하도록 각각 구성된다. 퓨즈 소자(R0-R7)의 높은 저항 상태 또는 낮은 저항 상태는 비트 값을 표현하는 데 사용되며, 따라서, 데이터는 메모리 디바이스(200)에 비휘발성 방식으로 저장될 수 있다. 일부 실시 예에서, 판독 디바이스(미도시)가 또한 메모리 회로(200)에 포함된다. 판독 디바이스는 또한 전도성 링크를 변경하지 않는 판독 전류를 생성하고, 대응하는 퓨즈 소자(R0-R7)의 대응하는 저항 상태(고 저항 상태 또는 저 저항 상태)가 감지 증폭기(미도시)에 의해 결정될 수 있다.
메모리 디바이스(200)는 복수의 선택 디바이스(SD0-SD3)를 더 포함한다. 복수의 선택 디바이스의 각각의 선택 디바이스(SD0-SD3)는 제어 단자(일반적으로 소자(GS)로, 구체적으로는 대응 소자(GS0-GS3)로 지칭됨), 제1 단부(일반적으로 소자(DS)로, 구체적으로 대응 소자(DS0-DS3)로 지칭됨) 및 제2 단부(일반적으로 소자(SS), 구체적으로 대응 소자(SS0-SS3)로 지칭됨)를 가진다. 이 예에서, 각각의 선택 디바이스(SD0-SD3)는 PMOS 디바이스이다. 따라서, 각각의 선택 디바이스(SD0-SD3)의 제어 단자(GS)는 PMOS 디바이스의 게이트(GS)이다. 또한, 각각의 선택 디바이스(SD0-SD3)의 제1 단부(DS)는 PMOS 디바이스의 드레인(DS)이고, 각각의 선택 디바이스(SD0-SD3)의 제2 단부(SS)는 PMOS 디바이스의 소스(SS)이다. 이 실시 예에서, 각각의 선택 디바이스(SD0-SD3)의 소스(SS)는 예를 들어 VDDQ와 같은 공급 전압을 수신하도록 구성된다. 더욱이, 노드(NC0-NC3)에서, 각각의 선택 디바이스(SD0-SD3)의 드레인(DS)은 하나보다 많은 회로 분기(CB0-CB7)에 연결되고, 따라서, 하나보다 많은 퓨즈 소자(R0-R7) 및 하나보다 많은 다이오드(D0-D7)에 연결된다.
이러한 특정 실시 예에서, 선택 디바이스(SD0-SD3) 각각의 드레인(DS)은 회로 분기(CB0-CB7)의 상이한 쌍에 연결된다. 보다 구체적으로, 선택 디바이스(SD0)의 드레인(DS0)은 노드(NC0)에서 회로 분기(CB0)의 다른 단부에 연결되고, 노드(NC0)에서 회로 분기(CB4)의 다른 단부에 연결된다. 선택 디바이스(SD0)는 선택 디바이스(SD0)의 게이트(GS0)에서 수신된 비트 라인 선택 신호에 응답하여 비트 라인(BL0)에 대한 선택 가능한 연결을 제공한다. 이 예에서, 선택 디바이스(SD0)는 PMOS 트랜지스터이므로, 비트 라인 선택 신호가 낮은 논리 값으로 제공되어 선택 디바이스(SD0)를 턴온시키고, 이에 의해 비트 라인(BL0)을 선택한다. 다이오드(D0)의 애노드는 노드(NC0)에 의해 선택 디바이스(SD0)의 드레인(DS0)에 연결되고, 다이오드(D0)의 캐소드는 퓨즈 소자(R0)에 의해 프로그래밍 디바이스(PD0)의 드레인(DP0)에 연결된다. 다시 말해서, 퓨즈 소자(R0)는 다이오드(D0)의 캐소드와 프로그래밍 디바이스(PD0)의 드레인(DP0) 사이에 연결된다. 또한, 다이오드(D4)의 애노드는 노드(NC0)에 의해 선택 디바이스(SD0)의 드레인(DS0)에 연결되고, 다이오드(D4)의 캐소드는 퓨즈 소자(R4)에 의해 프로그래밍 디바이스(PD2)의 드레인(DP2)에 연결된다. 다시 말해서, 퓨즈 소자(R4)는 다이오드(D4)의 캐소드와 프로그래밍 디바이스(PD2)의 드레인(DP2) 사이에 연결된다. 따라서, 선택 디바이스(SD0)는 노드(NC0)에서 회로 분기(CB0, CB4)에 연결된다. 더욱이, 회로 분기(CB0, CB4)는 각각 노드(NP0, NP2)에서 프로그래밍 디바이스(PD0, PD2)에 연결되며, 여기서 프로그래밍 디바이스(PD0, PD2)는 상이한 워드 라인(WL0, WL1)에 의해 제어된다.
선택 디바이스(SD1)의 드레인(DS1)은 노드(NC1)에서 회로 분기(CB1)의 다른 단부에 연결되고, 노드(NC1)에서 회로 분기(CB5)의 다른 단부에 연결된다. 선택 디바이스(SD1)는 선택 디바이스(SD1)의 게이트(GS1)에서 수신된 비트 라인 선택 신호에 응답하여 비트 라인(BL1)에 대한 선택 가능한 연결을 제공한다. 이 예에서, 선택 디바이스(SD1)는 PMOS 트랜지스터이므로, 비트 라인 선택 신호가 낮은 논리 값으로 제공되어 선택 디바이스(SD1)를 턴온시키고, 이에 의해 비트 라인(BL1)을 선택한다. 다이오드(D1)의 애노드는 노드(NC1)에 의해 선택 디바이스(SD1)의 드레인에 연결되고, 다이오드(D1)의 캐소드는 퓨즈 소자(R1)에 의해 프로그래밍 디바이스(PD0)의 드레인(DP0)에 연결된다. 다시 말해서, 퓨즈 소자(R1)는 다이오드(D1)의 캐소드와 프로그래밍 디바이스(PD0)의 드레인(DP0) 사이에 연결된다. 또한, 다이오드(D5)의 애노드는 노드(NC1)에 의해 선택 디바이스(SD1)의 드레인(DS1)에 연결되고, 다이오드(D5)의 캐소드는 퓨즈 소자(R5)에 의해 프로그래밍 디바이스(PD2)의 드레인(DP2)에 연결된다. 다시 말해서, 퓨즈 소자(R5)는 다이오드(D5)의 캐소드와 프로그래밍 디바이스(PD2)의 드레인(DP2) 사이에 연결된다. 따라서, 선택 디바이스(SD1)는 노드(NC1)에서 회로 분기(CB1, CB5)에 연결된다. 더욱이, 회로 분기(CB1, CB5)는 각각 노드(NP0, NP2)에서 프로그래밍 디바이스(PD0, PD2)에 연결되며, 여기서 프로그래밍 디바이스(PD0, PD2)는 상이한 워드 라인(WL0, WL1)에 의해 제어된다.
일부 실시 예에서, 회로 분기(CB0, CB1, CB4 및 CB5)를 상이한 워드 라인(WL0, WL1)에 의해 제어되는 동일한 쌍의 선택 디바이스(SD0, SD1) 및 프로그래밍 디바이스(PD0, PD2)에 연결하면 프로그래밍 디바이스(PD0, PD1)로 다중 전류 경로를 생성할 수 있다. 일부 실시 예에서, 다이오드(D0, D1) 및 다이오드(D4, D5)를 메모리 회로(200)에 추가하는 것은 전류 경로 중 적어도 하나를 방해한다. 특히, 프로그래밍 디바이스(PD0, PD2) 중 하나에 연결된 회로 분기(CB0, CB1, CB4, CB5) 중 하나가 프로그래밍을 위해 선택되면, 프로그래밍 디바이스(PD0, PD2) 중 다른 하나에 연결된 회로 분기(CB4, CB5, CB0, CB1)의 쌍이 프로그래밍 디바이스(PD0, PD2) 중 동일한 것에 연결된 다른 회로 분기(CB1, CB0, CB5, CB4)로 대체 전류 경로를 생성할 것이다. 다이오드(D4, D5, D0, D1)는 전류가 이 대체 전류 경로로 흐르는 것을 차단하도록 구성된다.
예는 설명에 도움이 될 것이다. 예를 들어, 퓨즈 소자(R0)가 프로그래밍되도록 선택되었다면, 선택 디바이스(SD0)의 게이트(GS0)에 낮은 논리 값이 적용되어 비트 라인(BL0)을 선택하여 선택 디바이스(SD0)를 턴온시키고, 높은 논리 값이 워드 라인(WL0)에 적용되어 프로그래밍 디바이스(PD0)를 턴온시킨다. 따라서, 회로 분기(CB0)에 전류(도 2의 Path0)가 생성될 것이다. 그러나, 다이오드(D0, D1, D4, D5)가 메모리 회로(200)에 포함되지 않았다면, 프로그래밍 디바이스(PD2)의 드레인에 연결된 회로 분기(CB4, CB5)는 프로그래밍 디바이스(PD0)의 드레인(DP0)으로 대체 전류 경로(Path1)를 제공할 것이고, 추가로 회로 분기(CB1)를 통해 노드(NP0)로 제공할 것이다. 다시 말해서, 다이오드(D0, D1, D4, D5)가 없으면, 전류가 의도된 퓨즈 소자(R0)을 통해 제공될 뿐만 아니라 의도하지 않은 퓨즈 소자(R4, R5, R1)를 통해 제공될 것이다. 그러나, 다이오드(D0, D1, D4, D5)를 포함하는 도 2에 도시된 디바이스에서는 다이오드(D5)는 선택 디바이스(SD0)가 턴온되고 프로그래밍 디바이스(PD0)가 턴온될 때 역 바이어스된다. 따라서, 회로 분기(CB5)의 다이오드(D5)가 역 바이어스되기 때문에 다이오드(D5)는 전류를 차단하고, 이에 의해 전류가 대체 전류 경로(Path1)에서 회로 분기(CB4, CB5, CB1)를 통해 흐르는 것을 방지한다. 이와 같이, 전류는 의도한 대로 회로 분기(CB0) 및 퓨즈 소자(R0)만 통과한다. 일부 실시 예에서, 다이오드(D5)의 비-이상적인 행동으로 인해, 소량의 누설 전류가 여전히 회로 분기(CB4, CB5, CB1)를 통과할 수 있으므로 전류의 일부가 방지되지 않을 수 있다. 그러나, 누설 전류는 프로그래밍 디바이스(R0)의 저항 상태에 영향을 주지 않을 만큼 충분히 낮다.
각각의 프로그래밍 디바이스가 단일 퓨즈 소자에 대응하는 다른 접근법과 비교하여, 각각의 프로그래밍 디바이스(PD0-PD3)는 다중 퓨즈 소자(R0-R7)를 프로그래밍하도록 구성되고 이에 의해 메모리 회로(200)의 면적을 감소시킨다. 이 실시 예에서, 각각의 프로그래밍 디바이스(PD0-PD3)는 퓨즈 소자(R0-R7)의 쌍을 프로그래밍하도록 구성된다. 따라서, 일부 실시 예에서, 더 적은 프로그래밍 디바이스(PD0-PD3)가 퓨즈 소자(R0-R7)를 프로그래밍하는 데 사용되고, 이에 의해 메모리 회로(200)의 면적을 감소시킨다. 일부 실시 예에서, 다이오드(D0-D7)는 적어도 프로그래밍 또는 판독 동작에서 선택되지 않은 회로 분기(CB0-CB7)의 퓨즈 소자(R0-R7)를 통해 대체 전류 경로가 흐르는 것을 방지함으로써, 메모리 회로(200)의 구성을 허용한다.
추가로, 선택 디바이스(SD2)의 드레인(DS2)은 노드(NC2)에서 회로 분기(CB2)의 다른 단부에 연결되고, 노드(NC2)에서 회로 분기(CB6)의 다른 단부에 연결된다. 선택 디바이스(SD2)는 선택 디바이스(SD2)의 게이트(GS2)에서 수신된 비트 라인 선택 신호에 응답하여 비트 라인(BL2)으로의 선택 가능한 연결을 제공한다. 이 예에서, 선택 디바이스(SD2)는 PMOS 트랜지스터이므로, 비트 라인 선택 신호가 낮은 논리 값으로 제공되어 선택 디바이스(SD2)를 턴온시키고 이에 의해 비트 라인(BL2)을 선택한다. 다이오드(D2)의 애노드는 노드(NC2)에 의해 선택 디바이스(SD2)의 드레인(DS2)에 연결되고, 다이오드(D2)의 캐소드는 퓨즈 소자(R2)에 의해 프로그래밍 디바이스(PD1)의 드레인(DP1)에 연결된다. 다시 말해서, 퓨즈 소자(R2)는 다이오드(D2)의 캐소드와 프로그래밍 디바이스(PD1)의 드레인(DP1) 사이에 연결된다. 또한, 다이오드(D6)의 애노드는 노드(NC2)에 의해 선택 디바이스(SD2)의 드레인(DS2)에 연결되고, 다이오드(D6)의 캐소드는 퓨즈 소자(R6)에 의해 프로그래밍 디바이스(PD3)의 드레인(DP3)에 연결된다. 다시 말해서, 퓨즈 소자(R6)는 다이오드(D6)의 캐소드와 프로그래밍 디바이스(PD3)의 드레인(DP3) 사이에 연결된다. 따라서, 선택 디바이스(SD2)는 노드(NC2)에서 회로 분기(CB2, CB6)에 연결된다. 더욱이, 회로 분기(CB2, CB6)는 노드(NP1, NP3)에서 프로그래밍 디바이스(PD1, PD3)에 각각 연결되고, 여기서 프로그래밍 디바이스(PD1, PD3)는 상이한 워드 라인(WL0, WL1)에 의해 제어된다.
선택 디바이스(SD3)의 드레인(DS3)은 노드(NC3)에서 회로 분기(CB3)의 다른 단부에 연결되고, 노드(NC3)에서 회로 분기(CB7)의 다른 단부에 연결된다. 선택 디바이스(SD3)는 선택 디바이스(SD3)의 게이트(GS3)에서 수신된 비트 라인 선택 신호에 응답하여 비트 라인(BL3)으로의 선택 가능한 연결을 제공한다. 이 예에서, 선택 디바이스(SD3)는 PMOS 트랜지스터이므로, 비트 라인 선택 신호가 낮은 논리 값으로 제공되어 선택 디바이스(SD3)를 턴온시키고 이에 의해 비트 라인(BL3)을 선택한다. 다이오드(D3)의 애노드는 노드(NC3)에 의해 선택 디바이스(SD3)의 드레인(DS3)에 연결되고, 다이오드(D3)의 캐소드는 퓨즈 소자(R3)에 의해 프로그래밍 디바이스(PD1)의 드레인(DP1)에 연결된다. 다시 말해서, 퓨즈 소자(R3)는 다이오드(D3)의 캐소드와 프로그래밍 디바이스(PD1)의 드레인(DP1) 사이에 연결된다. 또한, 다이오드(D7)의 애노드는 노드(NC3)에 의해 선택 디바이스(SD3)의 드레인(DS3)에 연결되고, 다이오드(D7)의 캐소드는 퓨즈 소자(R5)에 의해 프로그래밍 디바이스(PD3)의 드레인(DP3)에 연결된다. 다시 말해서, 퓨즈 소자(R5)는 다이오드(D7)의 캐소드와 프로그래밍 디바이스(PD3)의 드레인(DP3) 사이에 연결된다. 따라서, 선택 디바이스(SD3)는 노드(NC3)에서 회로 분기(CB3, CB7)에 연결된다. 더욱이, 회로 분기(CB3, CB7)는 노드(NP1, NP3)에서 프로그래밍 디바이스(PD1, PD3)에 각각 연결되며, 여기서 프로그래밍 디바이스(PD1, PD3)는 상이한 워드 라인(WL0, WL1)에 의해 제어된다.
일부 실시 예에서, 상이한 워드 라인(WL0, WL1)에 의해 제어되는 동일한 쌍의 선택 디바이스(SD2, SD3) 및 프로그래밍 디바이스(PD1, PD3)에 대한 회로 분기(CB2, CB3, CB6, CB7)의 연결은 프로그래밍 디바이스(PD1, PD3)로 다중 전류 경로를 생성할 수 있다. 일부 실시 예에서, 다이오드(D2, D3) 및 다이오드(D6, D7)를 메모리 회로(200)에 추가하는 것은 전류 경로 중 적어도 하나를 방해한다. 특히, 프로그래밍 디바이스(PD1, PD3) 중 하나에 연결된 회로 분기(CB2, CB3, CB6, CB7) 중 하나가 프로그래밍을 위해 선택되면, 프로그래밍 디바이스(PD3, PD1) 중 다른 하나에 연결된 회로 분기(CB6, CB7, CB2, CB3)의 쌍은 프로그래밍 디바이스(PD1, PD3) 중 동일한 것에 연결된 다른 회로 분기(CB3, CB2, CB7, CB6)로 대체 전류 경로를 생성할 것이다. 다이오드(D6, D7, D2, D3)는 전류가 이 대체 전류 경로로 흐르는 것을 차단하도록 구성된다.
예는 설명에 도움이 될 것이다. 예를 들어, 퓨즈 소자(R2)가 프로그래밍되도록 선택되었다면, 낮은 논리 값이 선택 디바이스(SD2)의 게이트(GS2)에 적용되어 비트 라인(BL2)을 선택하여 선택 디바이스(SD2)를 턴온시키고, 높은 논리 값이 워드 라인(WL0)에 적용되어 프로그래밍 디바이스(PD1)를 턴온시킨다. 따라서, 회로 분기(CB2)에 전류(Path2)가 생성될 것이다. 그러나, 다이오드(D2, D3, D6, D7)가 메모리 회로(200)에 포함되지 않았다면, 프로그래밍 디바이스(PD3)의 드레인(DP3)에 연결된 회로 분기(CB6, CB7)는 프로그래밍 디바이스(PD1)의 드레인(DP1)으로 대체 전류 경로(PATH3)를 제공할 것이고, 추가로 회로 분기(CB3)를 통해 노드(NP1)로 제공할 것이다. 다시 말해서, 다이오드(D2, D3, D6, D7)가 없으면 전류가 의도된 퓨즈 소자(R2)을 통해 제공될 뿐만 아니라 의도되지 않은 퓨즈 소자(R6, R5, R3)를 통해 제공될 것이다. 그러나, 다이오드(D2, D3, D6, D7)를 포함하는 도 2에 도시된 디바이스에서는 다이오드(D7)는 선택 디바이스(SD2)가 턴온되고 프로그래밍 디바이스(PD1)가 턴온될 때 역 바이어스된다. 따라서, 회로 분기(CB5)의 다이오드(D5)가 역 바이어스되기 때문에 다이오드(D7)는 전류를 차단하고 이에 의해 전류가 회로 분기(CB6, CB7, CB3)를 통해 흐르는 것을 방지한다. 이와 같이, 전류는 의도한 대로 회로 분기(CB2) 및 퓨즈 소자(R0)(예를 들어, Path2)만 통과한다. 일부 실시 예에서, 다이오드(D7)의 비-이상적인 행동으로 인해, 소량의 누설 전류가 여전히 회로 분기(CB6, CB7, CB3)를 통과할 수 있으므로 전류의 일부가 방지되지 않을 수 있다. 그러나, 누설 전류는 프로그래밍 디바이스(R2)의 저항 상태에 영향을 주지 않을 만큼 충분히 낮다. 메모리 디바이스(200)의 다른 구성이 본 개시의 범위 내에 있다.
도 3은 일부 실시 예에 따른 메모리 회로(300)의 3D 사시도이다. 일부 실시 예에서, 메모리 회로(300)는 프로그래밍 디바이스(PDA, PDB) 및 2 쌍의 회로 분기(CBA, CBB, CBC, CBD)를 포함한다.
메모리 회로(300)는 도 2의 메모리 디바이스(200)의 실시 예이다. 프로그래밍 디바이스(PDA, PDB)는 대응하는 프로그래밍 디바이스(PD0, PD2) 또는 프로그래밍 디바이스(PD1, PD3)의 실시 예이고, 유사한 상세한 설명은 생략된다. 또한, 도 2에 대하여, 도 3의 회로 분기(CBA, CBB, CBC, CBD)는 대응하는 회로 분기(CB0, CB1, CB4, CB5) 또는 회로 분기(CB2, CB3, CB6, CB7)의 실시 예이고, 유사한 상세한 설명은 생략된다. 도 3의 퓨즈 소자(RA, RB, RC, RD)는 도 2에서 대응하는 퓨즈 소자(R0, R1, R4, R5) 또는 퓨즈 소자(R2, R3, R6, R7)의 실시 예이다. 또한, 도 3의 다이오드(DA, DB, DC, DD)는 도 2에서 대응하는 다이오드(D0, D1, D4, D5 또는 D2, D3, D6, D7)의 실시 예이다. 도 3에서 Y 방향, Z 방향 및 X 방향이 도시되어 있으며 Y 방향, Z 방향 및 X 방향은 서로 직교한다.
도 3에 도시된 바와 같이, 프로그래밍 디바이스(PDA)는 반도체 기판(201)의 일부에 형성된다. 반도체 기판(201)은 도핑된 활성 영역(202)을 갖는다. 일부 실시 예에서, 프로그래밍 디바이스(PDA)는 NMOS이고, 따라서, 활성 영역(202)은 n 형 도핑으로 도핑된다. 다른 실시 예에서, 프로그래밍 디바이스(PDA)는 PMOS이고, 따라서, 활성 영역(202)은 p 형 도핑 물질로 도핑된다. 활성 영역(202)은 때때로 OD(oxide definition) 영역으로 지칭된다. 형성될 수 있는 회로 소자의 예는 트랜지스터 및 다이오드를 포함하지만 이에 제한되지 않는다. 트랜지스터의 예는 금속 산화물 반도체 전계 효과 트랜지스터(metal oxide semiconductor field effect transistor, MOSFET), 상보성 금속 산화물 반도체(complementary metal oxide semiconductor, CMOS) 트랜지스터, 바이폴라 접합 트랜지스터(bipolar junction transistor, BJT), 고전압 트랜지스터, 고주파 트랜지스터, P-채널 및/또는 N-채널 전계 효과 트랜지스터(PFET/NFET) 등, FinFET, 상승된 소스/드레인이 있는 평면 MOS 트랜지스터, 나노시트 FET, 나노와이어 FET 등을 포함하지만, 이에 제한되지는 않는다. 일부 실시 예에서, 기판(201)의 활성 영역(202)은 Y 방향으로 연장되고, X 방향으로 서로 이격된다.
드레인(DPA) 및 소스(DSA)는 프로그래밍 디바이스(PDA)를 위한 활성 영역(202)에 위치된다. 드레인(DPA)은 대응 프로그래밍 디바이스(PD0 또는 PD1)의 드레인(DP0 또는 DP1)이다. 소스(DSA)는 대응 프로그래밍 디바이스(PD0 또는 PD1)의 소스(DS0 또는 DS1)이다. 소스(DSA)는 기준 전압, 예를 들어 접지 전압(VSS)에 연결된다. 프로그래밍 디바이스(PDA)의 게이트(GDA)는 메모리 회로(300)의 POLY 층에 위치된다. 일부 실시 예에서, POLY 층은 활성 영역 또는 OD 층 위에 있다. 드레인(DPA) 및 소스(SPA)에 대한 컨택트(206A, 205A)는 메모리 회로(300)의 MD(metal over diffusion) 층에 위치된다. 일부 실시 예에서, MD 층은 메모리 회로(300)의 드레인(DPA) 및 소스(SPA) 또는 활성 층/OD 바로 위에 위치된다.
게이트(GDA)는 대응 프로그래밍 디바이스(PD0 또는 PD1)의 게이트(GP0 또는 GP1)이다. 비아(GLA)는 VG(via over gate) 층의 게이트(GDA) 상에 있다. 일부 실시 예에서, VG 층은 POLY 층 바로 위에 그리고 M0(metal-0) 층 바로 아래에 위치된다. 비아(GLA)는 워드 라인(WL0)에 연결되고, 워드 라인(WL0)은 금속 층(M0)에 위치된다. 더욱이, 프로그래밍 디바이스(PDA)의 드레인(DPA)은 VD(via over diffusion) 층에 있는 비아(211A)에 연결된다. 일부 실시 예에서, VD 층은 MD 층 바로 위에 있고 M0 금속 층 바로 아래에 있다. 비아(211A)는 금속 층(M0)에 있는 도체(212A)에 연결된다. 도체(212A)는 메모리 회로(300)의 VIA0(via over M0) 층에 있는 비아(214A)에 연결된다. 일부 실시 예에서, VIA0은 금속 층(M0) 바로 위에 있고 M1(metal-1) 층 바로 아래에 있다. 비아(214A)는 금속 층(M1)의 도체(215A)에 연결된다. 도체(215A)는 회로 분기(CBA, CBB)의 한쪽 단부를 함께 연결하는 노드(예를 들어, 노드 NP0 또는 NP1)이다. 도체(215A)는 M1(metal-1) 층에 있다. 도체(215A)는 비아(210A) 및 비아(210B)에 연결된다. 비아(210A)는 회로 분기(CBA)의 한쪽 단부이고, 비아(210B)는 회로 분기(CBB)의 한쪽 단부이다. 일부 실시 예에서, 비아(210A 및 210B)는 메모리 회로(300)의 VIA1(via over M1) 층에 있다.
회로 분기(CBA)와 관련하여, 회로 분기(CBA)는 비아(210A)에 결합된 한쪽 단부를 가진다. 일부 실시 예에서, 층(VIA1)은 금속 층(M1)과 M2(metal-2) 층 사이에 있다. 회로 분기(CBA)는 퓨즈 소자(RA)의 한쪽 단부에 또한 연결된다. 퓨즈 소자(RA)는 M2 층에 있다. 일부 실시 예에서, 금속 층(M2)은 층(VIA1) 바로 위에 있고 층(VIA2) 바로 아래에 있다. 퓨즈 소자(RA)의 반대쪽 단부는 다이오드(DA)에 연결된다. 일부 실시 예에서, 다이오드(DA)는 M2 금속 층과 M3(metal-3) 층 사이의 비아이다. 일부 실시 예에서, 다이오드(DA)는 메모리 회로(300)의 VIA2(via over M2) 층에 있다. 일부 실시 예에서, VIA2 층은 금속 층(M2)와 금속 층(M3) 사이에 있다. 일부 실시 예에서, 금속 층(M3)은 층(VIA2) 바로 위에 있다. 다이오드(DA)의 한쪽 단부는 회로 분기(CBA)에 결합된다. 다시 말해서, 다이오드(DA)는 회로 분기(CBA)의 다른 단부에도 또한 대응한다. 일부 실시 예에서, 적어도 다이오드(DA, DB, DC 또는 DD)는 탄탈럼 옥사이드(TaOx) 다이오드이다. 일부 실시 예에서, 적어도 다이오드(DA, DB, DC 또는 DD)는 탄탈럼 옥사이드(Ta2O5) 다이오드이다.
다이오드(DA)의 다른 단부는 금속 층(M3)에 있는 도체(219)에 연결된다. 일부 실시 예에서, 도체(219)는 도 2의 비트 라인(BL0 또는 BL1)이다. 일부 실시 예에서, 도체(219)는 선택 디바이스(미도시)의 드레인에 결합된다.
회로 분기(CBB)와 관련하여, 회로 분기(CBB)는 비아(210B)에 결합된 한쪽 단부를 가진다. 일부 실시 예에서, 비아(210B)는 VIA1 층에 있다. 회로 분기(CBB)는 또한 퓨즈 소자(RB)의 한쪽 단부에 연결된다. 일부 실시 예에서, 퓨즈 소자(RB)는 금속 층(M2)에 있다. 퓨즈 소자(RB)의 반대쪽 단부는 다이오드(DB)에 연결된다. 일부 실시 예에서, 다이오드(DB)는 VIA2 층의 비아이다. 다이오드(DB)의 한쪽 단부는 회로 분기(CBA)에 결합된다. 다시 말해서, 다이오드(DB)는 회로 분기(CBB)의 다른 단부에도 또한 대응한다. 다이오드(DB)의 다른 단부는 금속 층(M3)에 있는 도체(220)에 연결된다. 일부 실시 예에서, 도체(220)는 도 2의 비트 라인(BL0 또는 BL1)이다. 일부 실시 예에서, 도체(220)는 다른 선택 디바이스(미도시)의 드레인에 결합된다.
도 3에 도시된 바와 같이, 프로그래밍 디바이스(PDB)는 반도체 기판(201')의 일부에 형성된다. 반도체 기판(201')은 도핑된 활성 영역(202')을 갖는다. 일부 실시 예에서, 프로그래밍 디바이스(PDA)는 NMOS이고, 따라서, 활성 영역(202')은 n 형 도핑으로 도핑된다. 다른 실시 예에서, 프로그래밍 디바이스(PDB)는 PMOS이고, 따라서, 활성 영역(202')은 p 형 도핑 물질로 도핑된다.
드레인(DPB) 및 소스(DSB)는 프로그래밍 디바이스(PDB)를 위한 활성 영역(202')에 위치된다. 드레인(DPB)은 대응 프로그래밍 디바이스(PD2 또는 PD3)의 드레인(DP2 또는 DP3)이다. 소스(DSB)는 대응 프로그래밍 디바이스(PD2 또는 PD3)의 소스(DS2 또는 DS3)이다. 소스(DSB)는 기준 전압 예를 들어 접지 전압(VSS)에 연결된다. 프로그래밍 디바이스(PDB)의 게이트(GDA)는 메모리 회로(300)의 POLY 층에 위치된다. 드레인(DPB) 및 소스(SPA)를 위한 컨택트(206B, 205B)는 메모리 회로(300)의 MD 층에 위치된다.
게이트(GDB)는 대응 프로그래밍 디바이스(PD2 또는 PD3)의 게이트(GP2 또는 GP3)이다. 비아(GLB)는 게이트(GDB) 상에 있으며 VG 층 내에 있다. 비아(GLB)는 워드 라인(WL1)에 연결되고, 워드 라인(WL1)은 금속 층(M0)에 위치된다. 또한, 프로그래밍 디바이스(PDB)의 드레인(DPB)은 VD 층에 있는 비아(211B)에 연결된다. 비아(211B)는 금속 층(M0)에 있는 도체(212B)에 연결된다. 도체(212B)는 메모리 회로(300)의 VIA0 층에 있는 비아(214B)에 연결된다. 비아(214B)는 금속 층(M1)에 있는 도체(215B)에 연결된다. 도체(215B)는 회로 분기(CBC, CBD)의 한쪽 단부를 함께 연결하는 노드(예를 들어, 노드 NP2 또는 NP3)이다. 도체(215B)는 M1 층에 있다. 도체(215B)는 비아(210C) 및 비아(210D)에 연결된다. 비아(210C)는 회로 분기(CBC)의 한쪽 단부이고, 비아(210D)는 회로 분기(CBD)의 한쪽 단부이다. 일부 실시 예에서, 비아(210C 및 210D)는 메모리 회로(300)의 VIA1 층에 있다. 일부 실시 예에서, 비아(210C 및 210D)는 메모리 회로(300)의 VIA1 층에 있다.
회로 분기(CBC)와 관련하여, 회로 분기(CBC)는 비아(210C)에 결합된 한쪽 단부를 가진다. 회로 분기(CBC)는 퓨즈 소자(RC)의 한쪽 단부에 또한 연결된다. 일부 실시 예에서, 퓨즈 소자(RC)는 금속 층(M2)에 있다. 퓨즈 소자(RC)의 반대쪽 단부는 다이오드(DC)에 연결된다. 일부 실시 예에서, 다이오드(DC)는 VIA2 층의 비아이다. 다이오드(DC)의 한쪽 단부는 회로 분기(CBA)에 결합된다. 다시 말해서, 다이오드(DC)는 또한 회로 분기(CBC)의 다른 쪽 단부에도 대응한다. 다이오드(DC)의 다른쪽 단부는 도체(219)에 연결된다. 도체(219)는 다이오드(DA 및 DC)를 함께 결합하고, 도 2의 노드(NC0 또는 NC2)에 대응한다.
회로 분기(CBD)와 관련하여, 회로 분기(CBD)는 비아(210D)에 결합된 한 쪽 단부를 가진다. 회로 분기(CBD)는 퓨즈 소자(RD)의 한쪽 단부에 또한 연결된다. 일부 실시 예에서, 퓨즈 소자(RD)는 금속 층(M2)에 있다. 퓨즈 소자(RD)의 반대쪽 단부는 다이오드(DD)에 연결된다. 일부 실시 예에서, 다이오드(DD)는 VIA2 층의 비아이다. 다이오드(DD)의 한쪽 단부는 회로 분기(CBD)에 결합된다. 다시 말해서, 다이오드(DD)는 또한 회로 분기(CBD)의 다른쪽 단부에도 대응한다. 다이오드(DD)의 다른쪽 단부는 도체(220)에 연결된다. 도체(220)는 다이오드(DB 및 DD)를 함께 결합하고, 도 2의 노드(NC1 또는 NC3)에 대응한다.
일부 실시 예에서, 게이트(GDA, GDB) 중 적어도 하나의 게이트는 전도성 재료의 하나 이상의 층을 포함한다. 일부 실시 예에서, 게이트들 중 적어도 하나의 게이트는 하나 이상의 도핑된 실리콘 층을 포함한다.
일부 실시 예에서, 비아(GLA, GLB, 210A-210D, 211A, 211B, 214A, 214B) 중 하나 이상의 비아는 금속, 금속 화합물 또는 도핑된 반도체를 포함한다. 일부 실시 예에서, 금속은 적어도 Cu(Copper), Co, W, Ru, Al 등을 포함한다. 일부 실시 예에서, 도핑된 반도체는 적어도 도핑된 실리콘 등을 포함한다.
적어도 컨택트(205A, 205B, 206A 또는 206B), 적어도 도체(215A, 215B, 219 또는 220), 또는 적어도 워드 라인(WL0 또는 WL1)은 Cu(Copper), Co, W, Ru, Al 등을 포함하는 금속과 같은 전도성 재료를 포함한다.
일부 실시 예에서, 적어도 소스 영역(SPA, SPB) 및/또는 드레인 영역(DPA, DPB)은 n 형 도펀트를 포함한다. 일부 실시 예에서, n 형 도펀트는 인, 비소 또는 다른 적합한 n 형 도펀트를 포함한다. 다른 실시 예에서, 적어도 소스 영역(SPA, SPB) 및/또는 드레인 영역(DPA, DPB)은 n 형 도펀트를 포함한다. 일부 실시 예에서, p-도펀트는 붕소, 알루미늄 또는 다른 적합한 p 형 도펀트를 포함한다. 메모리 회로(300)의 다른 구성은 본 개시의 범위 내에 있다.
도 4는 일부 실시 예에 따른 메모리 디바이스(400)의 회로도를 예시한다. 일부 실시 예에서, 메모리 디바이스(400)는 메모리 디바이스(100)의 부분에 대응한다. 예를 들어, 일부 실시 예에서, 메모리 디바이스(400)는 메모리 셀 어레이(104)의 2 개의 워드 라인(예를 들어, WL0, WL1), 4 개의 비트 라인(BL0, BL1, BL2 및 BL3) 및 대응하는 메모리 셀(MC)에 대응한다.
메모리 디바이스(400)는 도 2의 메모리 디바이스(200)의 변형이고, 유사한 상세한 설명은 생략한다. 도 2의 메모리 디바이스(200)와 비교하면, 도 2 및 4에서, 대응하는 다이오드(D0,…, D7) 및 도 2 및 4에서 대응하는 퓨즈 소자(R0,…, R7)의 각각의 위치가 서로 변경되고, 유사한 상세한 설명은 생략한다. 다시 말해서, 도 4의 다이오드(D0, D1)는 대응하는 퓨즈 소자(R0, R1) 및 노드(NP0) 사이에 위치된다. 유사하게, 도 4의 다이오드(D2, D3)는 대응하는 퓨즈 소자(R2, R3) 및 노드(NP1) 사이에 위치되고, 도 4의 다이오드(D4, D5)는 대응하는 퓨즈 소자(R4, R5) 및 노드(NP2) 사이에 위치되고, 도 4의 다이오드(D6, D7)는 대응하는 퓨즈 소자(R6, R7) 및 노드(NP3) 사이에 위치된다. 따라서, 도 4에서, 대응하는 다이오드(D0,…, D7)의 각각의 애노드는 대응하는 퓨즈 소자(R0-R7)에 결합된다.
일부 실시 예에서, 복수의 다이오드(D0,…, D7)의 위치를 변경함으로써, 복수의 다이오드(D0-D7) 각각은 메모리 디바이스(400)의 M1 층과 M2 층 사이에 위치된 비아이다. 메모리 회로(400) 내의 복수의 다이오드(D0-D7)에 대한 다른 금속 층은 본 개시의 범위 내에 있다.
위에서 논의된 바와 같이, 도 4의 메모리 디바이스(400) 내에 복수의 프로그래밍 디바이스(PD0-PD7) 및 복수의 다이오드(D0-D7)를 포함시킴으로써, 다이오드(D0-D7)는 적어도 프로그래밍 또는 판독 동작에서 선택되지 않은 회로 분기(CB0-CB7)의 퓨즈 소자(R0-R7)를 통해 대체 전류 경로가 흐르는 것을 방지하도록 구성되어, 메모리 디바이스(200)와 관련하여 위에서 논의된 이점을 달성한다.
도 5는 일부 실시 예에 따른 메모리 회로(500)의 3D 사시도이다. 일부 실시 예에서, 메모리 회로(500)는 프로그래밍 디바이스(PDA, PDB) 및 2 쌍의 회로 분기(CBA, CBB, CBC, CBD)를 포함한다. 메모리 회로(500)는 도 4의 메모리 디바이스(400)의 실시 예이다.
메모리 회로(500)는 도 3의 메모리 회로(300)의 변형이고, 유사한 상세한 설명은 생략한다. 도 3의 메모리 회로(300)와 비교하면, 다이오드(DA,…, DD) 각각은 메모리 회로(500)의 VIA1 층 상에 또는 메모리 회로(500)의 M1 층과 M2 층 사이에 위치된 비아이지만, 도 3에서 대응하는 비아(210A, 210B, 210C, 210D)의 위치에 있고, 유사한 상세한 설명은 생략한다.
도 3의 메모리 회로(300)와 비교하면, 도 5의 비아(221A, 221B, 221C, 221D)는 도 3의 대응하는 비아(210A, 210B, 210C, 210D)를 대체하지만, 도 3에서 대응하는 다이오드(DA, DB, DC, DD)의 위치에 있고, 유사한 상세한 설명은 생략한다.
일부 실시 예에서, 복수의 다이오드(DA,…, DD)의 위치를 변경함으로써, 복수의 다이오드(DA-DD)의 각각은 메모리 회로(500)의 M1 층과 M2 층 사이에 위치된 비아이다. 메모리 회로(500) 내의 복수의 다이오드(DA-DD)에 대한 다른 금속 층은 본 개시의 범위 내에 있다.
도 5에서, 도체(215A)는 다이오드(DA)의 제1 단부 및 다이오드(DB)의 제1 단부에 연결된다. 도 5의 다이오드(DA)의 제2 단부는 회로 분기(CBA)의 제1 단부에 연결되고, 다이오드(DB)의 제2 단부는 회로 분기(CBB)의 제1 단부에 연결된다. 일부 실시 예에서, 다이오드(DA)는 도 5의 회로 분기(CBA)의 제1 단부이고, 다이오드(DB)는 회로 분기(CBB)의 제1 단부이다.
회로 분기(CBA)는 퓨즈 소자(RA)의 제1 단부에 또한 연결된다. 퓨즈 소자(RA)의 제2 단부는 회로 분기(CBA)의 제2 단부에 의해 비아(221A)에 연결된다. 비아(221A)는 또한 도체(219)에 연결된다. 일부 실시 예에서, 비아(221A)는 도체(219)와 회로 분기(CBA)의 제2 단부 사이에 있다. 일부 실시 예에서, 적어도 비아(221A, 221B, 221C 또는 221D)는 메모리 회로(500)의 VIA2 층 상에 있다.
회로 분기(CBB)는 퓨즈 소자(RB)의 제1 단부에 또한 연결된다. 퓨즈 소자(RB)의 제2 단부는 회로 분기(CBB)의 제2 단부에 의해 비아(221B)에 연결된다. 비아(221B)는 도체(220)에 또한 연결된다. 일부 실시 예에서, 비아(221B)는 도체(220)와 회로 분기(CBB)의 제2 단부 사이에 있다.
도 5에서, 도체(215B)는 다이오드(DC)의 제1 단부와 다이오드(DD)의 제1 단부에 연결된다. 도 5의 다이오드(DC)의 제2 단부는 회로 분기(CBC)의 제1 단부에 연결되고, 다이오드(DC)의 제2 단부는 회로 분기(CBD)의 제1 단부에 연결된다. 일부 실시 예에서, 다이오드(DC)는 도 5의 회로 분기(CBC)의 제1 단부이고, 다이오드(DD)는 회로 분기(CBD)의 제1 단부이다.
회로 분기(CBC)는 퓨즈 소자(RC)의 제1 단부에 또한 연결된다. 퓨즈 소자(RC)의 제2 단부는 회로 분기(CBC)의 제2 단부에 의해 비아(221C)에 연결된다. 비아(221C)는 도체(219)에 추가로 연결된다. 일부 실시 예에서, 비아(221C)는 도체(219)와 회로 분기(CBC)의 제2 단부 사이에 있다. 도체(219)는 퓨즈 소자(RA) 및 퓨즈 소자(RC)를 함께 결합하고, 도 2의 노드(NC0 또는 NC2)에 대응한다.
회로 분기(CBD)는 퓨즈 소자(RD)의 제1 단부에 또한 연결된다. 퓨즈 소자(RD)의 제2 단부는 회로 분기(CBD)의 제2 단부에 의해 비아(221D)에 연결된다. 비아(221D)는 또한 도체(220)에 연결된다. 일부 실시 예에서, 비아(221D)는 도체(220)와 회로 분기(CBD)의 제2 단부 사이에 있다. 도체(220)는 퓨즈 소자(RB) 및 퓨즈 소자(RD)를 함께 결합하고, 도 2의 노드(NC1 또는 NC3)에 대응한다.
위에서 논의된 바와 같이, 복수의 프로그래밍 디바이스(PDA-PDB) 및 복수의 다이오드(DA-DD)를 도 5의 메모리 회로(500)에 포함시킴으로써. 다이오드(DA-DD)는 적어도 프로그래밍 또는 판독 동작에서 선택되지 않은 회로 분기(CBA-CBD)의 퓨즈 소자(RA-RD)를 통해 대체 전류 경로가 흐르는 것을 방지하도록 구성되고, 메모리 디바이스(200)와 관련하여 위에서 논의된 이점을 달성한다.
도 6은 일부 실시 예에 따른 메모리 디바이스(602)의 레이아웃 다이어그램(600)이다. 일부 실시 예에서, 레이아웃 다이어그램(600)은 도 2의 메모리 디바이스(200) 또는 도 3의 메모리 회로(300)의 부분에 대응한다. 도 6에 도시된 바와 같이, X 방향은 X 방향과 직교하는 Y 방향과 함께 정의된다.
레이아웃 다이어그램(600)은 워드 라인(WL0)에 결합된 게이트를 가진 도 2 또는 도 4의 프로그래밍 디바이스(PD0 또는 PD1) 또는 도 3 및 5의 프로그래밍 디바이스(PDA)에 대응하는 MOS1 영역(MOS1(1T)로서 표시됨)을 포함한다. 레이아웃 다이어그램(600)은 또한 워드 라인(WL1)에 결합된 게이트를 가진 도 2 또는 도 4의 프로그래밍 디바이스(PD2 또는 PD3) 또는 도 3 및 5의 프로그래밍 디바이스(PDB)에 대응하는 MOS2 영역(MOS1(1T)로서 표시됨)을 포함한다.
레이아웃 다이어그램(600)은 영역(604) 및 영역(606)을 더 포함한다. 영역(606)은 도 2의 다이오드(D0, D1, D2, D3) 또는 도 3의 다이오드(DA, DB)에 대응한다.
영역(604)은 도 2의 다이오드(D0, D1, D2, D3) 또는 도 3의 다이오드(DA, DB)에 대응한다. 영역(606)은 도 2의 다이오드(D4, D5, D6, D7) 또는 도 3의 다이오드(DC, DD)에 대응한다.
레이아웃 다이어그램(600)은 fuse1 영역, fuse2 영역, fuse3 영역 및 fuse4 영역을 더 포함한다. 일부 실시 예에서, fuse1 영역은 도 2의 퓨즈 소자(R0 또는 R1) 또는 도 3의 퓨즈 소자(RA)에 대응한다. 일부 실시 예에서, fuse2 영역은 도 2의 퓨즈 소자(R2 또는 R3) 또는 도 3의 퓨즈 소자(RB)에 대응한다. 일부 실시 예에서, fuse3 영역은 도 2의 퓨즈 소자(R4 또는 R5) 또는 도 3의 퓨즈 소자(RC)에 대응한다. 일부 실시 예에서, fuse4 영역은 도 2의 퓨즈 소자(R6 또는 R7) 또는 도 3의 퓨즈 소자(RD)에 대응한다.
레이아웃 다이어그램(600)은 영역(608)을 더 포함한다. 일부 실시 예에서, 영역(608)은 fuse1 영역 및 fuse2 영역의 퓨즈 소자를 MOS1 영역의 프로그래밍 디바이스에 연결하는 데 사용할 수 있는 M1 층의 라우팅을 적어도 포함한다. 적어도 영역(608)의 M1 층 및 VIA1 층을 사용하여 각각의 프로그래밍 디바이스(예를 들어, MOS1 영역)를 여러 회로 분기 및 여러 퓨즈 소자(예를 들어, fuse1 영역 및 fuse2 영역)와 공유함으로써, M1 층은 레이아웃 디자인(600)에서 영역(608), fuse1 영역 및 fuse2 영역 각각과 교차할 수 있고, 이에 의해 레이아웃 디자인(600)의 영역을 감소시켜 적어도 도 2에 대해 전술한 이점을 초래한다.
레이아웃 다이어그램(600)은 영역(610)을 더 포함한다. 일부 실시 예에서, 영역(610)은 fuse3 영역 및 fuse4 영역의 퓨즈 소자를 MOS2 영역의 프로그래밍 디바이스에 연결하는 데 사용할 수 있는 M1 층의 라우팅을 적어도 포함한다. 적어도 영역(610)의 M1 층 및 VIA1 층을 사용하여 각각의 프로그래밍 디바이스(예를 들어, MOS2 영역)를 여러 회로 분기 및 여러 퓨즈 소자(예를 들어, fuse3 영역 및 fuse4 영역)와 공유함으로써, M1 층은 레이아웃 디자인(600)에서 영역(610), fuse3 영역 및 fuse4 영역 각각과 교차할 수 있고, 이에 의해 레이아웃 디자인(600)의 영역을 감소시켜 적어도 도 2에 대해 전술한 이점을 초래한다.
도 7은 일부 실시 예에 따른 회로를 작동시키는 방법(700)의 흐름도이다. 추가 동작은 도 7에 도시된 방법(700) 이전, 동안 및/또는 이후에 수행될 수 있고, 일부 다른 공정은 여기서 간략하게만 설명될 수 있다는 것이 이해된다. 일부 실시 예에서, 방법(700)의 동작 중 하나 이상이 수행되지 않는다. 방법(700)은 회로(100-500) 또는 레이아웃 디자인(600) 중 하나 이상의 특징을 이용하는 것으로 이해된다.
적어도 하나의 실시 예에서, 방법(700)은 프로그램 트랜지스터를 갖는 메모리 셀을 작동시키는 방법이다. 일부 실시 예에서, 방법(700)은 메모리 회로(200 또는 400)를 작동시키는 방법이다. 일부 실시 예에서, 방법(700)은 메모리 회로(200 또는 300) 또는 메모리 회로(400 또는 500)에서 메모리 셀을 프로그래밍하는 방법에 대응한다. 일부 실시 예에서, 방법(700)은 메모리 회로(200 또는 300) 또는 메모리 회로(400 또는 500)의 메모리 셀에 저장된 데이터를 판독하는 방법에 대응한다.
방법(700)의 동작(715)에서, 제1 프로그래밍 디바이스가 턴온되고 제1 선택 디바이스가 턴온되어 제1 전류가 제1 퓨즈 소자를 통해 흐르게 한다. 일부 실시 예에서, 제1 선택 디바이스 및 제1 프로그래밍 디바이스는 특정 논리 값으로 전압을 인가함으로써 턴온된다. 예를 들어, 제1 선택 디바이스 또는 제1 프로그래밍 디바이스가 NMOS 트랜지스터인 경우, 높은 논리 값이 게이트에 적용되어 NMOS 트랜지스터를 턴온시킨다. 제1 선택 디바이스 또는 제1 프로그래밍 디바이스가 PMOS인 경우, 낮은 논리 값이 게이트에 적용되어 PMOS 트랜지스터를 턴온시킨다. 제1 퓨즈 소자는 제1 선택 디바이스와 제1 선택 디바이스 사이에 연결된다.
예에서, 도 2 또는 4의 프로그래밍 디바이스(PD0)가 턴온되고, 선택 디바이스(SD0)가 턴온된다. 이와 같이, 제1 전류는 퓨즈 소자(R0)를 통해 흐른다. 일부 실시 예에서, 제1 퓨즈 소자(R0)를 통해 흐르는 제1 전류(예를 들어, path0)는 퓨즈 소자(R0)의 링크를 차단(break)하기에 충분하므로 프로그래밍 전류이다.
방법(700)의 동작(717)에서, 제2 선택 디바이스가 턴오프되고 제2 프로그래밍 디바이스가 턴오프된다. 전술한 예와 관련하여, 프로그래밍 디바이스(PD2)는 워드 라인 신호(WL1)에 응답하여 턴오프되고, 선택 디바이스(SD1)는 비트 라인 신호(BL1)에 응답하여 턴오프된다. 일부 실시 예에서, 제2 선택 디바이스 및 제2 프로그래밍 디바이스는 특정 논리 값의 전압을 인가함으로써 턴오프된다. 예를 들어, 제2 선택 디바이스 또는 제2 프로그래밍 디바이스가 NMOS 트랜지스터인 경우, 낮은 논리 값이 게이트에 적용되어 NMOS 트랜지스터를 턴오프시킨다. 제2 선택 디바이스 또는 제2 프로그래밍 디바이스가 PMOS 트랜지스터인 경우, 높은 논리 값이 게이트에 적용되어 PMOS 트랜지스터를 턴오프시킨다. 추가적으로, 일부 실시 예에서, 프로그래밍 디바이스(PD1, PD3)도 또한 턴오프되고 선택 디바이스(SD2, SD3)도 또한 턴오프된다. 다른 실시 예에서, 프로그래밍 디바이스(PD1, PD3) 중 하나 및 선택 디바이스(SD2, SD3) 중 하나가 또한 프로그래밍 동작을 동시에 수행하기 위해 턴온될 수 있다.
방법(700)의 동작(719)에서, 제1 전류는 제2 선택 디바이스와 제1 프로그래밍 디바이스 사이에 연결된 제2 퓨즈 소자를 통해 흐르는 것이 차단된다. 일부 실시 예에서, 동작(719)은 제2 선택 디바이스와 제1 프로그래밍 디바이스 사이에 연결된 제1 다이오드에 의해 제1 전류를 차단하는 것을 포함한다. 따라서, 위의 예에서 계속하면, 다이오드(D5)는 제1 전류(path1)가 퓨즈 소자(R1)을 통해 흐르는 것을 차단한다. 이 예에서, 제1 선택 디바이스는 선택 디바이스(SD0)이고 제2 선택 디바이스는 선택 디바이스(SD1)이고, 제1 프로그래밍 디바이스는 프로그래밍 디바이스(PD0)이고, 제2 프로그래밍 디바이스는 프로그래밍 디바이스(PD2)이다. 일부 실시 예에서, 동작(719)은 제1 전류가 제3 퓨즈 소자 및 제4 퓨즈 소자를 통해 흐르는 것을 차단하는 것을 더 포함한다. 위의 예와 관련하여, 제1 전류는 또한 퓨즈 소자(R4) 및 퓨즈 소자(R5)를 통해 흐르는 것이 차단된다. 일부 실시 예에서, 제1 전류가 퓨즈 소자(R4, R5, R1)를 통해 흐르는 것을 차단하는 제1 다이오드는 퓨즈 소자(R5)와 직렬로 결합된 다이오드(D5)이다. 따라서, 일부 실시 예에서, 동작(719)은 제1 전류가 제3 퓨즈 소자 및 제4 퓨즈 소자를 통해 흐르는 것이 또한 차단되도록 제1 다이오드로 제1 전류를 차단하는 것을 포함하며, 여기서 제3 퓨즈 소자는 제1 선택 디바이스 및 제2 프로그래밍 디바이스 사이에 연결되고, 제4 퓨즈 소자는 제2 선택 디바이스와 제2 프로그래밍 디바이스 사이에 연결되고, 다이오드는 제4 퓨즈 소자와 직렬로 연결된다.
도 8은 일부 실시 예에 따른 메모리 회로를 제조하는 방법(800)의 흐름도이다.
추가 동작이 도 8에 도시된 방법(800) 이전, 동안 및/또는 이후에 수행될 수 있다는 것과 일부 다른 공정은 여기서 간략하게만 설명될 수 있다는 것이 이해된다. 일부 실시 예에서, 방법(800)의 동작 중 하나 이상이 수행되지 않는다. 방법(800)은 회로(100-500) 중 하나 이상 또는 레이아웃 디자인(600)의 피처를 이용하는 것으로 이해된다.
방법(800)은 일부 실시 예에 따라, 예를 들어 EDA 시스템(1000)(도 10, 이하에서 논의됨) 및 집적 회로(IC), 제조 시스템(1100)(도 11, 아래에서 논의됨)을 사용하여 구현 가능하다. 방법(800)과 관련하여, 레이아웃 다이어그램의 예는 본 명세서에 개시된 레이아웃 다이어그램(예를 들어, 레이아웃 다이어그램(600)) 등을 포함한다. 방법(800)에 따라 제조될 수 있는 IC 디바이스의 예는 도 1, 도 2, 도 3, 도 4 또는 도 5의 IC 디바이스(100, 200, 300, 400 또는 500)를 포함한다.
방법(800)의 동작(802)에서, 특히 여기에 개시된 바와 같이 하나 이상의 메모리 회로를 나타내는 패턴 등을 포함하는 레이아웃 다이어그램이 생성된다. 동작(802)에 의해 생성된 레이아웃 다이어그램에 대응하는 IC 디바이스의 예는 도 1-5의 메모리 회로(100, 200, 300, 400, 500)를 포함한다. 동작(802)은 도 9와 관련하여 아래에서 더 상세히 논의된다. 일부 실시 예에서, 동작(802)은 도 6의 레이아웃 다이어그램(600)을 생성하는 데 사용될 수 있다.
방법(800)의 동작(804)에서, 레이아웃 다이어그램에 기초하여, (A) 하나 이상의 포토리소그래피 노출이 이루어지거나, (B) 하나 이상의 반도체 마스크가 제조되거나,(C) IC 디바이스의 층에서 하나 이상의 부품이 제작된다. 도 11의 아래 논의를 참조하라.
도 9는 일부 실시 예에 따른 레이아웃 다이어그램을 생성하는 방법의 흐름도이다. 추가 동작이 도 9에 도시된 방법(900) 이전, 동안 및/또는 이후에 수행될 수 있고 일부 다른 공정은 여기에서 간략하게만 설명될 수 있다는 것이 이해된다. 일부 실시 예에서, 방법(900)의 동작 중 하나 이상이 수행되지 않는다. 방법(900)은 회로(100-500) 중 하나 이상 또는 레이아웃 디자인(600)의 피처를 이용하는 것으로 이해된다. 일부 실시 예에서, 방법(900)은 도 8의 동작(802)의 실시 예이다.
방법(900)의 동작(902)에서, 복수의 프로그래밍 디바이스 패턴이 생성되고, 복수의 프로그래밍 디바이스 패턴의 각각의 프로그래밍 디바이스 패턴은 제어 단자 패턴 및 2 개의 연결 단부 패턴을 갖는다. 일부 실시 예에서, 복수의 프로그래밍 디바이스 패턴은 도 2-5의 프로그래밍 디바이스(P0-P7, PA, PB) 또는 레이아웃 다이어그램(600)에서의 MOS1 영역 또는 MOS2 영역에 대응하는 프로그래밍 디바이스 패턴을 포함한다.
방법(900)의 동작(904)에서, 복수의 퓨즈 소자 패턴을 갖는 퓨즈 소자 층 패턴이 생성되며, 여기서 복수의 프로그래밍 디바이스 패턴 각각의 2 개의 연결 단부 패턴 중 하나는 적어도 2 개의 퓨즈 소자 패턴에 연결된다. 일부 실시 예에서, 퓨즈 소자 층 패턴은 도 3 및 도 5의 금속 층(M2)의 퓨즈 소자 층 또는 도 6의 fuse1, fuse2, fuse3 또는 fuse4에 대응하는 레이아웃 다이어그램의 패턴을 포함한다. 일부 실시 예에서, 퓨즈 소자 패턴은 도 2-5에서 퓨즈 소자(R0-R7, RA-RD)의 패턴을 포함한다.
방법(900)의 동작(906)에서, 복수의 다이오드 패턴이 생성된다. 일부 실시 예에서, 복수의 다이오드 패턴은 비아 패턴이다. 복수의 다이오드 패턴은 퓨즈 소자 패턴에 연결되고, 복수의 다이오드 패턴 중 상이한 다이오드 패턴은 복수의 퓨즈 소자 패턴 중 상이한 퓨즈 소자 패턴에 연결된다. 일부 실시 예에서, 다이오드 패턴은 도 2-5의 다이오드(D0-D7, DA-DD)에 대응하는 레이아웃 다이어그램의 패턴을 포함한다. 일부 실시 예에서, 다이오드 패턴은 영역(704 또는 706)을 포함한다.
도 10은 일부 실시 예에 따른 전자 설계 자동화(EDA) 시스템(1000)의 블록도이다. 일부 실시 예에서, EDA 시스템(1000)은 도 6, 7 및 9와 관련하여 전술한 바와 같이 레이아웃 다이어그램을 생성하도록 구성된다. 일부 실시 예에서, EDA 시스템(1000)은 일부 실시 예에 따라 IC 레이아웃 다이어그램을 디자인하고 IC 회로를 제조하도록 구성된다.
일부 실시 예에서, EDA 시스템(1000)은 APR 시스템을 포함한다. 레이아웃 다이어그램을 디자인하는 본 명세서에 설명된 방법은 하나 이상의 실시 예에 따른 와이어 라우팅 배열을 나타내며, 예를 들어 일부 실시 예에 따라 EDA 시스템(1000)을 사용하여 구현 가능하다.
일부 실시 예에서, EDA 시스템(1000)은 적어도 하나의 하드웨어 프로세서(1002) 및 비일시적 컴퓨터 판독 가능 저장 매체(1004)를 포함한다. 저장 매체(1004)는 특히 컴퓨터 프로그램 코드(1006), 즉, 컴퓨터 실행 가능 명령어들의 집합으로 인코딩된다. 즉, 저장한다. 하드웨어 프로세서(1002)에 의한 명령어들(1006)의 실행은 하나 이상의 실시 예에 따라 본 명세서에 설명된 방법(이하, 언급된(noted) 공정 및/또는 방법)의 일부 또는 전부를 구현하는 EDA 툴을 (적어도 부분적으로) 나타낸다. 무엇보다도 저장 매체(1004)는 레이아웃 다이어그램(들)(1009)을 포함한다.
프로세서(1002)는 버스(1008)를 통해 컴퓨터 판독 가능 저장 매체(1004)에 전기적으로 연결된다. 프로세서(1002)는 또한 버스(1008)에 의해 I/O 인터페이스(1010)에 전기적으로 연결된다. 네트워크 인터페이스(1012)는 또한 버스를 통해 프로세서(1002)에 전기적으로 연결된다. 네트워크 인터페이스(1012)는 네트워크(1014)에 연결되어 프로세서(1002)와 컴퓨터 판독 가능 저장 매체(1004)는 네트워크(1014)를 통해 외부 소자에 연결할 수 있다. 프로세서(1002)는 시스템(1000)이 언급된 공정 및/또는 방법의 일부 또는 전부를 수행하도록 사용 가능하게 하기 위해 컴퓨터 판독 가능 저장 매체(1004)에 인코딩된 컴퓨터 프로그램 코드(1006)("명령어들"로 표시됨)를 실행하도록 구성된다. 하나 이상의 실시 예에서, 프로세서(1002)는 중앙 처리 장치(CPU), 다중 프로세서, 분산 처리 시스템, 주문형 집적 회로(ASIC) 및/또는 적절한 처리 유닛이다.
하나 이상의 실시 예에서, 컴퓨터 판독 가능 저장 매체(1004)는 전자, 자기, 광학, 전자기, 적외선 및/또는 반도체 시스템(또는 장치 또는 디바이스)이다. 예를 들어, 컴퓨터 판독 가능 저장 매체(1004)는 반도체 또는 솔리드 스테이트 메모리, 자기 테이프, 이동식 컴퓨터 디스켓, RAM(Random Access Memory), ROM(Read-Only Memory), 강성 자기 디스크 및/또는 광 디스크를 포함한다. 광 디스크를 사용하는 하나 이상의 실시 예에서, 컴퓨터 판독 가능 저장 매체(1004)는 CD-ROM(compact disk-read only memory), CD-R/W(compact disk-read/write) 및/또는 DVD(digital video disc)를 포함한다.
하나 이상의 실시 예에서, 저장 매체(1004)는 EDA 시스템(1000)(그런 실행이 (적어도 부분적으로) EDA 툴을 나타냄)이 언급된 공정 및/또는 방법의 일부 또는 전부를 수행하도록 사용할 수 있게 하도록 구성된 컴퓨터 프로그램 코드(1006)를 저장한다. 하나 이상의 실시 예에서, 저장 매체(1004)는 또한 언급된 공정 및/또는 방법의 일부 또는 전부를 수행하는 것을 용이하게 하는 정보를 저장한다. 하나 이상의 실시 예에서, 저장 매체(1004)는 레이아웃 다이어그램(예를 들어, 레이아웃 다이어그램(600)) 또는 여기에 개시된 이러한 표준 셀을 포함하는 표준 셀의 라이브러리(1007)를 저장한다.
EDA 시스템(1000)은 I/O 인터페이스(1010)를 포함한다. I/O 인터페이스(1010)는 외부 회로에 연결된다. 하나 이상의 실시 예에서, I/O 인터페이스(1010)는 정보 및 커맨드를 프로세서(1002)에 전달하기 위한 키보드, 키패드, 마우스, 트랙볼, 트랙 패드, 터치 스크린 및/또는 커서 방향 키를 포함한다.
EDA 시스템(1000)은 또한 프로세서(1002)에 연결된 네트워크 인터페이스(1012)를 포함한다. 네트워크 인터페이스(1012)는 EDA 시스템(1000)이 하나 이상의 다른 컴퓨터 시스템이 연결된 네트워크(1014)와 통신할 수 있게 한다. 네트워크 인터페이스(1012)는 BLUETOOTH, WIFI, WIMAX, GPRS 또는 WCDMA와 같은 무선 네트워크 인터페이스; 또는 ETHERNET, USB 또는 IEEE-1364와 같은 유선 네트워크 인터페이스를 포함한다. 하나 이상의 실시 예에서, 언급된 공정 및/또는 방법의 일부 또는 전부는 둘 이상의 시스템(1000)에서 구현된다.
EDA 시스템(1000)은 I/O 인터페이스(1010)를 통해 정보를 수신하도록 구성된다. I/O 인터페이스(1010)를 통해 수신된 정보는 명령어들, 데이터, 디자인 규칙, 레이아웃 다이어그램, 표준 셀의 라이브러리, 및/또는 프로세서(1002)에 의해 처리하기 위한 다른 파라미터들 중 하나 이상을 포함한다. 정보는 버스(1008)를 통해 프로세서(1002)로 전송(transfer)된다. EDA 시스템(1000)은 I/O 인터페이스(1010)를 통해 UI와 관련된 정보를 수신하도록 구성된다. 정보는 사용자 인터페이스(UI)(1042)로서 컴퓨터 판독 가능 매체(1004)에 저장된다.
일부 실시 예에서, 언급된 공정 및/또는 방법의 일부 또는 전부는 프로세서에 의한 실행을 위한 독립형 소프트웨어 애플리케이션으로서 구현된다. 일부 실시 예에서, 언급된 공정 및/또는 방법의 일부 또는 전부는 추가 소프트웨어 애플리케이션의 일부인 소프트웨어 애플리케이션으로서 구현된다. 일부 실시 예에서, 언급된 공정 및/또는 방법의 일부 또는 전부는 소프트웨어 애플리케이션에 대한 플러그인(plug-in)으로서 구현된다. 일부 실시 예에서, 언급된 공정 및/또는 방법 중 적어도 하나는 EDA 툴의 일부인 소프트웨어 애플리케이션으로서 구현된다. 일부 실시 예에서, 언급된 공정 및/또는 방법의 일부 또는 전부는 EDA 시스템(1000)에 의해 사용되는 소프트웨어 애플리케이션으로서 구현된다. 일부 실시 예에서, 표준 셀을 포함하는 레이아웃 다이어그램은 케이던스(CADENCE DESIGN SYSTEMS, Inc.)로부터 이용 가능한 VIRTUOSO®와 같은 툴 또는 다른 적절한 레이아웃 생성 툴을 사용하여 생성된다.
일부 실시 예에서, 공정은 비일시적 컴퓨터 판독 가능 기록 매체에 저장된 프로그램의 기능으로서 구현된다. 비일시적 컴퓨터 판독 가능 기록 매체의 예는 외장/착탈식 및/또는 내장/빌트인 스토리지 또는 메모리 유닛, 예를 들어 DVD와 같은 광 디스크, 하드 디스크와 같은 자기 디스크, ROM, RAM, 메모리 카드 등과 같은 반도체 메모리 중 하나 이상을 포함하지만, 이에 제한되지는 않는다.
도 11은 일부 실시 예에 따른 집적 회로(IC) 제조 시스템(1100) 및 이와 관련된 IC 제조 흐름의 블록도이다. 제조 시스템(1100)은 적어도 전술한 IC 디바이스(100, 200, 300, 400 또는 500)(도 1-5 참조)를 제조하도록 구성된다.
일부 실시 예에서, 레이아웃 다이어그램에 기초하여, 예를 들어,(A) 하나 이상의 반도체 마스크 또는(b) 반도체 집적 회로의 층 내의 적어도 하나의 부품 중 적어도 하나가 제조 시스템(1100)을 사용하여 제작된다.
도 11에서, IC 제조 시스템(1100)은 IC 디바이스(1160)의 제조와 관련된 디자인, 개발 및 제조 사이클 및/또는 서비스에서 서로 상호 작용하는 디자인 하우스(1120), 마스크 하우스(1130) 및 IC 제조업체/제작자("팹(fab)")(1150)와 같은 엔티티를 포함한다. 시스템(1100) 내의 엔티티는 통신 네트워크에 의해 연결된다. 일부 실시 예에서, 통신 네트워크는 단일 네트워크이다. 일부 실시 예에서, 통신 네트워크는 인트라넷 및 인터넷과 같은 다양한 상이한 네트워크이다. 통신 네트워크는 유선 및/또는 무선 통신 채널을 포함한다. 각각의 엔티티는 하나 이상의 다른 엔티티와 상호 작용하고 하나 이상의 다른 엔티티에 서비스를 제공하고/하거나 그로부터 서비스를 수신한다. 일부 실시 예에서, 디자인 하우스(1120), 마스크 하우스(1130), 및 IC 팹(1150) 중 둘 이상이 단일 대기업에 의해 소유된다. 일부 실시 예에서, 디자인 하우스(1120), 마스크 하우스(1130) 및 IC 팹(1150) 중 둘 이상이 공통 시설에 공존하고 공통 자원을 사용한다.
디자인 하우스(1120)는 IC 디자인 레이아웃 다이어그램(1122)을 생성한다. IC 디자인 레이아웃 다이어그램(1122)은 IC 디바이스(1160)를 위해 디자인된 다양한 기하학적 패턴을 포함한다. 기하학적 패턴은 제조될 IC 디바이스(1160)의 다양한 부품를 구성하는 금속, 산화물 또는 반도체 층의 패턴에 대응한다. 다양한 층이 결합하여 다양한 IC 피처를 형성한다. 예를 들어, IC 디자인 레이아웃 다이어그램(1122)의 일부는 (실리콘 웨이퍼와 같은) 반도체 기판 및 반도체 기판 상에 배치된 다양한 재료 층에 형성될 활성 영역, 게이트 전극, 소스 및 드레인, 층간 상호 연결의 금속 배선 또는 비아, 및 본딩 패드용 개구와 같은 다양한 IC 피처를 포함한다. 디자인 하우스(1120)는 IC 디자인 레이아웃 다이어그램(1122)을 형성하기 위해 적절한 디자인 절차를 구현한다. 디자인 절차는 논리 디자인, 물리적 디자인 또는 장소(place) 및 경로(route) 중 하나 이상을 포함한다. IC 디자인 레이아웃 다이어그램(1122)은 기하학적 패턴의 정보를 갖는 하나 이상의 데이터 파일로 제공된다. 예를 들어, IC 디자인 레이아웃 다이어그램(1122)은 GDSII 파일 포맷 또는 DFII 파일 포맷으로 표현될 수 있다.
마스크 하우스(1130)는 데이터 준비(1132) 및 마스크 제작(1144)을 포함한다. 마스크 하우스(1130)는 IC 디자인 레이아웃 다이어그램(1122)을 사용하여, IC 디자인 레이아웃 다이어그램(1122)에 따라 IC 디바이스(1160)의 다양한 층을 제작하는 데 사용될 하나 이상의 마스크(1145)를 제조한다. 마스크 하우스(1130)는 마스크 데이터 준비(1132)를 수행하며, 여기서 IC 디자인 레이아웃 다이어그램(1122)이 "RDF"(representative data file)로 변환된다. 마스크 데이터 준비(1132)는 마스크 제작(1144)에 RDF를 제공한다. 마스크 제작(1144)은 마스크 라이터(mask writer)를 포함한다. 마스크 라이터는 RDF를 마스크(레티클)(1145) 또는 반도체 웨이퍼(1153)와 같은 기판 상의 이미지로 변환한다. 디자인 레이아웃 다이어그램(1122)은 마스크 라이터의 특정 특성 및/또는 IC 팹(1150)의 요구 사항을 따르기 위해 마스크 데이터 준비(1132)에 의해 조작된다. 도 11에서, 마스크 데이터 준비(1132) 및 마스크 제작(1144)은 별개의 소자로서 예시된다. 일부 실시 예에서, 마스크 데이터 준비(1132) 및 마스크 제작(1144)은 집합적으로 마스크 데이터 준비라고 지칭될 수 있다.
일부 실시 예에서, 마스크 데이터 준비(1132)는 회절, 간섭, 기타 공정 효과 등으로부터 발생할 수 있는 것과 같은 이미지 오류를 보상하기 위해 리소그래피 향상 기술을 사용하는 광학 근접 보정(optical proximity correction, OPC)을 포함한다. OPC는 IC 디자인 레이아웃 다이어그램(1122)을 조정한다. 일부 실시 예에서, 마스크 데이터 준비(1132)는 축외 조명, 서브-해상도 지원 피처, 위상 시프팅 마스크, 기타 적절한 기법 등, 또는 이들의 조합과 같은 추가적인 해상도 향상 기술(resolution enhancement technique, RET)을 포함한다. 일부 실시 예에서, 역 리소그래피 기술(inverse lithography technology, ILT)이 또한 사용되며, 이는 OPC를 역 이미징 문제로서 취급한다.
일부 실시 예에서, 마스크 데이터 준비(1132)는 반도체 제조 공정 등의 변동성을 고려하여 충분한 마진을 확보하기 위하여, 특정 기하학적 및/또는 연결 제한을 포함하는 마스크 생성 규칙 세트로 OPC에서 공정을 거친 IC 디자인 레이아웃 다이어그램(1122)을 검사하는 MRC(mask rule checker)를 포함한다. 일부 실시 예에서, MRC는 마스크 제작(1144) 동안 제한을 보상하기 위해 IC 디자인 레이아웃 다이어그램(1122)을 수정하고, 이는 마스크 생성 규칙을 충족하기 위해 OPC에 의해 수행된 수정의 일부를 취소(undo)할 수 있다.
일부 실시 예에서, 마스크 데이터 준비(1132)는 IC 디바이스(1160)를 제작하기 위해 IC 팹(1150)에 의해 구현될 처리를 시뮬레이션하는 LPC(lithography process checking)를 포함한다. LPC는 IC 디자인 레이아웃 다이어그램(1122)에 기초하여 이 처리를 시뮬레이션하여, IC 디바이스(1160)와 같은 시뮬레이션된 제조 디바이스를 생성한다. LPC 시뮬레이션의 처리 파라미터는 IC 제조 주기의 다양한 공정과 관련된 파라미터, IC를 제조하는 데 사용되는 툴와 관련된 파라미터, 및/또는 제조 공정의 다른 측면을 포함할 수 있다. LPC는 에어리얼 이미지 콘트라스트, 초점 심도(depth of focus, DOF), 마스크 오류 향상 계수(mask error enhancement factor, MEEF), 기타 적절한 요인 등 또는 이들의 조합과 같은 다양한 요인을 고려한다. 일부 실시 예에서, 시뮬레이션된 제조 디바이스가 LPC에 의해 생성된 후, 시뮬레이션된 디바이스가 디자인 규칙을 만족시키기에 형상이 충분히 가깝지 않으면, OPC 및/또는 MRC가 반복되어 IC 디자인 레이아웃 다이어그램(1122)을 더 정제(refine)한다.
마스크 데이터 준비(1132)의 상기 설명은 명확성의 목적을 위해 단순화되었음을 이해해야 한다. 일부 실시 예에서, 데이터 준비(1132)는 제조 규칙에 따라 IC 디자인 레이아웃 다이어그램(1122)을 수정하기 위한 논리 연산(logic operation, LOP)과 같은 추가 특징을 포함한다. 추가적으로, 데이터 준비(1132) 동안 IC 디자인 레이아웃 다이어그램(1122)에 적용된 공정은 다양한 상이한 순서로 실행될 수 있다.
마스크 데이터 준비(1132) 후 및 마스크 제작(1144) 동안, 마스크(1145) 또는 마스크 그룹(1145)이 수정된 IC 디자인 레이아웃 다이어그램(1122)에 기초하여 제작된다. 일부 실시 예에서, 마스크 제작(1144)은 IC 디자인 레이아웃 다이어그램(1122)에 기초하여 하나 이상의 리소그래피 노출을 수행하는 것을 포함한다. 일부 실시 예에서, 수정된 IC 디자인 레이아웃 다이어그램(1122)에 기초하여 마스크(포토마스크 또는 레티클)(1145) 상에 패턴을 형성하기 위해 전자 빔(e- 빔) 또는 다중 e-빔의 메커니즘이 사용된다. 마스크(1145)는 다양한 기술로 형성될 수 있다. 일부 실시 예에서, 마스크(1145)는 이진(binary) 기술을 사용하여 형성된다. 일부 실시 예에서, 마스크 패턴은 불투명 영역 및 투명 영역을 포함한다. 웨이퍼 상에 코팅된 이미지 민감성 물질 층(예를 들어, 포토레지스트)을 노출하는 데 사용되는 자외선(ultraviolet, UV) 빔과 같은 방사선 빔은 불투명 영역에 의해 차단되고 투명 영역을 통해 투과된다. 일 예에서, 마스크(1145)의 이진 마스크 버전은 투명 기판(예를 들어, 융합 석영) 및 이진 마스크의 불투명 영역에 코팅된 불투명 재료(예를 들어, 크롬)를 포함한다. 다른 예에서, 마스크(1145)는 위상 시프트 기술을 사용하여 형성된다. 마스크(1145)의 위상 시프트 마스크(phase shift mask, PSM) 버전에서, 위상 시프트 마스크 상에 형성된 패턴의 다양한 특징은 해상도 및 이미징 품질을 향상시키기 위해 적절한 위상차를 갖도록 구성된다. 다양한 예에서, 위상 시프트 마스크는 감쇠된 PSM 또는 교번하는 PSM일 수 있다. 마스크 제작(1144)에 의해 생성된 마스크(들)는 다양한 공정에서 사용된다. 예를 들어, 이러한 마스크(들)는 반도체 웨이퍼(1153)에 다양한 도핑 영역을 형성하기 위한 이온 주입 공정, 반도체 웨이퍼(1153)에 다양한 에칭 영역을 형성하기 위한 에칭 공정, 및/또는 다른 적절한 공정에 사용된다.
IC 팹(1150)은 다양한 상이한 IC 제품의 제조를 위한 하나 이상의 제조 설비를 포함하는 IC 제조 엔티티이다. 일부 실시 예에서, IC 팹(1150)은 반도체 파운드리이다. 예를 들어, 복수의 IC 제품의 프런트 엔드 제작을 위한 제조 설비가 있을 수 있는 반면(FEOL(front-end-of-line) 제작), 제2 제조 설비는 IC 제품의 상호 연결 및 패키징을 위한 백 엔드 제작을 제공할 수 있고(BEOL(back-end-of-line) 제작), 제3 제조 설비는 파운드리 엔티티에 다른 서비스를 제공할 수 있다.
IC 팹(1150)은 IC 디바이스(1160)가 마스크(들), 예를 들어 마스크(1145)에 따라 제작되도록 반도체 웨이퍼(1153) 상에서 다양한 제조 동작을 실행하도록 구성된 웨이퍼 제작 툴(1152)(이하 "제작 툴(1152)")을 포함한다. 다양한 실시 예에서, 제작 툴(1152)은 웨이퍼 스테퍼, 이온 주입기, 포토레지스트 코팅기, 공정 챔버, 예를 들어 CVD 챔버 또는 LPCVD 퍼니스, CMP 시스템, 플라즈마 에칭 시스템, 웨이퍼 세정 시스템 또는 본 명세서에서 논의된 바와 같이 하나 이상의 적합한 제조 공정을 수행할 수 있는 다른 제조 장비 중 하나 이상을 포함한다.
IC 팹(1150)은 IC 디바이스(1160)를 제조하기 위해 마스크 하우스(1130)에 의해 제조된 마스크(들)(1145)를 사용한다. 따라서, IC 팹(1150)은 적어도 간접적으로 IC 디자인 레이아웃 다이어그램(1122)을 사용하여 IC 디바이스(1160)를 제작한다. 일부 실시 예에서, 반도체 웨이퍼(1153)는 IC 디바이스(1160)를 형성하기 위해 마스크(들)(1145)를 사용하여 IC 팹(1150)에 의해 제작된다. 일부 실시 예에서, IC 제작은 IC 디자인 레이아웃 다이어그램(1122)에 적어도 간접적으로 기초하여 하나 이상의 리소그래피 노출을 수행하는 것을 포함한다. 반도체 웨이퍼(1153)는 실리콘 기판 또는 그 위에 형성된 재료 층을 갖는 다른 적절한 기판을 포함한다. 반도체 웨이퍼(1153)는 (후속 제조 단계에서 형성되는) 다양한 도핑 영역, 유전체 피처, 다중 레벨 상호연결 등 중 하나 이상을 더 포함한다.
집적 회로(IC) 제조 시스템(예를 들어, 도 11의 시스템(1100)) 및 이와 관련된 IC 제조 흐름에 관한 세부 사항은 예를 들어 2016년 2월 9일에 허여(grant)된 미국 특허 번호 제9,256,709호, 2015년 10월 1일에 공개된 미국 출원 공개 번호 제20150278429호, 2014년 2월 6일 공개된 미국 출원 공개 번호 제20140040838호 및 2007년 8월 21일에 허여된 미국 특허 번호 제7,260,442호에서 발견되며, 이에 의해 이들 각각의 전체가 참조로 포함된다.
도 12는 일부 실시 예에 따른 메모리 회로의 하나 이상의 부품을 제작하는 방법(1200)의 흐름도이다. 추가 동작은 도 12에 도시된 방법(1200) 이전, 동안 및/또는 이후에 수행될 수 있고 일부 다른 공정은 여기에서 간략하게만 설명될 수 있음이 이해된다. 일부 실시 예에서, 방법(1200)의 동작 중 하나 이상이 수행되지 않는다. 방법(1200)은 회로(100-500) 중 하나 이상 또는 레이아웃 디자인(600)의 피처를 이용하는 것으로 이해된다.
일부 실시 예에서, 방법(1200)은 적어도 도 1-5의 메모리 회로(100-500) 또는 적어도 도 6의 레이아웃 다이어그램(600)과 유사한 피처를 갖는 집적 회로를 제조(manufacture)하거나 제작(fabricate)하는데 사용 가능하다.
일부 실시 예에서, 방법(1200)은 도 8의 동작(804)의 실시 예이다. 일부 실시 예에서, 방법(1200)의 하나 이상의 동작은 도 11에서 전술한 IC 제조 시스템(1100)에 의해 구현된다.
방법(1200)의 동작(1202)에서, 제1 프로그래밍 디바이스가 제작되고, 여기서 제1 프로그래밍 디바이스는 제1 제어 단자 및 제1 연결 단부를 갖는다. 일부 실시 예에서, 동작(1202)은 복수의 프로그래밍 디바이스가 제작되도록 반복되고 각각의 프로그래밍 디바이스가 제어 단자 및 연결 단부를 포함한다. 예를 들어, 일부 실시 예에서, 도 3 및 도 5와 관련하여 프로그래밍 디바이스(PD0-PD3)가 제작된다. 일부 실시 예에서, 각각의 프로그래밍 디바이스의 제어 단자는 게이트 단자(예를 들어, 도 2 및 도 4의 게이트(GP0-GP3))이고, 각각의 프로그래밍 디바이스의 연결 단부는 드레인(예를 들어, 도 2 및 도 4의 드레인(DP0-DP3))이다.
일부 실시 예에서, 각각의 프로그래밍 디바이스의 경우, 동작(1202)은 기판에 드레인 영역 및 소스 영역을 형성하는 단계, 및 드레인 영역과 소스 영역 사이에 게이트를 형성하는 단계를 더 포함한다. 일부 실시 예에서, 방법(1200)의 드레인 영역은 드레인(DPA 및 DPB)을 포함한다. 일부 실시 예에서, 방법(1200)의 소스 영역은 소스(SPA 및 SPB)를 포함한다. 일부 실시 예에서, 방법(1200)의 게이트 영역은 게이트(GDA 및 GDB)를 포함한다. 일부 실시 예에서, 게이트 영역은 드레인 영역과 소스 영역 사이에 있다. 일부 실시 예에서, 게이트 영역은 적어도 웰 또는 기판 위에 있다.
일부 실시 예에서, 기판에서 소스/드레인 피처의 형성은 각각의 스페이서의 에지에 리세스를 형성하기 위해 기판의 일부를 제거하고, 이어서 기판의 리세스를 충전함으로써 충전 공정을 수행하는 것을 포함한다. 일부 실시 예에서, 리세스는 패드 산화물 층 또는 희생 산화물 층의 제거 후에, 예를 들어 습식 에칭 또는 건식 에칭으로 에칭된다. 일부 실시 예에서, 에칭 공정은 격리 영역에 인접한 활성 영역의 상부 표면 부분을 제거하기 위해 수행된다. 일부 실시 예에서, 충전 공정은 에피택시 또는 에피택셜(epi) 공정에 의해 수행된다. 일부 실시 예에서, 리세스는 성장 공정의 성장 속도가 에칭 공정의 에칭 속도보다 큰 에칭 공정과 동시에 발생하는 성장 공정을 사용하여 충전된다. 일부 실시 예에서, 리세스는 성장 공정 및 에칭 공정의 조합을 사용하여 충전된다. 예를 들어, 재료 층이 리세스에서 성장된 다음, 성장된 재료는 재료의 일부를 제거하기 위해 에칭 공정을 거치게 된다. 그 다음, 리세스 내의 재료의 원하는 두께가 달성될 때까지 에칭된 재료에 후속 성장 공정이 수행된다. 일부 실시 예에서, 성장 공정은 재료의 상부 표면이 기판의 상부 표면 위에 있을 때까지 계속된다. 일부 실시 예에서, 성장 공정은 재료의 상부 표면이 기판의 상부 표면과 동일 평면이 될 때까지 계속된다. 일부 실시 예에서, 웰의 일부는 등방성 또는 이방성 에칭 공정에 의해 제거된다. 에칭 공정은 게이트 구조(GDA 또는 GDB) 및 스페이서를 에칭하지 않고 웰을 선택적으로 에칭한다. 일부 실시 예에서, 에칭 공정은 반응성 이온 에칭(reactive ion etch, RIE), 습식 에칭, 또는 다른 적절한 기술을 사용하여 수행된다. 일부 실시 예에서, 반도체 재료는 소스/드레인 피처를 형성하기 위해 리세스에 성막된다. 일부 실시 예에서, 반도체 재료를 리세스에 성막하기 위해 에피(epi) 공정이 수행된다. 일부 실시 예에서, 에피 공정은 선택적 에피택시 성장(selective epitaxy growth, SEG) 공정, CVD 공정, 분자 빔 에피택시(molecular beam epitaxy, MBE), 다른 적절한 공정, 및/또는 이들의 조합을 포함한다. 에피 공정은 기판의 조성과 상호 작용하는 기체 및/또는 액체 전구체를 사용한다. 일부 실시 예에서, 소스/드레인 피처는 에피택셜 성장된 실리콘(epi Si), 실리콘 카바이드 또는 실리콘 저마늄을 포함한다. 게이트 구조와 관련된 IC 디바이스의 소스/드레인 피처는 일부 경우에 에피 공정 동안 인-시츄 도핑되거나 도핑되지 않는다. 에피 공정 중에 소스/드레인 피처가 도핑되지 않을 때 일부 경우에 후속 공정 중에 소스/드레인 피처가 도핑된다. 후속 도핑 공정은 이온 주입, 플라즈마 침지 이온 주입, 가스 및/또는 고체 소스 확산, 다른 적절한 공정 및/또는 이들의 조합에 의해 달성된다. 일부 실시 예에서, 소스/드레인 피처는 소스/드레인 피처를 형성한 후 및/또는 후속 도핑 공정 후에 어닐링 공정에 추가로 노출된다.
일부 실시 예에서, 적어도 게이트 영역을 제작하는 것은 하나 이상의 유전체 재료 층을 형성하기 위해 하나 이상의 성막 공정을 수행하는 것을 포함한다. 일부 실시 예에서, 성막 공정은 CVD(chemical vapor deposition), PECVD(plasma enhanced CVD), ALD(atomic layer deposition), 또는 하나 이상의 재료 층을 성막하기에 적합한 다른 공정을 포함한다. 일부 실시 예에서, 게이트 영역을 제작하는 것은 하나 이상의 전도성 재료 층을 형성하기 위해 하나 이상의 성막 공정을 수행하는 것을 포함한다. 일부 실시 예에서, 게이트 영역을 제작하는 것은 게이트 전극 또는 더미 게이트 전극을 형성하는 것을 포함한다. 일부 실시 예에서, 게이트 영역을 제작하는 것은 적어도 하나의 유전체 층, 예를 들어 게이트 유전체를 성막하거나 성장시키는 것을 포함한다. 일부 실시 예에서, 게이트 영역은 도핑되거나 도핑되지 않은 다결정 실리콘(또는 폴리실리콘)을 사용하여 형성된다. 일부 실시 예에서, 게이트 영역은 Al, Cu, W, Ti, Ta, TiN, TaN, NiSi, CoSi, 다른 적절한 전도성 재료 또는 이들의 조합과 같은 금속을 포함한다.
방법(1200)의 동작(1204)에서, 제1 회로 분기가 제작되고, 여기서 제1 회로 분기는 제1 퓨즈 소자 및 비아를 포함하는 제1 다이오드를 포함한다. 일부 실시 예에서, 제1 회로 분기는 제1 프로그래밍 디바이스의 제1 연결 단부에 연결된다. 일부 실시 예에서, 제1 퓨즈 소자 및 제1 다이오드는 직렬로 연결된다.
예를 들어, 일부 실시 예에서, 도 3 및 도 5와 관련하여 제1 회로 분기는 임의의 회로 분기(CBA-CBD)를 포함하고, 제1 퓨즈 소자는 임의의 퓨즈 소자(RA-RD)를 포함하고, 제1 다이오드는 임의의 다이오드(DA-DD)를 포함한다. 예를 들어, 일부 실시 예에서, 도 2 및 도 4와 관련하여 제1 회로 분기는 임의의 회로 분기(CB0-CB7)를 포함하고, 제1 퓨즈 소자는 임의의 퓨즈 소자(R0-R7)를 포함하고, 제1 다이오드는 임의의 다이오드(D0-D7)를 포함한다.
일부 실시 예에서, 동작(1204)은 VG 또는 VD 층에 하나 이상의 비아를 형성하는 단계, M0 금속 층에 도체를 성막하는 단계, VIA0 층에 하나 이상의 비아를 형성하는 단계, M1 금속 층에 도체를 성막하는 단계, VIA1 층에 하나 이상의 비아를 형성하는 단계, M2 금속 층에 도체를 성막하는 단계, VIA2 층에 하나 이상의 비아를 형성하는 단계, M3 금속 층에 도체를 성막하는 단계를 적어도 더 포함한다.
일부 실시 예에서, 방법(1200)의 VG 또는 VD 층의 비아는 적어도 비아(GLA, GLB, 211A 또는 211B)를 포함한다. 일부 실시 예에서, 방법(1200)의 M0 금속 층 내의 도체는 적어도 워드 라인(WL0 또는 WL1) 또는 도체(212A 또는 212B)를 포함한다. 일부 실시 예에서, 방법(1200)의 VIA0 층의 비아는 적어도 비아(214A 또는 214B)를 포함한다. 일부 실시 예에서, 방법(1200)의 M1 금속 층 내의 도체는 적어도 도체(215A 또는 215B)를 포함한다. 일부 실시 예에서, 방법(1200)의 M2 금속 층 내의 도체는 적어도 퓨즈 소자(RA-RD)를 포함한다. 일부 실시 예에서, 방법(1200)의 M3 금속 층 내의 도체는 적어도 도체(예를 들어, 비트 라인(BL))(219 또는 220)를 포함한다.
일부 실시 예에서, VIA2 층에 하나 이상의 비아를 형성하는 것은 도 3에서 하나 이상의 다이오드(DA, DB, DC 또는 DD)를 형성하는 것을 포함한다. 일부 실시 예에서, 방법(1200)의 VIA2 층의 비아는 도 3에서의 다이오드(DA, DB, DC 또는 DD) 또는 도 5에서의 비아(221A, 221B, 221C 또는 221D)를 적어도 포함한다.
일부 실시 예에서, VIA1 층에 하나 이상의 비아를 형성하는 것은 도 5에서 하나 이상의 다이오드(DA, DB, DC 또는 DD)를 형성하는 것을 포함한다. 일부 실시 예에서, 방법(1200)의 VIA1 층의 비아는 적어도 도 3에서의 비아(210A, 210B, 210C 또는 210D) 또는 적어도 도 5에서의 다이오드(DA, DB, DC 또는 DD)를 포함한다.
일부 실시 예에서, 동작(1204) 또는 동작(1206)의 하나 이상의 동작(후술됨)은 기판 위의 절연 층(도시되지 않음)에 개구를 형성하기 위해 포토리소그래피 및 재료 제거 공정의 조합을 사용하는 것을 포함한다. 일부 실시 예에서, 포토리소그래피 공정은 포지티브 포토레지스트 또는 네거티브 포토레지스트와 같은 포토레지스트를 패터닝하는 것을 포함한다. 일부 실시 예에서, 포토리소그래피 공정은 하드 마스크, 반사 방지 구조 또는 다른 적절한 포토리소그래피 구조를 형성하는 것을 포함한다. 일부 실시 예에서, 재료 제거 공정은 습식 에칭 공정, 건식 에칭 공정, RIE 공정, 레이저 드릴링 또는 다른 적절한 에칭 공정을 포함한다. 그런 다음 개구는 전도성 재료, 예를 들어 구리, 알루미늄, 티타늄, 니켈, 텅스텐 또는 기타 적합한 전도성 재료로 충전된다. 일부 실시 예에서, 개구는 CVD, PVD, 스퍼터링, ALD 또는 다른 적절한 형성 공정을 사용하여 충전된다.
방법(1200)의 동작(1206)에서, 제2 회로 분기가 제작되며, 여기서 제2 회로 분기는 제2 퓨즈 소자 및 비아를 포함하는 제2 다이오드를 포함한다. 일부 실시 예에서, 제2 회로 분기는 제1 프로그래밍 디바이스의 제1 연결 단부에 연결된다. 일부 실시 예에서, 제2 퓨즈 소자 및 제2 다이오드는 직렬로 연결된다. 일부 실시 예에서, 제1 퓨즈 소자 및 제2 퓨즈 소자는 제1 다이오드 및 제2 다이오드의 위 또는 아래에 있는 제1 금속 층에 있다.
예를 들어, 일부 실시 예에서, 도 3 및 도 5와 관련하여 제2 회로 분기는 임의의 회로 분기(CBA-CBD)를 포함하고, 제2 퓨즈 소자는 임의의 퓨즈 소자(RA-RD)를 포함하고, 제2 다이오드는 임의의 다이오드(DA-DD)를 포함한다. 예를 들어, 일부 실시 예에서, 도 2 및 도 4와 관련하여 제2 회로 분기는 임의의 회로 분기(CB0-CB7)를 포함하고, 제2 퓨즈 소자는 임의의 퓨즈 소자(R0-R7)를 포함하고, 제2 다이오드는 임의의 다이오드(D0-D7)를 포함한다. 일부 실시 예에서, 각각 퓨즈 소자 및 다이오드를 갖는 추가 회로 분기는 제1 프로그래밍 디바이스의 제1 연결 단부에 연결된다.
일부 실시 예에서, 방법(1200)의 적어도 하나 이상의 동작이 도 11의 시스템(1100)에 의해 수행된다. 일부 실시 예에서, 위에서 논의된 방법(1200)과 같은 적어도 하나의 방법(들)은 시스템(1100)을 포함하는 적어도 하나의 제조 시스템에 의해 전체적으로 또는 부분적으로 수행된다.
방법(1200)의 동작 중 하나 이상은 IC 디바이스(1160)를 제작하기 위해 IC 팹(1140)(도 11)에 의해 수행된다. 일부 실시 예에서, 방법(1200)의 동작 중 하나 이상은 웨이퍼(1142)를 제작하기 위해 제작 툴(1152)에 의해 수행된다.
설명된 방법은 예시적인 동작을 포함하지만, 반드시 도시된 순서로 수행될 필요는 없다. 본 개시의 실시 예들의 사상 및 범위에 따라, 동작들이 적절하게 추가, 대체, 순서 변경 및/또는 제거될 수 있다. 상이한 피처 및/또는 상이한 실시 예를 결합하는 실시 예는 본 개시의 범위 내에 있고 본 개시를 검토한 후 당업자에게 명백할 것이다.
더욱이, 도 1-7에 도시된 다양한 PMOS 또는 NMOS 트랜지스터는 설명 목적을 위하여 특정 도펀트 타입(예를 들어, n 형 또는 p 형)이다. 본 개시의 실시 예는 특정 트랜지스터 타입에 제한되지 않고, 도 1-7에 도시된 PMOS 또는 NMOS 트랜지스터 중 하나 이상은 상이한 트랜지스터/도펀트 타입의 대응 트랜지스터로 대체될 수 있다. 유사하게, 위의 설명에서 사용된 다양한 신호의 낮은 또는 높은 논리 값은 또한 설명을 위한 것이다. 본 개시의 실시 예들은 신호가 활성화 및/또는 비활성화될 때 특정 논리 값으로 제한되지 않는다. 상이한 논리 값을 선택하는 것은 다양한 실시 예의 범위 내에 있다. 도 1-7에서 상이한 수의 트랜지스터를 선택하는 것은 다양한 실시 예의 범위 내에 있다.
개시된 실시 예 중 하나 이상이 상기 설명된 이점 중 하나 이상을 충족시킨다는 것을 당업자는 쉽게 알 수 있을 것이다. 전술한 명세서를 읽은 후, 당업자는 본 명세서에 광범위하게 개시된 바와 같이 다양한 변경, 균등물의 대체 및 다양한 다른 실시 예에 영향을 미칠 수 있을 것이다. 따라서, 여기에 부여된 보호는 첨부된 청구범위 및 그 균등물에 포함된 정의에 의해서만 제한되는 것으로 의도된다.
본 설명의 한 측면은 제1 프로그래밍 디바이스, 제1 회로 분기 및 제2 회로 분기를 포함하는 메모리 회로에 관한 것이다. 제1 프로그래밍 디바이스는 제1 워드 라인에 결합된 제1 제어 단자 및 제1 연결 단부를 포함한다. 제1 회로 분기는 제1 다이오드, 및 제1 다이오드에 결합된 제1 퓨즈 소자를 포함한다. 제2 회로 분기는 제2 다이오드, 및 제2 다이오드에 결합된 제2 퓨즈 소자를 포함한다. 제1 회로 분기 및 제2 회로 분기는 제1 프로그래밍 디바이스의 제1 연결 단부에 결합된다.
본 설명의 또 다른 측면은 메모리 회로에 관한 것이다. 일부 실시 예에서, 메모리 회로는 복수의 프로그래밍 디바이스, 제1 금속 층의 복수의 퓨즈 소자, 복수의 퓨즈 소자에 결합된 복수의 다이오드, 및 제1 방향으로 연장되는 복수의 워드 라인을 포함한다. 일부 실시 예에서, 복수의 프로그래밍 디바이스의 각각의 프로그래밍 디바이스는 제1 게이트 단자, 제2 단자 및 제3 단자를 포함한다. 일부 실시 예에서, 복수의 프로그래밍 디바이스 각각의 제2 단자는 복수의 퓨즈 소자 중 적어도 2 개의 퓨즈 소자에 결합된다. 일부 실시 예에서, 복수의 다이오드의 각각의 다이오드는 복수의 비아 중 대응하는 비아를 포함한다. 일부 실시 예에서, 복수의 워드 라인의 각각의 워드 라인은 복수의 프로그래밍 디바이스 중 적어도 2 개의 프로그래밍 디바이스에 결합된다.
본 설명의 또 다른 측면은 메모리 회로를 작동시키는 방법에 관한 것이다. 일부 실시 예에서, 방법은 제1 프로그래밍 디바이스를 턴온시키고 제1 선택 디바이스를 턴온시켜서 제1 전류가 제1 퓨즈 소자를 통해 흐르도록 하는 단계를 포함하며, 여기서 제1 퓨즈 소자는 제1 선택 디바이스와 제1 프로그래밍 디바이스 사이에 결합된다. 일부 실시 예에서, 방법은 제2 프로그래밍 디바이스를 턴오프시키고 제2 선택 디바이스를 턴오프시키는 단계, 및 제1 전류가 제2 선택 디바이스와 제1 프로그래밍 디바이스 사이에 결합된 제2 퓨즈 소자를 통해 흐르는 것을 차단하는 단계를 더 포함한다. 일부 실시 예에서, 제1 전류가 제2 선택 디바이스와 제1 프로그래밍 디바이스 사이에 결합된 제2 퓨즈 소자를 통해 흐르는 것을 차단하는 단계는 제1 전류가 다이오드로 제3 퓨즈 소자 및 제4 퓨즈 소자를 통해 흐르는 것을 차단하는 단계를 포함하고, 여기서 제3 퓨즈 소자는 제1 선택 디바이스와 제2 프로그래밍 디바이스 사이에 결합되고, 제4 퓨즈 소자는 제2 선택 디바이스와 제2 프로그래밍 디바이스 사이에 결합되고, 여기서 다이오드는 제4 퓨즈 소자와 직렬로 결합된다.
전술한 내용은 당업자가 본 개시의 양태를 더 잘 이해할 수 있도록 여러 실시 예의 특징을 개략적으로 설명한다. 당업자는 동일한 목적을 수행하고/하거나 여기에 소개된 실시 예의 동일한 이점을 달성하기 위한 다른 공정 및 구조를 디자인 또는 수정하기 위한 기초로서 본 개시 내용을 쉽게 사용할 수 있음을 인식해야 한다. 당업자는 또한 그러한 균등한 구성이 본 개시의 사상 및 범위를 벗어나지 않으며, 본 개시의 사상 및 범위를 벗어나지 않고 본 명세서에서 다양한 변경, 대체 및 교체를 할 수 있음을 인식해야 한다.
[실시예 1]
메모리 회로에 있어서,
제1 워드 라인에 결합된 제1 제어 단자, 및 제1 연결 단부를 포함하는 제1 프로그래밍 디바이스;
제1 회로 분기; 및
제2 회로 분기
를 포함하고,
상기 제1 회로 분기는,
제1 다이오드; 및
상기 제1 다이오드에 결합된 제1 퓨즈 소자
를 포함하고,
상기 제2 회로 분기는,
제2 다이오드; 및
상기 제2 다이오드에 결합된 제2 퓨즈 소자
를 포함하고,
상기 제1 회로 분기 및 상기 제2 회로 분기는 상기 제1 프로그래밍 디바이스의 제1 연결 단부에 결합되는 것인, 메모리 회로.
[실시예 2]
실시예 1에 있어서,
상기 제1 프로그래밍 디바이스는, 기준 전압 공급기, 게이트, 및 드레인에 결합된 소스를 포함하는 NMOS 트랜지스터를 포함하고,
상기 제1 제어 단자는 게이트 단자에 대응하고, 상기 제1 연결 단부는 상기 드레인 단자에 대응하는 것인, 메모리 회로.
[실시예 3]
실시예 1에 있어서,
상기 제1 다이오드는 제1 비아에 대응하고, 상기 제2 다이오드는 제2 비아에 대응하며,
상기 메모리 회로는,
상기 제1 프로그래밍 디바이스의 제1 연결 단부에 결합되는, 제1 금속 층 내의 제1 도체;
상기 제1 금속 층 위의 제2 금속 층 내의 제2 도체;
상기 제1 도체와 상기 제2 도체 사이에 결합된 제3 비아;
상기 제1 퓨즈 소자를 포함하는, 상기 제1 금속 층 및 상기 제2 금속 층 위의 제3 금속 층 내의 제3 도체;
상기 제2 퓨즈 소자를 포함하고, 제1 방향으로 상기 제2 도체로부터 분리되는, 상기 제3 금속 층 내의 제4 도체;
상기 제1 금속 층, 상기 제2 금속 층, 및 상기 제3 금속 층 위의 제4 금속 층 내의 제5 도체; 및
상기 제1 방향으로 상기 제5 도체로부터 분리되는, 상기 제4 금속 층 내의 제6 도체
를 더 포함하는 것인, 메모리 회로.
[실시예 4]
실시예 3에 있어서,
상기 제2 도체와 상기 제3 도체 사이에 결합된 제4 비아; 및
상기 제2 도체와 상기 제4 도체 사이에 결합된 제5 비아
를 더 포함하고,
상기 제1 비아는 상기 제3 도체와 상기 제5 도체 사이에 결합되고,
상기 제2 비아는 상기 제4 도체와 상기 제6 도체 사이에 결합되는 것인, 메모리 회로.
[실시예 5]
실시예 3에 있어서,
상기 제3 도체와 상기 제5 도체 사이에 결합된 제4 비아; 및
상기 제4 도체와 상기 제6 도체 사이에 결합된 제5 비아
를 더 포함하고,
상기 제1 비아는 상기 제2 도체와 상기 제3 도체 사이에 결합되고,
상기 제2 비아는 상기 제2 도체와 상기 제4 도체 사이에 결합되는 것인, 메모리 회로.
[실시예 6]
실시예 1에 있어서,
제2 연결 단부를 포함하는 제1 선택 디바이스; 및
제3 연결 단부를 포함하는 제2 선택 디바이스
를 더 포함하고,
상기 제1 회로 분기는 상기 제1 프로그래밍 디바이스의 제1 연결 단부와 상기 제1 선택 디바이스의 제2 연결 단부 사이에 결합되고,
상기 제2 회로 분기는 상기 제1 프로그래밍 디바이스의 제1 연결 단부와 상기 제2 선택 디바이스의 제3 연결 단부 사이에 결합되는 것인, 메모리 회로.
[실시예 7]
실시예 6에 있어서,
상기 제1 다이오드는 제1 비아에 대응하고, 상기 제2 다이오드는 제2 비아에 대응하고,
상기 메모리 회로는,
제2 워드 라인에 결합된 제2 제어 단자, 및 제4 연결 단부를 포함하는 제2 프로그래밍 디바이스;
제3 회로 분기; 및
제4 회로 분기
를 더 포함하고,
상기 제3 회로 분기는,
제3 비아에 대응하는 제3 다이오드; 및
상기 제3 다이오드에 결합된 제3 퓨즈 소자
를 포함하고,
상기 제3 회로 분기는 상기 제1 선택 디바이스의 제2 연결 단부와 상기 제2 프로그래밍 디바이스의 제4 연결 단부 사이에 결합되고,
상기 제4 회로 분기는,
제4 비아에 대응하는 제4 다이오드; 및
상기 제4 다이오드에 결합된 제4 퓨즈 소자
를 포함하고,
상기 제4 회로 분기는 상기 제2 선택 디바이스의 제3 연결 단부와 상기 제2 프로그래밍 디바이스의 제4 연결 단부 사이에 결합되는 것인, 메모리 회로.
[실시예 8]
실시예 1에 있어서,
상기 제1 다이오드는 제1 비아에 대응하고, 상기 제2 다이오드는 제2 비아에 대응하고, 상기 제1 다이오드 또는 상기 제2 다이오드는 TaOx 다이오드를 포함하는 것인, 메모리 회로.
[실시예 9]
메모리 회로에 있어서,
각각이 제1 게이트 단자, 제2 단자, 및 제3 단자를 포함하는 복수의 프로그래밍 디바이스;
제1 금속 층 내의 복수의 퓨즈 소자;
각각이 복수의 비아 중 대응 비아를 포함하는, 상기 복수의 퓨즈 소자에 결합된 복수의 다이오드; 및
각각이 상기 복수의 프로그래밍 디바이스 중 적어도 2 개의 프로그래밍 디바이스에 결합되는, 제1 방향으로 연장되는 복수의 워드 라인
을 포함하고,
상기 복수의 프로그래밍 디바이스 각각의 제2 단자는 상기 복수의 퓨즈 소자 중 적어도 2 개의 퓨즈 소자에 결합되는 것인, 메모리 회로.
[실시예 10]
실시예 9에 있어서,
상기 복수의 퓨즈 소자 및 상기 복수의 다이오드는 복수의 회로 분기로 결합되고, 상기 복수의 회로 분기의 각각의 회로 분기는 상기 복수의 퓨즈 소자의 퓨즈 소자와 직렬로 결합된 복수의 다이오드의 다이오드를 가지고,
상기 프로그래밍 디바이스 각각에 대해, 상기 복수의 회로 분기 중 적어도 2 개의 회로 분기는 상기 복수의 프로그래밍 디바이스 각각의 제2 단자에 결합되는 것인, 메모리 회로.
[실시예 11]
실시예 10에 있어서,
복수의 선택 디바이스를 더 포함하고,
상기 복수의 선택 디바이스의 각각의 선택 디바이스는 제2 게이트 단자, 제4 단자, 및 제5 단자를 포함하고,
상기 선택 디바이스 각각에 대해, 상기 복수의 회로 분기 중 적어도 2 개의 회로 분기는 상기 복수의 선택 디바이스 각각의 제4 단자에 결합되는 것인, 메모리 회로.
[실시예 12]
실시예 11에 있어서,
상기 제1 방향과 상이한 제2 방향으로 연장되는 복수의 비트 라인을 더 포함하고, 상기 복수의 비트 라인은 상기 복수의 선택 디바이스에 결합되는 것인, 메모리 회로.
[실시예 13]
실시예 11에 있어서,
상기 복수의 프로그래밍 디바이스의 제1 세트의 프로그래밍 디바이스의 제1 게이트 단자는 상기 복수의 워드 라인 중 제1 워드 라인에 의해 서로 결합되고,
상기 복수의 프로그래밍 디바이스의 제2 세트의 프로그래밍 디바이스의 제1 게이트 단자는 상기 복수의 워드 라인 중 제2 워드 라인에 의해 서로 결합되는 것인, 메모리 회로.
[실시예 14]
실시예 11에 있어서,
상기 복수의 프로그래밍 디바이스는 복수의 NMOS 트랜지스터를 포함하고, 상기 복수의 NMOS 트랜지스터 각각에 대해, 상기 제2 단자는 드레인 단자이고,
상기 복수의 선택 디바이스는 복수의 PMOS 트랜지스터를 포함하고, 상기 복수의 PMOS 트랜지스터 각각에 대해, 상기 제4 단자는 드레인 단자인 것인, 메모리 회로.
[실시예 15]
실시예 13에 있어서,
상기 복수의 회로 분기는,
상기 복수의 선택 디바이스 중 제1 선택 디바이스의 제4 단자와 상기 제1 세트의 프로그래밍 디바이스 중 제1 프로그래밍 디바이스의 제2 단자 사이에 결합된 제1 회로 분기;
상기 복수의 선택 디바이스 중 제2 선택 디바이스의 제4 단자와 상기 제1 세트의 프로그래밍 디바이스 중 제1 프로그래밍 디바이스의 제2 단자 사이에 결합된 제2 회로 분기;
상기 복수의 선택 디바이스 중 제1 선택 디바이스의 제4 단자와 상기 제2 세트의 프로그래밍 디바이스 중 제2 프로그래밍 디바이스의 제2 단자 사이에 결합된 제3 회로 분기; 및
상기 복수의 선택 디바이스 중 제2 선택 디바이스의 제4 단자와 상기 제2 세트의 프로그래밍 디바이스 중 제2 프로그래밍 디바이스의 제2 단자 사이에 결합된 제4 회로 분기
를 포함하는 것인, 메모리 회로.
[실시예 16]
실시예 15에 있어서,
상기 복수의 회로 분기는,
상기 복수의 선택 디바이스 중 제3 선택 디바이스의 제4 단자와 상기 제1 세트의 프로그래밍 디바이스 중 제3 프로그래밍 디바이스의 제2 단자 사이에 결합된 제5 회로 분기;
상기 복수의 선택 디바이스 중 제4 선택 디바이스의 제4 단자와 상기 제1 세트의 프로그래밍 디바이스 중 제3 프로그래밍 디바이스의 제2 단자 사이에 결합된 제6 회로 분기;
상기 복수의 선택 디바이스 중 제3 선택 디바이스의 제4 단자와 상기 제2 세트의 프로그래밍 디바이스 중 제4 프로그래밍 디바이스의 제2 단자 사이에 결합된 제7 회로 분기; 및
상기 복수의 선택 디바이스 중 제4 선택 디바이스의 제4 단자와 상기 제2 세트의 프로그래밍 디바이스 중 제4 프로그래밍 디바이스의 제2 단자 사이에 결합된 제8 회로 분기
를 더 포함하는 것인, 메모리 회로.
[실시예 17]
실시예 9에 있어서,
상기 복수의 비아의 각각의 비아는 제2 금속 층 상의 전도성 라인과 상기 제1 금속 층 내의 복수의 퓨즈 소자의 대응하는 퓨즈 소자 사이에 결합되고, 상기 제1 금속 층은 상기 제2 금속 층 아래에 있는 것인, 메모리 회로.
[실시예 18]
실시예 9에 있어서,
상기 복수의 비아의 각각의 비아는 제2 금속 층 상의 전도성 라인과 상기 제1 금속 층 내의 복수의 퓨즈 소자의 대응하는 퓨즈 소자 사이에 결합되고, 상기 제1 금속 층은 상기 제2 금속 층 위에 있는 것인, 메모리 회로.
[실시예 19]
메모리 회로를 작동시키는 방법에 있어서,
제1 프로그래밍 디바이스를 턴온시키고 제1 선택 디바이스를 턴온시켜서 제1 전류가 제1 퓨즈 소자 - 상기 제1 퓨즈 소자는 상기 제1 선택 디바이스와 상기 제1 프로그래밍 디바이스 사이에 결합됨 - 를 통해 흐르도록 하는 단계;
제2 프로그래밍 디바이스를 턴오프시키고 제2 선택 디바이스를 턴오프시키는 단계; 및
상기 제1 전류가 상기 제2 선택 디바이스와 상기 제1 프로그래밍 디바이스 사이에 결합된 제2 퓨즈 소자를 통해 흐르는 것을 차단하는 단계
를 포함하는, 메모리 회로 작동 방법.
[실시예 20]
실시예 19에 있어서,
상기 제1 전류가 상기 제2 선택 디바이스와 상기 제1 프로그래밍 디바이스 사이에 결합된 제2 퓨즈 소자를 통해 흐르는 것을 차단하는 단계는,
상기 제1 전류가 다이오드를 사용하여 제3 퓨즈 소자 및 제4 퓨즈 소자를 통해 흐르는 것을 차단하는 단계
를 포함하고,
상기 제3 퓨즈 소자는 상기 제1 선택 디바이스와 상기 제2 프로그래밍 디바이스 사이에 결합되고,
상기 제4 퓨즈 소자는 상기 제2 선택 디바이스와 상기 제2 프로그래밍 디바이스 사이에 결합되고,
상기 다이오드는 상기 제4 퓨즈 소자와 직렬로 결합되는 것인, 메모리 회로 작동 방법.
Claims (10)
- 메모리 회로에 있어서,
제1 워드 라인에 결합된 제1 제어 단자, 및 제1 연결 단부를 포함하는 제1 프로그래밍 디바이스;
제1 회로 분기; 및
제2 회로 분기
를 포함하고,
상기 제1 회로 분기는,
제1 다이오드; 및
상기 제1 다이오드에 결합된 제1 퓨즈 소자
를 포함하고,
상기 제2 회로 분기는,
제2 다이오드; 및
상기 제2 다이오드에 결합된 제2 퓨즈 소자
를 포함하고,
상기 제1 회로 분기 및 상기 제2 회로 분기는 상기 제1 프로그래밍 디바이스의 제1 연결 단부에 결합되는 것인, 메모리 회로. - 제1항에 있어서,
상기 제1 프로그래밍 디바이스는, 기준 전압 공급기, 게이트, 및 드레인에 결합된 소스를 포함하는 NMOS 트랜지스터를 포함하고,
상기 제1 제어 단자는 게이트 단자에 대응하고, 상기 제1 연결 단부는 상기 드레인 단자에 대응하는 것인, 메모리 회로. - 제1항에 있어서,
상기 제1 다이오드는 제1 비아에 대응하고, 상기 제2 다이오드는 제2 비아에 대응하며,
상기 메모리 회로는,
상기 제1 프로그래밍 디바이스의 제1 연결 단부에 결합되는, 제1 금속 층 내의 제1 도체;
상기 제1 금속 층 위의 제2 금속 층 내의 제2 도체;
상기 제1 도체와 상기 제2 도체 사이에 결합된 제3 비아;
상기 제1 퓨즈 소자를 포함하는, 상기 제1 금속 층 및 상기 제2 금속 층 위의 제3 금속 층 내의 제3 도체;
상기 제2 퓨즈 소자를 포함하고, 제1 방향으로 상기 제2 도체로부터 분리되는, 상기 제3 금속 층 내의 제4 도체;
상기 제1 금속 층, 상기 제2 금속 층, 및 상기 제3 금속 층 위의 제4 금속 층 내의 제5 도체; 및
상기 제1 방향으로 상기 제5 도체로부터 분리되는, 상기 제4 금속 층 내의 제6 도체
를 더 포함하는 것인, 메모리 회로. - 제3항에 있어서,
상기 제2 도체와 상기 제3 도체 사이에 결합된 제4 비아; 및
상기 제2 도체와 상기 제4 도체 사이에 결합된 제5 비아
를 더 포함하고,
상기 제1 비아는 상기 제3 도체와 상기 제5 도체 사이에 결합되고,
상기 제2 비아는 상기 제4 도체와 상기 제6 도체 사이에 결합되는 것인, 메모리 회로. - 제3항에 있어서,
상기 제3 도체와 상기 제5 도체 사이에 결합된 제4 비아; 및
상기 제4 도체와 상기 제6 도체 사이에 결합된 제5 비아
를 더 포함하고,
상기 제1 비아는 상기 제2 도체와 상기 제3 도체 사이에 결합되고,
상기 제2 비아는 상기 제2 도체와 상기 제4 도체 사이에 결합되는 것인, 메모리 회로. - 제1항에 있어서,
제2 연결 단부를 포함하는 제1 선택 디바이스; 및
제3 연결 단부를 포함하는 제2 선택 디바이스
를 더 포함하고,
상기 제1 회로 분기는 상기 제1 프로그래밍 디바이스의 제1 연결 단부와 상기 제1 선택 디바이스의 제2 연결 단부 사이에 결합되고,
상기 제2 회로 분기는 상기 제1 프로그래밍 디바이스의 제1 연결 단부와 상기 제2 선택 디바이스의 제3 연결 단부 사이에 결합되는 것인, 메모리 회로. - 제6항에 있어서,
상기 제1 다이오드는 제1 비아에 대응하고, 상기 제2 다이오드는 제2 비아에 대응하고,
상기 메모리 회로는,
제2 워드 라인에 결합된 제2 제어 단자, 및 제4 연결 단부를 포함하는 제2 프로그래밍 디바이스;
제3 회로 분기; 및
제4 회로 분기
를 더 포함하고,
상기 제3 회로 분기는,
제3 비아에 대응하는 제3 다이오드; 및
상기 제3 다이오드에 결합된 제3 퓨즈 소자
를 포함하고,
상기 제3 회로 분기는 상기 제1 선택 디바이스의 제2 연결 단부와 상기 제2 프로그래밍 디바이스의 제4 연결 단부 사이에 결합되고,
상기 제4 회로 분기는,
제4 비아에 대응하는 제4 다이오드; 및
상기 제4 다이오드에 결합된 제4 퓨즈 소자
를 포함하고,
상기 제4 회로 분기는 상기 제2 선택 디바이스의 제3 연결 단부와 상기 제2 프로그래밍 디바이스의 제4 연결 단부 사이에 결합되는 것인, 메모리 회로. - 제1항에 있어서,
상기 제1 다이오드는 제1 비아에 대응하고, 상기 제2 다이오드는 제2 비아에 대응하고, 상기 제1 다이오드 또는 상기 제2 다이오드는 TaOx 다이오드를 포함하는 것인, 메모리 회로. - 메모리 회로에 있어서,
각각이 제1 게이트 단자, 제2 단자, 및 제3 단자를 포함하는 복수의 프로그래밍 디바이스;
제1 금속 층 내의 복수의 퓨즈 소자;
각각이 복수의 비아 중 대응 비아를 포함하는, 상기 복수의 퓨즈 소자에 결합된 복수의 다이오드; 및
각각이 상기 복수의 프로그래밍 디바이스 중 적어도 2 개의 프로그래밍 디바이스에 결합되는, 제1 방향으로 연장되는 복수의 워드 라인
을 포함하고,
상기 복수의 프로그래밍 디바이스 각각의 제2 단자는 상기 복수의 퓨즈 소자 중 적어도 2 개의 퓨즈 소자에 결합되는 것인, 메모리 회로. - 메모리 회로를 작동시키는 방법에 있어서,
제1 프로그래밍 디바이스를 턴온시키고 제1 선택 디바이스를 턴온시켜서 제1 전류가 제1 퓨즈 소자 - 상기 제1 퓨즈 소자는 상기 제1 선택 디바이스와 상기 제1 프로그래밍 디바이스 사이에 결합됨 - 를 통해 흐르도록 하는 단계;
제2 프로그래밍 디바이스를 턴오프시키고 제2 선택 디바이스를 턴오프시키는 단계; 및
상기 제1 전류가 상기 제2 선택 디바이스와 상기 제1 프로그래밍 디바이스 사이에 결합된 제2 퓨즈 소자를 통해 흐르는 것을 차단하는 단계
를 포함하는, 메모리 회로 작동 방법.
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