JP2016091574A - アンチヒューズメモリおよび半導体記憶装置 - Google Patents
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Abstract
【解決手段】メモリゲート絶縁膜8を絶縁破壊させる破壊メモリ電圧が、メモリゲート電極NG及びスイッチゲート電極PG間で逆方向バイアスの電圧となることで、破壊メモリ電圧に拘束されることなく、スイッチゲート絶縁膜7の膜厚を薄くでき、その分、データ読み出し時にスイッチゲート電極PGでのチャネル領域におけるオンオフ動作の高速動作を実現する。また、アンチヒューズメモリ2aでは、スイッチゲート絶縁膜7と同様にデータの読み出し時に破壊し難い膜質でメモリゲート絶縁膜8を形成できることから、仮に読み出し選択メモリ電圧がメモリゲート電極NGに繰り返し印加されても、メモリゲート絶縁膜8が絶縁破壊され難く、データの読み出し時における読み出し情報に対する信頼性を高める。
【選択図】図1
Description
1.半導体記憶装置およびアンチヒューズメモリの構成
2.データ書き込み動作
3.データ読み出し動作
4.作用および効果
5.他の実施の形態
5−1.他の実施の形態による半導体記憶装置
5−2.他の実施の形態によるアンチヒューズメモリの詳細構成
5−3.その他
図1において、1は半導体記憶装置を示し、本発明のアンチヒューズメモリ2a,2b,2c,2dが行列状に配置された構成を有し、例えば複数のスイッチワード線PWL1,PWL2と、当該スイッチワード線PWL1,PWL2と対をなす複数のメモリワード線NWL1,NWL2とが一方向(図1では行方向)に配置されている。また、半導体記憶装置1は、これらスイッチワード線PWL1,PWL2およびメモリワード線NWL1,NWL2と直交するように複数のビット線BL1,BL2が配置されている。半導体記憶装置1は、これらスイッチワード線PWL1,PWL2およびメモリワード線NWL1,NWL2と、ビット線BL1,BL2との交差箇所にそれぞれアンチヒューズメモリ2a,2b,2c,2dが配置されており、スイッチワード線PWL1,PWL2とメモリワード線NWL1,NWL2とビット線BL1,BL2とに各アンチヒューズメモリ2a,2b,2c,2dが接続されている。
次に、図1に示した半導体記憶装置1において、例えば1行1列目のアンチヒューズメモリ2aにだけデータを書き込む場合について以下説明する。なお、ここでは、データを書き込むアンチヒューズメモリ2aを、書き込み選択メモリ2Wとも呼び、一方、データを書き込まないアンチヒューズメモリ2b,2c,2dを、書き込み非選択メモリ2Nとも呼ぶ。この場合、書き込み選択メモリ2Wが接続されたビット線BL1には0[V]の破壊ビット電圧が印加され、同じく書き込み選択メモリ2Wが接続されたスイッチワード線PWL1には3[V]の書き込み選択スイッチ電圧が印加され得る。また、同じく書き込み選択メモリ2Wに接続されたメモリワード線NWL1には5[V]の破壊メモリ電圧が印加され得る。
次に、この半導体記憶装置1において、例えば図1との対応部分に同一符号を付して示す図3のように、1行1列目に配置されたアンチヒューズメモリ2aのデータを読み出し、他のアンチヒューズメモリ2b,2c,2dのデータは読み出さない場合について説明する。なお、以下、データを読み出すアンチヒューズメモリ2aを読み出し選択メモリ2Rと呼び、データを読み出さないアンチヒューズメモリ2b,2c,2dを読み出し非選択メモリ2NRと呼ぶ。
以上の構成において、例えばアンチヒューズメモリ2aでは、メモリゲート絶縁膜8上に形成したN型のメモリゲート電極NGと、スイッチゲート絶縁膜7上に形成したP型のスイッチゲート電極PGとを接合してPN接合ダイオードを形成し、データ書き込み動作時、メモリゲート電極NGに印加された破壊メモリ電圧が、メモリゲート電極NGおよびスイッチゲート電極PG間で逆方向バイアスの電圧となるようにした。
(5−1)他の実施の形態による半導体記憶装置
図1との対応部分に同一符号を付して示す図4は、他の実施の形態による半導体記憶装置21を示し、上述した実施の形態による半導体記憶装置1とは、全てのアンチヒューズメモリ2a,2b,2c,2dで1本のメモリワード線NWL1を共有している点で相違している。このような半導体記憶装置21において、1行1列目のアンチヒューズメモリ2aにのみデータを書き込み、他のアンチヒューズメモリにはデータを書き込まない場合には、全てのアンチヒューズメモリ2a,2b,2c,2dで共有するメモリワード線NWL1に5[V]の破壊メモリ電圧が印加され得る。
ここで、図2との対応部分に同一符号を付して示す図6は、他の実施の形態によるアンチヒューズメモリ22の断面構成を示す概略図である。このアンチヒューズメモリ22は、上述した図2に示したアンチヒューズメモリ2a,2b,2c,2dとは、メモリゲート電極NGがスイッチゲート電極PGに乗り上げた形状を有している点で相違している。
なお、本発明は、本実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能であり、例えば、図1や図3、4に示した電圧値は一例であり、その他種々の電圧値を適用してもよい。
2a,2b,2c,2d,22 アンチヒューズメモリ
5 不純物拡散領域
7 スイッチゲート絶縁膜
8 メモリゲート絶縁膜
W ウエル
PGスイッチゲート電極
NG,NG1 メモリゲート電極
BL1,BL2 ビット線
PWL1,PWL2 スイッチワード線
NWL1,NWL2 メモリワード線
Claims (6)
- ビット線が接続された不純物拡散領域が表面に形成されたウエルと、
前記ウエル上に形成されたメモリゲート絶縁膜と、
前記メモリゲート絶縁膜上に形成され、前記メモリゲート絶縁膜を絶縁破壊させる破壊メモリ電圧が印加される第1導電型のメモリゲート電極と、
前記不純物拡散領域と前記メモリゲート絶縁膜との間の前記ウエル上に形成され、かつ該メモリゲート絶縁膜と一体形成されたスイッチゲート絶縁膜と、
前記メモリゲート電極とは逆導電型の第2導電型で形成されており、かつ前記スイッチゲート絶縁膜上に形成され、前記メモリゲート電極と接合したスイッチゲート電極とを備え、
前記メモリゲート電極に印加された前記破壊メモリ電圧が、前記メモリゲート電極および前記スイッチゲート電極間で逆方向バイアスの電圧となる
ことを特徴とするアンチヒューズメモリ。 - 前記スイッチゲート電極と対向する前記ウエルのチャネル領域が導通状態に切り替わり、前記ビット線からの破壊ビット電圧が、前記メモリゲート電極と対向する前記ウエルのチャネル領域に印加され、該チャネル領域の破壊ビット電圧と、前記メモリゲート電極の破壊メモリ電圧との電圧差によって前記メモリゲート絶縁膜を絶縁破壊させる
ことを特徴とする請求項1記載のアンチヒューズメモリ。 - 前記スイッチゲート絶縁膜の膜厚は、前記メモリゲート絶縁膜の膜厚以下に形成されている
ことを特徴とする請求項1または2項記載のアンチヒューズメモリ。 - 前記メモリゲート電極の仕事関数と前記スイッチゲート電極の仕事関数とが異なることにより、仕事関数差分、前記スイッチゲート電極から前記スイッチゲート絶縁膜へ印加される実効的な電圧が低減されている
ことを特徴とする請求項1〜3のうちいずれか1項記載のアンチヒューズメモリ。 - 複数のスイッチワード線と、複数のメモリワード線とに対して複数のビット線が交差する各交差箇所に、それぞれアンチヒューズメモリが配置されており、
前記アンチヒューズメモリが請求項1〜4のうちいずれか1項記載のアンチヒューズメモリである
ことを特徴とする半導体記憶装置。 - 一の前記メモリワード線を共有する複数の前記アンチヒューズメモリと、他の前記メモリワード線を共有する他の複数の前記アンチヒューズメモリとで、前記メモリワード線を共有している
ことを特徴とする請求項5記載の半導体記憶装置。
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