WO2016067896A1 - アンチヒューズメモリおよび半導体記憶装置 - Google Patents

アンチヒューズメモリおよび半導体記憶装置 Download PDF

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WO2016067896A1
WO2016067896A1 PCT/JP2015/078733 JP2015078733W WO2016067896A1 WO 2016067896 A1 WO2016067896 A1 WO 2016067896A1 JP 2015078733 W JP2015078733 W JP 2015078733W WO 2016067896 A1 WO2016067896 A1 WO 2016067896A1
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memory
gate electrode
insulating film
gate insulating
switch
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PCT/JP2015/078733
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谷口　泰弘
裕 品川
泰彦 川嶋
秀男 葛西
櫻井　良多郎
奥山　幸祐
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株式会社フローディア
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    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration

Definitions

  • the present invention relates to an antifuse memory and a semiconductor memory device.
  • Patent Document 1 As an antifuse memory capable of writing data only once by destroying an insulating film, an antifuse memory shown in US Pat. No. 7,402,855 (Patent Document 1) is known.
  • the antifuse memory shown in Patent Document 1 is described in detail in the “Background Art” of Japanese Patent Application No. 2014-015352 with reference to the drawings.
  • the element isolation layer and the impurity diffusion region are arranged at a predetermined interval on the well surface.
  • a gate electrode is formed on the well between the element isolation layer and the impurity diffusion region via a switch gate insulating film and a memory gate insulating film.
  • a step portion is formed on the gate electrode, and the film thickness of the switch gate insulating film is formed to be larger than the film thickness of the memory gate insulating film.
  • the antifuse memory determines the electrical connection between the gate electrode and the well in the thin memory gate insulating film based on the voltage change of the bit line connected to the impurity diffusion region. Then, it can be determined whether or not data is written.
  • an antifuse memory such as US Pat. No. 6,940,751 (Patent Document 2) is also considered.
  • the switch gate insulating film and the memory gate insulating film formed between the gate electrode and the well are formed in the same film thickness, but the manufacturing process In FIG. 1, the impurity is ion-implanted into one of the memory gate insulating films, so that the memory gate insulating film is easier to break down than the switch gate insulating film.
  • the lifetime of the insulating film is deteriorated by ion implantation so that the memory gate insulating film is actively destroyed.
  • one memory gate insulating film into which impurities are ion-implanted breaks down to be in a state in which data is written, but the other switch gate insulation without impurities being ion-implanted The insulating state of the film can be maintained.
  • the film thickness of the switch gate insulating film and the film thickness of the memory gate insulating film are formed to the same film thickness. Unlike the above, a high-speed on / off operation at the time of data reading can be realized.
  • the present invention has been made in consideration of the above points, and an object thereof is to propose an antifuse memory and a semiconductor memory device capable of realizing high-speed operation while improving the reliability of read information.
  • an antifuse memory includes a well in which an impurity diffusion region to which a bit line is connected is formed on a surface, a memory gate insulating film formed on the well, and the memory gate insulating film Formed on the well between the impurity diffusion region and the memory gate insulating film; and a first conductivity type memory gate electrode to which a breakdown memory voltage is applied to break down the memory gate insulating film.
  • the switch gate insulating film integrally formed with the memory gate insulating film, and the memory gate electrode is formed of a second conductivity type of a reverse conductivity type, and is formed on the switch gate insulating film,
  • an antifuse memory is disposed at each intersection where a plurality of bit lines intersect with a plurality of switch word lines and a plurality of memory word lines.
  • the fuse memory is the antifuse memory described above.
  • the breakdown memory voltage that breaks down the memory gate insulating film becomes a reverse bias voltage between the memory gate electrode and the switch gate electrode, so that the switch gate insulation is not restricted by the breakdown memory voltage.
  • the film thickness can be reduced, and accordingly, a high-speed on / off operation in the channel region of the switch gate electrode can be realized during data reading.
  • the antifuse memory and the semiconductor memory device are the same as the switch gate insulating film without performing special processing such as ion implantation of impurities into the memory gate insulating film so that the memory gate insulating film is easily destroyed.
  • the memory gate insulating film can be formed with a film quality that is difficult to destroy when reading data, even if a read memory voltage is repeatedly applied to the memory gate electrode, the memory gate insulating film is not easily broken down. The reliability of the read information in can be improved.
  • FIG. 1 is a schematic diagram illustrating a circuit configuration of a semiconductor memory device including an antifuse memory according to the present invention and voltages at various parts during a data write operation.
  • 1 is a schematic diagram showing a cross-sectional configuration of an antifuse memory according to the present invention. It is the schematic which showed the voltage of each site
  • FIG. 5 is a schematic diagram for explanation when preventing dielectric breakdown in the antifuse memory shown in FIG. 4. It is the schematic which shows the cross-sectional structure of the antifuse memory by other embodiment.
  • reference numeral 1 denotes a semiconductor memory device, which has a configuration in which antifuse memories 2a, 2b, 2c, 2d of the present invention are arranged in a matrix, for example, A plurality of switch word lines PWL1, PWL2 and a plurality of memory word lines NWL1, NWL2 paired with the switch word lines PWL1, PWL2 are arranged in one direction (the row direction in FIG. 1).
  • a plurality of bit lines BL1, BL2 are arranged so as to be orthogonal to the switch word lines PWL1, PWL2 and the memory word lines NWL1, NWL2.
  • anti-fuse memories 2a, 2b, 2c, 2d are arranged at intersections of the switch word lines PWL1, PWL2 and the memory word lines NWL1, NWL2 and the bit lines BL1, BL2, respectively.
  • the antifuse memories 2a, 2b, 2c, and 2d are connected to the word lines PWL1 and PWL2, the memory word lines NWL1 and NWL2, and the bit lines BL1 and BL2, respectively.
  • the semiconductor memory device 1 uniformly applies a predetermined bit voltage from the bit line BL1 (BL2) to the plurality of antifuse memories 2a and 2c (2b and 2d) arranged along the bit line BL1 (BL2). Can be applied.
  • a plurality of antifuse memories 2a and 2b (2c and 2d) arranged along the switch word line PWL1 (PWL2) and the memory word line NWL1 (NWL2) have a predetermined switch from the switch word line PWL1 (PWL2).
  • a voltage is applied uniformly, and a predetermined memory voltage can be applied uniformly from the memory word line NWL1 (NWL2).
  • the semiconductor memory device 1 selects the voltage value applied to each bit line BL1, BL2, the voltage value applied to each switch word line PWL1, PWL2, and the voltage value applied to each memory word line NWL1, NWL2.
  • the semiconductor memory device 1 selects the voltage value applied to each bit line BL1, BL2, the voltage value applied to each switch word line PWL1, PWL2, and the voltage value applied to each memory word line NWL1, NWL2.
  • data is written only to the antifuse memory 2a in the first row and first column, or the data in the antifuse memory 2a in the first row and first column Only read is possible.
  • the anti-fuse memory 2a includes a switch transistor S and a memory capacitor M.
  • a switch word line PWL1 is connected to a switch gate electrode PG provided in the switch transistor S, and is provided in the memory capacitor M.
  • a memory word line NWL1 is connected to the memory gate electrode NG.
  • the memory gate electrode NG of the memory capacitor M is formed of the N-type first conductivity type, while the switch gate electrode PG of the switch transistor S is the P-type first type.
  • the P-type switch gate electrode PG and the N-type memory gate electrode NG are joined together to form a PN junction diode with the switch gate electrode PG and the memory gate electrode NG. .
  • the switch transistor S has a configuration in which the switch gate electrode PG is disposed on the well via the switch gate insulating film 7 made of an insulating member, and the voltage difference between the switch gate electrode PG and the bit line BL1.
  • the channel region of the well facing the switch gate electrode PG is turned on (conductive state), and the bit voltage of the bit line BL1 can be applied to the channel region of the memory capacitor M.
  • the memory capacitor M has a memory gate insulating film 8 integrally formed with the switch gate insulating film 7 on the well and disposed in the same layer as the switch gate insulating film 7, and the memory gate insulating film 8
  • the memory gate electrode NG is arranged on the top.
  • the memory capacitor M is formed so that the memory gate insulating film 8 can break down due to a voltage difference generated between the memory gate electrode NG and the channel region of the well. Data can be written by being broken down.
  • the antifuse memory 2a has, for example, a P-type well W formed on a semiconductor substrate DW, and impurity diffusion is performed at a predetermined interval on the surface of the well W. Region 5 and element isolation layer 4 are formed.
  • the impurity diffusion region 5 is a P-type opposite to the conductivity type of the well W, and has a configuration in which the bit line BL1 is connected to the surface. A destructive bit voltage, a non-destructive bit voltage, a read selection bit voltage, or the like can be applied to the impurity diffusion region 5 from the bit line BL1.
  • the well W has a channel region on the surface between the impurity diffusion region 5 and the element isolation layer 4, and a switch gate insulating film 7 and a memory gate insulating film 8 are formed along the channel region.
  • a gate electrode MG is formed on the switch gate insulating film 7 and the memory gate insulating film 8.
  • sidewalls 9 made of SiO 2 or the like are formed on both sides of the gate electrode MG, respectively, and a part of the impurity diffusion region 5 is formed in a lower region of the sidewall 9.
  • the impurity diffusion region 5 is formed in the lower region of the sidewall 9 up to just below the side surface of the gate electrode MG.
  • the switch gate electrode PG is disposed on the impurity diffusion region 5 side to which the bit line BL1 is connected, and the memory gate electrode NG is disposed on the other element isolation layer 4 side, A part of the other side of the memory gate electrode NG is formed so as to be opposed to the element isolation layer 4 as well.
  • the gate electrode MG has a PN junction diode formed by bonding one side surface of the P-type switch gate electrode PG and one side surface of the N-type memory gate electrode NG.
  • the memory voltage applied to the memory gate electrode NG is higher than the switch voltage applied to the switch gate electrode PG, the voltage application from the memory gate electrode NG to the switch gate electrode PG becomes a reverse bias voltage, and the memory gate The voltage application from the electrode NG to the switch gate electrode PG can be cut off.
  • the antifuse memory 2a has a work function of the switch gate electrode PG and a work function of the memory gate electrode NG different from each other, and is applied to the switch gate insulating film 7 from the switch gate electrode PG.
  • the effective switch voltage (effective voltage) is changed so that the work function difference changes and can be reduced.
  • the work function of the switch gate electrode PG arranged on the impurity diffusion region 5 side to which the bit line BL1 is connected is greater than the work function of the memory gate electrode NG. Is also selected to be larger.
  • the relationship between the work functions of the switch gate electrode PG and the memory gate electrode NG can be considered as follows.
  • the difference in work function between the memory gate electrode NG and the well W is selected to be larger than the difference in work function between the switch gate electrode PG and the well W.
  • the voltage applied to the insulating film 7 can be relaxed, and a larger effective voltage can be applied to the memory gate insulating film 8.
  • the gate electrode MG is formed so that the switch gate electrode PG and the memory gate electrode NG have the same film thickness, and there is no step between the bottom of the switch gate electrode PG and the bottom of the memory gate electrode NG. ing.
  • the gate electrode MG includes a film thickness of the switch gate insulating film 7 formed between the well W and the switch gate electrode PG and a memory gate insulating film formed between the well W and the memory gate electrode NG in the channel region.
  • the film thickness of 8 is selected to be approximately the same.
  • the semiconductor memory device 1 having such antifuse memories 2a, 2b, 2c, and 2d uses a photolithography technique and an ion implantation method when forming the gate electrode MG in addition to a general semiconductor manufacturing process.
  • N-type impurities or P-type impurities are ion-implanted in the polysilicon gate region, and a P-type switch gate electrode PG is formed in one region of the gate electrode MG, and the other region of the gate electrode MG is formed.
  • an N-type memory gate electrode NG having a work function and a conductivity type different from that of the switch gate electrode PG can be formed.
  • the antifuse memory 2a that writes data is also referred to as a write selection memory 2W
  • the antifuse memories 2b, 2c, and 2d that do not write data are also referred to as write non-selection memories 2N.
  • 0 [V] breakdown bit voltage is applied to the bit line BL1 to which the write selection memory 2W is connected
  • 3 [V] write selection to the switch word line PWL1 to which the write selection memory 2W is also connected.
  • a switch voltage can be applied.
  • a destructive memory voltage of 5 [V] can be applied to the memory word line NWL1 connected to the write selection memory 2W.
  • a non-destructive bit voltage of 3 [V] can be applied to the other bit line BL2 to which only the antifuse memories 2b and 2d (write non-selection memory 2N) not writing data are connected.
  • the write unselected switch voltage of 0 [V] is applied to the switch word line PWL2 to which only the antifuse memories 2c and 2d (write unselected memory 2N) to which data is not written is connected.
  • a non-destructive memory voltage of 0 [V] can be applied to the memory word line NWL2 to which only 2N is connected.
  • a substrate voltage of 0 [V] can be applied to the well in which the antifuse memories 2a, 2b, 2c, and 2d are formed.
  • the channel region of the well W facing the switch gate electrode PG is turned on by the 3 [V] write selection switch voltage applied from the switch word line PWL1 to the switch gate electrode PG.
  • the channel region of the well W facing the memory gate electrode NG is also turned on by the destructive memory voltage of 5 [V] applied from the memory word line NWL1 to the memory gate electrode NG.
  • the write selection memory 2W is applied with a breakdown bit voltage of 0 [V] from the bit line BL1 to the impurity diffusion region 5, so that the ON state facing the switch gate electrode PG and the memory gate electrode NG As a result, each channel region becomes a breakdown bit voltage of 0 [V], and as a result, a breakdown word voltage and a breakdown bit voltage between the memory gate electrode NG and the channel region opposed to the memory gate electrode NG 5 [ A voltage difference of V] can occur.
  • the N-type memory gate electrode NG and the P-type switch gate electrode PG are joined to form a PN junction diode, so that the memory gate insulating film 8 is dielectrically broken down. Therefore, the high breakdown voltage applied to the memory gate electrode NG becomes a reverse bias voltage between the memory gate electrode NG and the switch gate electrode PG, and is not applied from the memory gate electrode NG to the switch gate electrode PG.
  • the write selection memory 2W causes a voltage difference due to the breakdown bit voltage and the breakdown word voltage only in the arrangement region of the memory gate electrode NG, and causes only the memory gate insulating film 8 below the memory gate electrode NG to break down.
  • the gate electrode NG and the impurity diffusion region 5 are in a conductive state with a low resistance, so that data can be written.
  • the write selection memory 2W is not restricted by the high breakdown memory voltage applied to the memory gate electrode NG, and the write selection switch voltage of the minimum voltage necessary to turn on the channel region is set. Since it can be applied to the switch gate electrode PG, even if the switch gate insulating film 7 is formed thin, the insulating state is maintained as it is without being broken down by the breakdown memory voltage. obtain.
  • the work functions of the switch gate electrode PG and the memory gate electrode NG are different, and the effective voltage applied to the switch gate insulating film 7 from the switch gate electrode PG is reduced. Since it can be further reduced, it is possible to suppress the burden accumulation due to the voltage on the switch gate insulating film 7.
  • the breakdown memory voltage applied to the memory gate electrode NG is selected to 5 [V]
  • the write selection switch voltage applied to the switch gate electrode PG is 3 [ V]
  • the voltage value applied to the switch gate electrode PG can be reduced by 2 [V] from the voltage value of the memory gate electrode NG.
  • the effective voltage value applied to the gate insulating film 8 can be lowered by about 1 [V].
  • the voltage value applied to the switch gate insulating film 7 is 2 [V], which is about 3 [V] lower than the voltage difference of 5 [V] generated in the memory gate insulating film 8 in total. Can be.
  • the voltage applied to the switch gate insulating film 7 can be relaxed while the memory gate insulating film 8 is broken down, and accordingly, the film thickness of the switch gate insulating film 7 is reduced. Can be thinned.
  • the non-destructive bit voltage of 3 [V] with a high voltage value is applied from the bit line BL2 in the anti-fuse memory 2b that shares the write selection memory 2W, the switch word line PWL1 and the memory word line NWL1 and does not write data. Therefore, even when a breakdown word voltage of 5 [V] is applied to the memory gate electrode NG, the voltage difference between the memory gate electrode NG and the bit line BL2 becomes small, so the memory gate insulating film below the memory gate electrode NG 8 remains in an insulated state without being broken down, and a state in which no data is written can be maintained.
  • the antifuse memory 2a arranged in the first row and the first column as shown in FIG. A case will be described in which the above data is read and the data of the other antifuse memories 2b, 2c, and 2d is not read.
  • the antifuse memory 2a that reads data is referred to as a read selection memory 2R
  • the antifuse memories 2b, 2c, and 2d that do not read data are referred to as a read non-selection memory 2NR.
  • the semiconductor memory device 1 first charges all bit lines to 1.2 [V], and then reads the read selection bit of 0 [V] on the bit line BL1 connected to the read selection memory 2R.
  • the read unselected bit voltage of 1.2 [V] can be applied to the other bit line BL2 to which only the read unselected memory 2NR is connected.
  • a read selection switch voltage of 1.2 [V] is applied to the switch word line PWL1 to which the read selection memory 2R is connected, and the memory word line NWL1 to which the read selection memory 2R is also connected.
  • a read selection memory voltage of 1.2 [V] may be applied to the gate.
  • the channel region facing the memory gate electrode NG has the same potential ( In this case, the read selection memory voltage is 1.2 [V]), and the read selection memory voltage can be applied to the bit line BL1 through the channel region in the on state facing the switch gate electrode PG.
  • the read selection bit voltage can change from low to high (for example, from 0 [V] to 0.7 [V]).
  • the memory gate insulating film 8 of the read selection memory 2R is not broken down (data is not written)
  • the memory gate electrode NG and the channel region are in a non-conductive state, so that the switch gate electrode PG Even if the channel region opposite to is turned on, the read selection memory voltage from the memory word line NWL1 is not applied to the bit line BL1, and the read selection bit voltage of the bit line BL1 remains 0 [V] do not do.
  • a read non-selection switch voltage of 0 [V] is applied to the switch word line PWL2.
  • the channel region facing the switch gate electrode PG is in an off state (non-conducting state).
  • the read unselected bit voltage of 1.2 [V] (here, 1.2 [V], but the voltage value can be arbitrarily selected in the range of 0 to 1.2 [V]) is applied to the bit line BL2.
  • the read unselected memory voltage of 1.2 [V] which is the same as the read unselected bit voltage, is applied from the memory word lines NWL1 and NWL2 to the memory gate electrode NG. Therefore, even if the memory gate insulating film 8 is broken down, the read / unselected bit voltage of the bit line BL2 does not fluctuate, and it cannot be determined whether or not data is written.
  • the semiconductor memory device 1 can read only the desired data of the antifuse memory 2a.
  • the data is If 0 [V] is applied to the bit line BL2 (non-selected column) to which only the anti-fuse memories 2b and 2d not to be read are connected, the voltage of 1.2 [V] of the memory word line NWL1 is changed to the anti-fuse memory 2b. As a result, the bit line BL2 is charged through, and a surplus current unrelated to reading is generated.
  • the bit line to which only the read unselected memory 2NR is connected remains 1.2 [V]
  • the read selected memory 2R Only the bit line BL1 connected to is discharged to 0 [V] so that the data in the read selection memory 2R can be read.
  • the voltage of 1.2 [V] of the memory word line NWL1 does not charge the bit line BL2 through the antifuse memory 2b, and the generation of surplus current as described above can be prevented.
  • an N-type memory gate electrode NG formed on the memory gate insulating film 8 and a P-type switch gate formed on the switch gate insulating film 7 A PN junction diode is formed by joining the electrode PG, and the breakdown memory voltage applied to the memory gate electrode NG becomes a reverse bias voltage between the memory gate electrode NG and the switch gate electrode PG during the data write operation. I did it.
  • the breakdown memory voltage that causes the breakdown of the memory gate insulating film 8 becomes a reverse bias voltage between the memory gate electrode NG and the switch gate electrode PG.
  • the film thickness of the switch gate insulating film 7 can be reduced without being restricted by the voltage, and accordingly, a high-speed operation of the on / off operation in the channel region at the switch gate electrode PG can be realized at the time of data reading.
  • the data is the same as that of the switch gate insulating film 7 without performing special processing such as ion implantation of impurities into the memory gate insulating film to make it easy to break. Since the memory gate insulating film 8 can be formed with a film quality that is not easily destroyed during reading, even if the read selection memory voltage is repeatedly applied to the memory gate electrode NG, the memory gate insulating film 8 is not easily broken down, and the data The reliability with respect to the read information at the time of reading can be improved.
  • the memory gate electrode NG and the switch gate electrode PG have different work functions, so that the voltage at which the write selection switch voltage of the switch gate electrode PG is lowered by several [V] during the data write operation.
  • the switch gate insulating film 7 can be formed thin as much as the voltage value to the switch gate insulating film 7 can be reduced.
  • the work functions of the switch gate electrode PG and the memory gate electrode NG are constant regardless of miniaturization (scaling) when compared with the same material. Therefore, as the film thickness of the switch gate insulating film 7 and the memory gate insulating film 8 between the gate electrode MG and the well W becomes thinner, the insulating state is maintained from the memory gate insulating film 8 in which dielectric breakdown occurs during the data write operation ( The difference in applied electric field between the switch gate insulating film 7 and the dielectric breakdown does not occur can be significant. At this time, in the antifuse memory 2a, the switch gate insulating film 7 and the memory gate insulating film 8 between the gate electrode MG and the well W can be thinned to reduce the size.
  • the switch gate electrode PG and the memory gate electrode NG are integrally formed so as to be adjacent to each other, so that there is no gap between the switch gate electrode PG and the memory gate electrode NG. Thus, it is possible to reduce the size in the width direction.
  • the switch gate insulating film 7 and the memory gate insulating film 8 can be formed to have the same film thickness.
  • the manufacturing process can be simplified as compared with the antifuse memory (Patent Document 1) that needs to be formed.
  • the antifuse memory 2a includes a switch gate insulating film 7 and a memory gate insulating film.
  • the film thickness of 8 can be formed as thin as the gate insulating film of the control circuit (4 [nm] or less).
  • data writing can be realized with a low voltage of 5 [V] or less.
  • the input / output voltage is, for example, a transistor of 2.5 [V]
  • writing can be realized, and a high voltage element higher than that Do not need.
  • the film thickness of the memory gate insulating film 8 and the switch gate insulating film 7 is 2.5 [nm] or less, for example, data can be written at a low voltage of 3.5 [V] or less. Data can be written with only transistors from [V] to 1.8 [V].
  • FIG. 4 shows a semiconductor memory device 21 according to another embodiment.
  • This is different from the semiconductor memory device 1 according to the above-described embodiment in that one anti-fuse memory 2a, 2b, 2c, 2d shares one memory word line NWL1.
  • NWL1 a semiconductor memory device 21
  • the principle of writing data to the write selection memory 2W and the principle of not writing data to the anti-fuse memory 2b sharing the switch word line PWL1 with the write selection memory 2W in the semiconductor memory device 21 are as described above. This is the same as the embodiment, and the effect obtained by the write selection memory 2W is also the same, so the description thereof is omitted here.
  • the antifuse memories 2c and 2d to which no data is written will be described below based on a principle different from the above-described embodiment.
  • bit line BL1 to which the write selection memory 2W is connected is applied with a destructive bit voltage of 0 [V], and only the antifuse memories 2b and 2d (write non-selection memory 2N) that do not write data are connected.
  • a non-destructive bit voltage of 3 [V] can be applied to the other bit line BL2.
  • a write non-selection switch voltage of 0 [V] can be applied to the switch word line PWL1 to which only the antifuse memories 2c and 2d (write non-selection memory 2N) not writing data are connected.
  • the antifuse memories 2c and 2d to which no data is written are connected to the channel of the well facing the switch gate electrode PG by the 0 [V] write non-select switch voltage applied from the switch word line PWL2 to the switch gate electrode PG.
  • the region is turned off, and the electrical connection between the memory capacitor M and the bit lines BL1 and BL2 is cut off.
  • a destructive memory voltage of 5 [V] is applied from the memory word line NWL1 to the memory gate electrode NG. Therefore, the breakdown memory voltage is transmitted to the well W, and the channel layer CH having a predetermined channel potential can be formed along the periphery of the well surface facing the memory gate electrode NG.
  • the channel layer CH formed on the surface of the well W is depleted around the channel layer CH.
  • the layer D is formed, and the channel layer CH can be insulated from the switch transistor S and the bit line BL1.
  • the channel potential V is about 3.5 to 4 [V].
  • the anti-fuse memory 2c that does not write data, the channel potential of the channel layer CH surrounded by the depletion layer D on the surface of the well W is applied even if a breakdown memory voltage of 5 [V] is applied to the memory gate electrode NG. Since V becomes a high potential, the voltage difference between the memory gate electrode NG and the channel layer CH becomes small, and the dielectric breakdown of the memory gate insulating film 8 can be prevented. Further, the antifuse memory 2d to which no data is written can also prevent the dielectric breakdown of the memory gate insulating film 8 based on the same principle as the antifuse memory 2c described above.
  • the channel potential of the channel layer CH formed in the antifuse memories 2c and 2d is indefinite at the start of the data write operation, so There is a possibility that the voltage applied to the memory gate insulating film 8 in the data write operation varies depending on the voltages of the bit lines BL1 and BL2.
  • the antifuse memories 2c, 2d After applying a reset voltage of, for example, 3 [V] to each bit line BL1, BL2 and each switch word line PWL1, PWL2, the antifuse memories 2c, 2d It is desirable to turn on the switch transistor S and raise the channel potential of the memory capacitor M to about 2.5 [V], and then turn off the switch word line PWL2 and set the bit line BL1 to 0 [V].
  • the channel layer CH of the memory capacitor M is disconnected from the outside by the voltage application from the switch word line PWL2, but the channel potential is fixed corresponding to 3 [V]. .
  • the breakdown memory voltage of 5 [V] is applied to the memory word line NWL1, the channel potential can be further increased by capacitive coupling from the state where the channel potential is fixed.
  • FIG. 6 is a cross-sectional view of an antifuse memory 22 according to another embodiment. It is the schematic which shows a structure.
  • the antifuse memory 22 is different from the antifuse memories 2a, 2b, 2c, and 2d shown in FIG. 2 in that the memory gate electrode NG is placed on the switch gate electrode PG. Yes.
  • the antifuse memory 22 has a switch gate insulating film 7 and a memory gate insulating film 8 formed on the surface of the well W.
  • the switch gate insulating film 7 and the memory gate insulating film 8 And a gate electrode MG1 is formed.
  • the gate electrode MG1 has a configuration in which the memory gate electrode NG1 that forms the memory capacitor M1 is formed on the memory gate insulating film 8, and the switch gate electrode PG that forms the switch transistor S1 is formed on the switch gate insulating film 7. It has the structure made.
  • the gate electrode MG1 is formed with an N-type memory gate electrode NG so as to run from one side surface of the P-type switch gate electrode PG to a part of the upper surface.
  • the switch gate electrode NG1 is joined to form a PN junction diode.
  • the antifuse memory 22 has a switch gate electrode PG having a work function different from that of the memory gate electrode NG1, as in the above-described embodiment.
  • the voltage value of the switch voltage applied from PG to the switch gate insulating film 7 can be reduced.
  • the breakdown memory voltage that causes the dielectric breakdown of the memory gate insulating film 8 becomes a reverse bias voltage between the memory gate electrode NG1 and the switch gate electrode PG.
  • the film thickness of the switch gate insulating film 7 can be reduced without being restricted by the high voltage breakdown memory voltage, and the high speed operation of the on / off operation in the channel region at the switch gate electrode PG can be realized correspondingly. .
  • the antifuse memory 22 also has the same data as the switch gate insulating film 7 without performing special processing such as ion implantation of impurities into the memory gate insulating film to make it easy to break. Since the memory gate insulating film 8 can be formed with a film quality that is difficult to destroy when reading data, even if the read selection memory voltage is repeatedly applied to the memory gate electrode NG1, the memory gate insulating film 8 is not easily broken down, The reliability with respect to the read information at the time of reading can be improved.
  • the memory gate electrode NG1 and the switch gate electrode PG have different work functions, so that the voltage at which the write selection switch voltage of the switch gate electrode PG is lowered by several [V] during the data write operation.
  • the switch gate insulating film 7 can be formed thin as much as the voltage value to the switch gate insulating film 7 can be reduced.
  • FIG. 1 The voltage values shown are examples, and various other voltage values may be applied.
  • all of the plurality of antifuse memories provided in the semiconductor memory devices 1 and 21 are the antifuses of the present invention in which PN junction diodes are formed by the memory gate electrodes NG and NG1 and the switch gate electrode PG.
  • the present invention is not limited to this, and at least one antifuse memory among the plurality of antifuse memories provided in the semiconductor memory device 1 is used.
  • the semiconductor memory device may be an antifuse memory 2a, 2b, 2c, 2d, or 22 according to the present invention.
  • the film thickness of the switch gate insulating film 7 is formed to be the same as the film thickness of the memory gate insulating film 8 has been described.
  • the present invention is not limited to this, and the switch gate insulating film
  • the thickness of the switch gate insulating film and the memory gate insulating film may be various.
  • the film thickness of each of the switch gate insulating film and the memory gate insulating film is preferably 4 [nm] or less, and more preferably 2.5 [nm] or less.
  • the N-type impurity diffusion region 5 is provided in the P-type well W, and the N-type memory gate electrode NG (NG1) is provided as the first conductivity type.
  • the antifuse memories 2a, 2b, 2c and 2d (22) provided with the P-type switch gate electrode PG have been described.
  • the present invention is not limited to this, and a P-type impurity diffusion region is provided in the N-type well.
  • an antifuse memory provided with a P-type memory gate electrode as the first conductivity type and an N-type switch gate electrode as the second conductivity type may be applied.
  • the work function of the N type switch gate electrode PG arranged on the side of the impurity diffusion region 5 connected to the bit line BL1 is P type. Is selected to be smaller than the work function of the memory gate electrode NG.

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Abstract

　メモリゲート絶縁膜（8）を絶縁破壊させる破壊メモリ電圧が、メモリゲート電極（NG）およびスイッチゲート電極（PG）間で逆方向バイアスの電圧となることで、破壊メモリ電圧に拘束されることなく、スイッチゲート絶縁膜（7）の膜厚を薄くし得、その分、データ読み出し時にスイッチゲート電極（PG）でのチャネル領域におけるオンオフ動作の高速動作を実現し得、また、アンチヒューズメモリ（2a）では、従来のようにメモリゲート絶縁膜に対して不純物をイオン注入して破壊し易くする等の特殊な加工処理を行うことなく、スイッチゲート絶縁膜（7）と同様にデータの読み出し時に破壊し難い膜質でメモリゲート絶縁膜（8）を形成し得ることから、仮に読み出し選択メモリ電圧がメモリゲート電極（NG）に繰り返し印加されても、メモリゲート絶縁膜（8）が絶縁破壊され難く、データの読み出し時における読み出し情報に対する信頼性を高めることができる。

Description

アンチヒューズメモリおよび半導体記憶装置
　本発明は、アンチヒューズメモリおよび半導体記憶装置に関する。
　従来、絶縁膜を破壊することにより、1回限りデータの書き込みを行えるアンチヒューズメモリとしては、米国特許第7,402,855号明細書（特許文献1）に示すアンチヒューズメモリが知られている。特許文献1に示すアンチヒューズメモリについては、特願2014-015352の[背景技術]にて図面を用いて詳細に説明されているが、例えば素子分離層と不純物拡散領域とがウエル表面に所定間隔を設けて形成されており、これら素子分離層および不純物拡散領域間のウエル上にスイッチゲート絶縁膜およびメモリゲート絶縁膜を介してゲート電極が形成されている。また、このアンチヒューズメモリには、ゲート電極に段差部が形成されており、スイッチゲート絶縁膜の膜厚が、メモリゲート絶縁膜の膜厚よりも厚くなるように形成されている。
　これによりアンチヒューズメモリでは、データ書き込み時、不純物拡散領域に印加された破壊ワード電圧と、ゲート電極に印加された破壊ビット電圧との電圧差により、膜厚の薄い一方のメモリゲート絶縁膜が絶縁破壊されてデータが書き込まれた状態になるものの、膜厚が厚い他方のスイッチゲート絶縁膜の絶縁状態が維持され得るようになされている。また、このアンチヒューズメモリは、データ読み出し時、膜厚の薄いメモリゲート絶縁膜でのゲート電極とウエルとの電気的な繋がり状態を、不純物拡散領域に接続したビット線の電圧変化を基に判断し、データの書き込み有無を判別し得る。
　また、他のアンチヒューズメモリとしては、米国特許第6,940,751号明細書（特許文献2）のようなアンチヒューズメモリ（特許文献2におけるFIGURE27参照）も考えられている。ここで、この特許文献2のFIGURE27に示したアンチヒューズメモリは、ゲート電極とウエルとの間に形成されたスイッチゲート絶縁膜およびメモリゲート絶縁膜が同じ膜厚に形成されているものの、製造過程において一方のメモリゲート絶縁膜に対し不純物がイオン注入されており、スイッチゲート絶縁膜に比べてメモリゲート絶縁膜の方が絶縁破壊し易いよう、即ち本来何も手を加えなければ維持できたゲート絶縁膜の寿命をイオン注入により悪化させ、メモリゲート絶縁膜の方を積極的に破壊するように形成されている。
　これによりアンチヒューズメモリでは、データ書き込み時、不純物がイオン注入された一方のメモリゲート絶縁膜が絶縁破壊されてデータが書き込まれた状態になるものの、不純物がイオン注入されていない他方のスイッチゲート絶縁膜の絶縁状態が維持され得るようになされている。
米国特許第7,402,855号明細書 米国特許第6,940,751号明細書
　しかしながら、前者の特許文献1におけるアンチヒューズメモリでは、データ書き込み時、破壊ワード電圧と破壊ビット電圧との電圧差が生じても、スイッチゲート絶縁膜が絶縁破壊しないように、当該スイッチゲート絶縁膜の膜厚を十分に厚く形成しておく必要があることから、当該スイッチゲート絶縁膜の膜厚が厚くなる分だけ、データ読み出し時におけるオンオフ動作の高速動作を実現し難いという問題があった。
　この点、後者の特許文献2におけるアンチヒューズでは、スイッチゲート絶縁膜の膜厚と、メモリゲート絶縁膜の膜厚とが同じ膜厚に形成されていることから、上述した特許文献1のアンチヒューズと異なり、データ読み出し時におけるオンオフ動作の高速動作を実現し得るようになされている。
　しかしながら、特許文献2におけるアンチヒューズでは、メモリゲート絶縁膜が破壊し易くなっていることから、データを読み出すためにゲート電極に読み出しゲート電圧が繰り返し印加されると、メモリゲート絶縁膜に対する負担が蓄積してゆき、最終的にはデータ読み出し時にメモリゲート絶縁膜が破壊されてしまう虞もある。このため、特許文献2におけるアンチヒューズでは、データ書き込み時にメモリゲート絶縁膜が破壊されていないにもかかわらず、データ読み出し時にメモリゲート絶縁膜が破壊してしまう虞があることから、データの読み出し時における読み出し情報の信頼性が低下してしまうという問題があった。
　そこで、本発明は以上の点を考慮してなされたもので、読み出し情報に対する信頼性を高めつつ、高速動作を実現し得るアンチヒューズメモリおよび半導体記憶装置を提案することを目的とする。
　かかる課題を解決するため本発明のアンチヒューズメモリは、ビット線が接続された不純物拡散領域が表面に形成されたウエルと、前記ウエル上に形成されたメモリゲート絶縁膜と、前記メモリゲート絶縁膜上に形成され、前記メモリゲート絶縁膜を絶縁破壊させる破壊メモリ電圧が印加される第1導電型のメモリゲート電極と、前記不純物拡散領域と前記メモリゲート絶縁膜との間の前記ウエル上に形成され、かつ該メモリゲート絶縁膜と一体形成されたスイッチゲート絶縁膜と、前記メモリゲート電極とは逆導電型の第2導電型で形成されており、かつ前記スイッチゲート絶縁膜上に形成され、前記メモリゲート電極と接合したスイッチゲート電極とを備え、前記メモリゲート電極に印加された前記破壊メモリ電圧が、前記メモリゲート電極および前記スイッチゲート電極間で逆方向バイアスの電圧となることを特徴とする。
　また、本発明の半導体記憶装置は、複数のスイッチワード線と、複数のメモリワード線とに対して複数のビット線が交差する各交差箇所に、それぞれアンチヒューズメモリが配置されており、前記アンチヒューズメモリが上述したアンチヒューズメモリであることを特徴とする。
　本発明によれば、メモリゲート絶縁膜を絶縁破壊させる破壊メモリ電圧が、メモリゲート電極およびスイッチゲート電極間で逆方向バイアスの電圧となることで、破壊メモリ電圧に拘束されることなくスイッチゲート絶縁膜の膜厚を薄くし得、その分、データ読み出し時にスイッチゲート電極でのチャネル領域におけるオンオフ動作の高速動作を実現し得る。
　また、このアンチヒューズメモリおよび半導体記憶装置では、従来のようにメモリゲート絶縁膜に対して不純物をイオン注入して破壊し易くする等の特殊な加工処理を行うことなく、スイッチゲート絶縁膜と同様にデータの読み出し時に破壊し難い膜質でメモリゲート絶縁膜を形成し得ることから、仮に読み出しメモリ電圧がメモリゲート電極に繰り返し印加されても、メモリゲート絶縁膜が絶縁破壊され難く、データの読み出し時における読み出し情報に対する信頼性を高めることができる。
本発明のアンチヒューズメモリを備えた半導体記憶装置の回路構成と、データ書き込み動作時における各部位の電圧を示す概略図である。 本発明によるアンチヒューズメモリの断面構成を示す概略図である。 データ読み出し動作時における各部位の電圧を示した概略図である。 他の実施の形態による半導体記憶装置の回路構成と、データ書き込み動作時における各部位の電圧を示す概略図である。 図４に示したアンチヒューズメモリにおいて絶縁破壊を阻止する際の説明に供する概略図である。 他の実施の形態によるアンチヒューズメモリの断面構成を示す概略図である。
　以下、本発明を実施するための形態について説明する。なお、説明は以下に示す順序とする。
１．半導体記憶装置およびアンチヒューズメモリの構成
２．データ書き込み動作
３．データ読み出し動作
４．作用および効果
５．他の実施の形態
　５－１．他の実施の形態による半導体記憶装置
　５－２．他の実施の形態によるアンチヒューズメモリの詳細構成
　５－３．その他
　（１）半導体記憶装置およびアンチヒューズメモリの構成
　図１において、1は半導体記憶装置を示し、本発明のアンチヒューズメモリ2a,2b,2c,2dが行列状に配置された構成を有し、例えば複数のスイッチワード線PWL1,PWL2と、当該スイッチワード線PWL1,PWL2と対をなす複数のメモリワード線NWL1,NWL2とが一方向（図１では行方向）に配置されている。また、半導体記憶装置1は、これらスイッチワード線PWL1,PWL2およびメモリワード線NWL1,NWL2と直交するように複数のビット線BL1,BL2が配置されている。半導体記憶装置1は、これらスイッチワード線PWL1,PWL2およびメモリワード線NWL1,NWL2と、ビット線BL1,BL2との交差箇所にそれぞれアンチヒューズメモリ2a,2b,2c,2dが配置されており、スイッチワード線PWL1,PWL2とメモリワード線NWL1,NWL2とビット線BL1,BL2とに各アンチヒューズメモリ2a,2b,2c,2dが接続されている。
　この場合、半導体記憶装置1は、ビット線BL1（BL2）に沿って配置された複数のアンチヒューズメモリ2a,2c（2b,2d）に、当該ビット線BL1（BL2）から所定のビット電圧が一律に印加され得る。また、スイッチワード線PWL1（PWL2）およびメモリワード線NWL1（NWL2）に沿って配置された複数のアンチヒューズメモリ2a,2b（2c,2d）には、スイッチワード線PWL1（PWL2）から所定のスイッチ電圧が一律に印加されるとともに、メモリワード線NWL1（NWL2）から所定のメモリ電圧が一律に印加され得る。
　これにより半導体記憶装置1は、各ビット線BL1,BL2に印加する電圧値と、各スイッチワード線PWL1,PWL2に印加する電圧値と、各メモリワード線NWL1,NWL2に印加する電圧値とを選定することで、複数のアンチヒューズメモリ2a,2b,2c,2dのうち、例えば1行1列目のアンチヒューズメモリ2aにのみデータを書き込んだり、或いは1行1列目のアンチヒューズメモリ2aのデータのみを読み出し得るようになされている。
　ここで、アンチヒューズメモリ2a,2b,2c,2dは全て同一構成を有していることから、ここでは1行1列目のアンチヒューズメモリ2aに着目して以下説明する。アンチヒューズメモリ2aは、スイッチトランジスタSとメモリキャパシタMとを有しており、スイッチトランジスタSに設けられたスイッチゲート電極PGにスイッチワード線PWL1が接続されているとともに、メモリキャパシタMに設けられたメモリゲート電極NGにメモリワード線NWL1が接続されている。
　かかる構成に加えて、本発明のアンチヒューズメモリ2aは、メモリキャパシタMのメモリゲート電極NGがＮ型の第1導電型で形成され、一方、スイッチトランジスタSのスイッチゲート電極PGがＰ型の第2導電型で形成されており、これらＰ型のスイッチゲート電極PGとＮ型のメモリゲート電極NGとが接合されて、スイッチゲート電極PGとメモリゲート電極NGとでＰＮ接合ダイオードを形成している。
　実際上、スイッチトランジスタSは、ウエル上に絶縁部材でなるスイッチゲート絶縁膜7を介してスイッチゲート電極PGが配置された構成を有しており、スイッチゲート電極PGとビット線BL1との電圧差により、スイッチゲート電極PGと対向したウエルのチャネル領域がオン状態（導通状態）に切り替わり、ビット線BL1のビット電圧をメモリキャパシタMのチャネル領域に印加し得る。
　一方、メモリキャパシタMは、ウエル上にスイッチゲート絶縁膜7と一体形成され、かつスイッチゲート絶縁膜7と同層に配置されたメモリゲート絶縁膜8を有しており、当該メモリゲート絶縁膜8上にメモリゲート電極NGが配置された構成を有する。この場合、メモリキャパシタMは、メモリゲート電極NGと、ウエルのチャネル領域との間に生じる電圧差によりメモリゲート絶縁膜8が絶縁破壊し得るように形成されており、当該メモリゲート絶縁膜8が絶縁破壊されることでデータが書き込まれた状態となり得る。
　実際上、図２に示すように、本発明のアンチヒューズメモリ2aは、例えば半導体基板DW上に形成されたＰ型なるウエルWを有し、当該ウエルWの表面に所定間隔を設けて不純物拡散領域5と素子分離層4とが形成されている。不純物拡散領域5は、ウエルWの導電型とは逆導電型のＰ型でなり、表面にビット線BL1が接続された構成を有する。不純物拡散領域5には、ビット線BL1から破壊ビット電圧や、非破壊ビット電圧、読み出し選択ビット電圧等が印加され得るようになされている。
　また、ウエルWには、不純物拡散領域5と素子分離層4との間の表面にチャネル領域があり、当該チャネル領域上に沿ってスイッチゲート絶縁膜7およびメモリゲート絶縁膜8が形成されており、これらスイッチゲート絶縁膜7上とメモリゲート絶縁膜8上とにゲート電極MGが形成されている。
　なお、ゲート電極MGの両側部にはＳｉＯ２等からなるサイドウォール9がそれぞれ形成されており、不純物拡散領域5の一部がサイドウォール9の下部領域に形成されている。因みに、この実施の形態の場合、不純物拡散領域5は、サイドウォール9の下部領域においてゲート電極MGの側面直下まで形成されている。
　ここで、ゲート電極MGは、ビット線BL1が接続された不純物拡散領域5側にスイッチゲート電極PGが配置されているとともに、他方の素子分離層4側にメモリゲート電極NGが配置されており、メモリゲート電極NGの他側面側の一部が素子分離層4上にも対向配置され得るように形成されている。
　また、この実施の形態の場合、ゲート電極MGは、Ｐ型のスイッチゲート電極PGの一側面と、Ｎ型のメモリゲート電極NGの一側面とが接合してＰＮ接合ダイオードを形成しており、メモリゲート電極NGに印加されるメモリ電圧が、スイッチゲート電極PGに印加されるスイッチ電圧よりも高いと、メモリゲート電極NGからスイッチゲート電極PGへの電圧印加が逆方向バイアスの電圧となり、メモリゲート電極NGからスイッチゲート電極PGへの電圧印加を遮断し得るようになされている。
　また、この実施の形態の場合、アンチヒューズメモリ2aは、スイッチゲート電極PGの仕事関数と、メモリゲート電極NGの仕事関数とが異なっており、スイッチゲート電極PGからスイッチゲート絶縁膜7に印加される実効的なスイッチ電圧（実効電圧）が仕事関数差分変化し、低減し得るように構成されている。
　例えば、ウエルWがＰ型で形成されている場合には、ビット線BL1が接続された不純物拡散領域5側に配置されているスイッチゲート電極PGの仕事関数が、メモリゲート電極NGの仕事関数よりも大きくなるよう選定されている。　ここで、スイッチゲート電極PGおよびメモリゲート電極NGの仕事関数の関係については、以下のように考えることもできる。アンチヒューズメモリ2aは、メモリゲート電極NGとウエルWとの仕事関数の差を、スイッチゲート電極PGとウエルWとの仕事関数の差よりも大きく選定することにより、後述するデータ書き込み時に、スイッチゲート絶縁膜7に対して印加される電圧を緩和させ得るとともに、一段と大きい実効電圧をメモリゲート絶縁膜8に印加し得るようになされている。
　なお、ゲート電極MGは、スイッチゲート電極PGおよびメモリゲート電極NGが同じ膜厚に形成されており、スイッチゲート電極PGの底部と、メモリゲート電極NGの底部とに段差がなく面一に形成されている。これにより、ゲート電極MGは、チャネル領域において、ウエルWおよびスイッチゲート電極PG間に形成されたスイッチゲート絶縁膜7の膜厚と、ウエルWおよびメモリゲート電極NG間に形成されたメモリゲート絶縁膜8の膜厚とがほぼ同一の膜厚に選定されている。
　因みに、このようなアンチヒューズメモリ2a,2b,2c,2dを有した半導体記憶装置1は、一般的な半導体製造プロセスに加え、ゲート電極MGを形成する際、フォトリソグラフィ技術およびイオン注入法を利用することにより、ポリシリコンゲート領域にＮ型不純物またはＰ型不純物をイオン注入で打ち分け、ゲート電極MGの一方の領域にＰ型のスイッチゲート電極PGを形成し、当該ゲート電極MGの他方の領域に、スイッチゲート電極PGとは仕事関数と導電型が異なる、Ｎ型のメモリゲート電極NGを形成し得る。
　（２）データ書き込み動作
　次に、図１に示した半導体記憶装置1において、例えば1行1列目のアンチヒューズメモリ2aにだけデータを書き込む場合について以下説明する。なお、ここでは、データを書き込むアンチヒューズメモリ2aを、書き込み選択メモリ2Wとも呼び、一方、データを書き込まないアンチヒューズメモリ2b,2c,2dを、書き込み非選択メモリ2Nとも呼ぶ。この場合、書き込み選択メモリ2Wが接続されたビット線BL1には0[V]の破壊ビット電圧が印加され、同じく書き込み選択メモリ2Wが接続されたスイッチワード線PWL1には3[V]の書き込み選択スイッチ電圧が印加され得る。また、同じく書き込み選択メモリ2Wに接続されたメモリワード線NWL1には5[V]の破壊メモリ電圧が印加され得る。
　一方、データを書き込まないアンチヒューズメモリ2b,2d(書き込み非選択メモリ2N)のみが接続された他のビット線BL2には、3[V]の非破壊ビット電圧が印加され得る。また、データを書き込まないアンチヒューズメモリ2c,2d（書き込み非選択メモリ2N）のみが接続されたスイッチワード線PWL2には、0[V]の書き込み非選択スイッチ電圧が印加され、当該書き込み非選択メモリ2Nのみが接続されたメモリワード線NWL2には、0[V]の非破壊メモリ電圧が印加され得る。なお、この場合、アンチヒューズメモリ2a,2b,2c,2dが形成されているウエルには0[V]の基板電圧が印加され得る。
　書き込み選択メモリ2Wでは、スイッチワード線PWL1からスイッチゲート電極PGに印加された3[V]の書き込み選択スイッチ電圧によって、スイッチゲート電極PGと対向したウエルWのチャネル領域がオン状態になる。また、書き込み選択メモリ2Wは、メモリワード線NWL1からメモリゲート電極NGに印加された5[V]の破壊メモリ電圧によって、メモリゲート電極NGと対向したウエルWのチャネル領域もオン状態になる。
　この際、書き込み選択メモリ2Wには、ビット線BL1から不純物拡散領域5に0[V]の破壊ビット電圧が印加されていることから、スイッチゲート電極PGおよびメモリゲート電極NGと対向するオン状態となった各チャネル領域が0[V]の破壊ビット電圧となり、その結果、メモリゲート電極NGと、当該メモリゲート電極NGと対向したチャネル領域との間に、破壊ワード電圧および破壊ビット電圧による5[V]の電圧差が生じ得る。
　この際、書き込み選択メモリ2Wは、Ｎ型のメモリゲート電極NGと、Ｐ型のスイッチゲート電極PGとが接合してＰＮ接合ダイオードを形成していることから、メモリゲート絶縁膜8を絶縁破壊させるためにメモリゲート電極NGに印加された高電圧の破壊メモリ電圧が、メモリゲート電極NGおよびスイッチゲート電極PG間で逆方向バイアスの電圧となり、メモリゲート電極NGからスイッチゲート電極PGへ印加されない。
　これにより、書き込み選択メモリ2Wは、メモリゲート電極NGの配置領域にだけ、破壊ビット電圧および破壊ワード電圧による電圧差が生じ、メモリゲート電極NG下部のメモリゲート絶縁膜8だけを絶縁破壊させ、メモリゲート電極NGと不純物拡散領域5とが低抵抗で導通状態となり、データが書き込まれた状態となり得る。
　このように、書き込み選択メモリ2Wは、メモリゲート電極NGに印加される高電圧の破壊メモリ電圧に拘束されることなく、チャネル領域をオン状態にさせるのに必要な最低電圧の書き込み選択スイッチ電圧をスイッチゲート電極PGに印加し得ることから、スイッチゲート絶縁膜7の膜厚を薄く形成しても、破壊メモリ電圧によって当該スイッチゲート絶縁膜7が絶縁破壊されることなく、絶縁状態がそのまま維持され得る。
　また、この実施の形態の場合、書き込み選択メモリ2Wは、スイッチゲート電極PGとメモリゲート電極NGとの仕事関数が異なっており、スイッチゲート電極PGからスイッチゲート絶縁膜7にかかる実効的な電圧をさらに低減し得ることから、スイッチゲート絶縁膜7に対する電圧による負担蓄積を抑制し得る。
　例えば、この実施の形態の場合、書き込み選択メモリ2Wでは、メモリゲート電極NGに印加される破壊メモリ電圧が5[V]に選定され、スイッチゲート電極PGに印加される書き込み選択スイッチ電圧が3[V]に選定されていることから、スイッチゲート電極PGに印加する電圧値をメモリゲート電極NGの電圧値よりも2[V]も低減できるとともに、さらに仕事関数の違いからメモリゲート電極NGからメモリゲート絶縁膜8へかかる実効的な電圧値を約1[V]も下げることができる。かくして書き込み選択メモリ2Wでは、スイッチゲート絶縁膜7にかかる電圧値を、メモリゲート絶縁膜8に生じる5[V]の電圧差に比べて、合計で約3[V]も下がった2[V]にできる。かくして、書き込み選択メモリ2Wでは、データ書き込み動作時、メモリゲート絶縁膜8を絶縁破壊させつつ、スイッチゲート絶縁膜7に加わる電圧を緩和させることができ、その分、スイッチゲート絶縁膜7の膜厚を薄膜化し得る。
　因みに、書き込み選択メモリ2Wとスイッチワード線PWL1およびメモリワード線NWL1を共有する、データを書き込まないアンチヒューズメモリ2bでは、ビット線BL2から電圧値の高い3[V]の非破壊ビット電圧が印加されることから、メモリゲート電極NGに5[V]の破壊ワード電圧が印加されても、メモリゲート電極NGとビット線BL2との電圧差が小さくなるため、メモリゲート電極NG下部のメモリゲート絶縁膜8が絶縁破壊されずに絶縁状態のままとなり、データが書き込まれない状態が維持され得る。
　一方、0[V]の非破壊メモリ電圧が印加されるその他のアンチヒューズメモリ2c,2dでは、メモリワード線NWL2に0[V]が印加されていることから、メモリゲート電極NGと、0[V]の基板電圧が印加されているウエルとの電圧差が生じず、メモリゲート電極NG下部のメモリゲート絶縁膜8が絶縁破壊されずに絶縁状態のままとなり、データが書き込まれない状態が維持され得る。かくして、半導体記憶装置1では、行列状に配置されたアンチヒューズメモリ2a,2b,2c,2dのうち、所望するアンチヒューズメモリ2aにだけデータを書き込むことができる。
　（３）データ読み出し動作
　次に、この半導体記憶装置1において、例えば図１との対応部分に同一符号を付して示す図３のように、1行1列目に配置されたアンチヒューズメモリ2aのデータを読み出し、他のアンチヒューズメモリ2b,2c,2dのデータは読み出さない場合について説明する。なお、以下、データを読み出すアンチヒューズメモリ2aを読み出し選択メモリ2Rと呼び、データを読み出さないアンチヒューズメモリ2b,2c,2dを読み出し非選択メモリ2NRと呼ぶ。
　この実施の形態の場合、半導体記憶装置1は、先ず始めに全てのビット線を1.2[V]に充電した後、読み出し選択メモリ2Rに接続されたビット線BL1に0[V]の読み出し選択ビット電圧が印加され、一方、読み出し非選択メモリ2NRのみが接続された他のビット線BL2に1.2[V]の読み出し非選択ビット電圧が印加され得る。
　また、この際、半導体記憶装置1では、読み出し選択メモリ2Rが接続されたスイッチワード線PWL1に1.2[V]の読み出し選択スイッチ電圧が印加され、同じく読み出し選択メモリ2Rが接続されたメモリワード線NWL1に1.2[V]の読み出し選択メモリ電圧が印加され得る。これにより読み出し選択メモリ2Rは、スイッチワード線PWL1からスイッチゲート電極PGに1.2[V]の読み出し選択スイッチ電圧が印加されることから、当該スイッチゲート電極PGと対向するチャネル領域がオン状態になり得る。
　この際、例えば読み出し選択メモリ2Rのメモリゲート絶縁膜8が絶縁破壊されている（データが書き込まれている）場合には、メモリゲート電極NGと対向するチャネル領域がメモリゲート電極NGと同電位（この場合、読み出し選択メモリ電圧である1.2[V]）となり、当該スイッチゲート電極PGと対向するオン状態のチャネル領域を介して読み出し選択メモリ電圧がビット線BL1に印加され得る。かくして、ビット線BL1では、読み出し選択ビット電圧がLowからHighに変化（例えば0[V]から0.7[V]へと変化）し得る。
　一方、読み出し選択メモリ2Rのメモリゲート絶縁膜8が絶縁破壊されていない（データが書き込まれていない）場合には、メモリゲート電極NGとチャネル領域とが非導通状態となるため、スイッチゲート電極PGと対向するチャネル領域がオン状態となっていても、メモリワード線NWL1からの読み出し選択メモリ電圧がビット線BL1に印加されず、当該ビット線BL1の読み出し選択ビット電圧が0[V]のまま変化しない。かくして、半導体記憶装置1では、ビット線BL1の電圧値の変化を基に、読み出し選択メモリ2Rにデータが書き込まれているか否かを判断し得る。
　なお、この際、読み出し選択メモリ2Rとビット線BL1を共有する、データを読み出さないアンチヒューズメモリ2cでは、スイッチワード線PWL2に0[V]の読み出し非選択スイッチ電圧が印加されていることから、スイッチゲート電極PGと対向するチャネル領域がオフ状態（非導通状態）になっている。これによりアンチヒューズメモリ2cは、メモリキャパシタMとビット線BL1との電気的な接続がスイッチトランジスタSにより遮断され、読み出し選択メモリ2Rと共有するビット線BL1の読み出し選択ビット電圧に影響を及ぼさない。
　一方、1.2[V]の読み出し非選択ビット電圧（ここでは1.2[V]としたが、0～1.2[V]の範囲で任意に電圧値を選定可能である）が印加されたビット線BL2に接続された、データを読み出さないアンチヒューズメモリ2b,2dでは、いずれもメモリワード線NWL1,NWL2からメモリゲート電極NGに、読み出し非選択ビット電圧と同じ1.2[V]の読み出し非選択メモリ電圧が印加されていることから、仮にメモリゲート絶縁膜8が絶縁破壊されていても、ビット線BL2の読み出し非選択ビット電圧が変動することなく、データの書き込み有無が判断され得ない。かくして半導体記憶装置1では、所望するアンチヒューズメモリ2aのデータだけを読み出すことができる。
　なお、この実施の形態の場合、データ読み出し動作時に、アンチヒューズメモリ2bのメモリゲート絶縁膜8が絶縁破壊されて、メモリゲート電極NGおよびチャネル領域間に導通経路が形成されているときには、データを読み出さないアンチヒューズメモリ2b,2dのみが接続されたビット線BL2(非選択列)に0[V]が印加されてしまうと、メモリワード線NWL1の1.2[V]の電圧が、アンチヒューズメモリ2bを通じてビット線BL2を充電することになり、読み出しに無関係な余剰電流が発生してしまう。
　そこで、本発明では、初めにビット線BL1,BL2を両方とも1.2[V]に充電した後、読み出し非選択メモリ2NRのみが接続されたビット線を1.2[V]のままとし、読み出し選択メモリ2Rに接続されたビット線BL1のみを0[V]にディスチャージして、当該読み出し選択メモリ2Rのデータを読み出し得るようになされている。これにより、メモリワード線NWL1の1.2[V]の電圧が、アンチヒューズメモリ2bを通じてビット線BL2を充電することがなく、上述したような余剰電流の発生を防止し得る。
　（４）作用および効果
　以上の構成において、例えばアンチヒューズメモリ2aでは、メモリゲート絶縁膜8上に形成したＮ型のメモリゲート電極NGと、スイッチゲート絶縁膜7上に形成したＰ型のスイッチゲート電極PGとを接合してＰＮ接合ダイオードを形成し、データ書き込み動作時、メモリゲート電極NGに印加された破壊メモリ電圧が、メモリゲート電極NGおよびスイッチゲート電極PG間で逆方向バイアスの電圧となるようにした。
　このように、アンチヒューズメモリ2aでは、メモリゲート絶縁膜8を絶縁破壊させる破壊メモリ電圧が、メモリゲート電極NGおよびスイッチゲート電極PG間で逆方向バイアスの電圧となることで、高電圧の破壊メモリ電圧に拘束されることなく、スイッチゲート絶縁膜7の膜厚を薄く形成し得、その分、データ読み出し時にスイッチゲート電極PGでのチャネル領域におけるオンオフ動作の高速動作を実現し得る。
　また、このアンチヒューズメモリ2aでは、従来のようにメモリゲート絶縁膜に対して不純物をイオン注入して破壊し易くする等の特殊な加工処理を行うことなく、スイッチゲート絶縁膜7と同様にデータの読み出し時に破壊し難い膜質でメモリゲート絶縁膜8を形成し得ることから、仮に読み出し選択メモリ電圧がメモリゲート電極NGに繰り返し印加されても、メモリゲート絶縁膜8が絶縁破壊され難く、データの読み出し時における読み出し情報に対する信頼性を高めることができる。
　さらに、このアンチヒューズメモリ2aでは、メモリゲート電極NGおよびスイッチゲート電極PGを異なる仕事関数としたことにより、データ書き込み動作時、スイッチゲート電極PGの書き込み選択スイッチ電圧が数[V]下がった電圧を、スイッチゲート絶縁膜7に印加し得、当該スイッチゲート絶縁膜7に対する電圧値を低減できた分、スイッチゲート絶縁膜7の膜厚を薄く形成し得る。
　なお、スイッチゲート電極PGおよびメモリゲート電極NGの仕事関数は、同じ材料で比較すると、微細化（スケーリング）によらず一定である。そのため、ゲート電極MGおよびウエルW間のスイッチゲート絶縁膜7およびメモリゲート絶縁膜8の膜厚が薄くなるほど、データ書き込み動作時、絶縁破壊が起こるメモリゲート絶縁膜8と、絶縁状態を維持する（絶縁破壊が起こらない）スイッチゲート絶縁膜7とでの印加電界の差が顕著になり得る。この際、アンチヒューズメモリ2aでは、ゲート電極MGおよびウエルW間のスイッチゲート絶縁膜7およびメモリゲート絶縁膜8の膜厚を薄くして小型化を図ることができる。
　また、このアンチヒューズメモリ2aでは、スイッチゲート電極PGとメモリゲート電極NGとが隣接するように一体成形されていることから、これらスイッチゲート電極PGおよびメモリゲート電極NG間に隙間がない分、全体として幅方向に小型化を図ることができる。
　さらに、このアンチヒューズメモリ2aでは、スイッチゲート絶縁膜7およびメモリゲート絶縁膜8の各膜厚を同じ膜厚に形成できることから、従来のように膜厚が異なるスイッチゲート絶縁膜およびメモリゲート絶縁膜を形成する必要があるアンチヒューズメモリ（特許文献1）に比べて、製造プロセスを簡素化し得る。
　因みに、例えばこのアンチヒューズメモリ2aを制御する制御回路に設けたトランジスタのゲート絶縁膜が4［nm］以下であるとした場合、このアンチヒューズメモリ2aでは、スイッチゲート絶縁膜7およびメモリゲート絶縁膜8の膜厚を当該制御回路のゲート絶縁膜と同じ薄い膜厚（4［nm］以下）に形成し得、例えば5［V］以下の低電圧でデータ書き込みを実現できる。
　この場合、アンチヒューズメモリ2a,2b,2c,2dを搭載する半導体記憶装置1においては、その入出力電圧として、例えば2.5[V]のトランジスタがあれば書き込みが実現でき、それ以上の高耐圧素子を必要としない。さらにはメモリゲート絶縁膜8およびスイッチゲート絶縁膜7の膜厚を2.5［nm］以下とした場合、例えば3.5[V]以下の低電圧でデータの書き込みを実現でき、入出力素子として、例えば1.5[V]から1.8[V]のトランジスタのみでデータの書きき込みを実現できる。
　また、このアンチヒューズメモリ2a,2b,2c,2dでは、上述したようにアンチヒューズメモリ2a,2b,2c,2dを制御する制御回路に設けたトランジスタのゲート絶縁膜と、スイッチゲート絶縁膜7およびメモリゲート絶縁膜8との膜厚を全て同じに形成し得ることから、アンチヒューズメモリ2a,2b,2c,2dを製造する専用プロセスを設けることなく、当該制御回路を製造する半導体製造プロセスにより同時に製造し得、かくして制御回路およびアンチヒューズメモリ2a,2b,2c,2dを両方実装した半導体記憶装置を容易に製造できる。
　（５）他の実施の形態
　（５－１）他の実施の形態による半導体記憶装置
　図１との対応部分に同一符号を付して示す図４は、他の実施の形態による半導体記憶装置21を示し、上述した実施の形態による半導体記憶装置1とは、全てのアンチヒューズメモリ2a,2b,2c,2dで1本のメモリワード線NWL1を共有している点で相違している。このような半導体記憶装置21において、1行1列目のアンチヒューズメモリ2aにのみデータを書き込み、他のアンチヒューズメモリにはデータを書き込まない場合には、全てのアンチヒューズメモリ2a,2b,2c,2dで共有するメモリワード線NWL1に5[V]の破壊メモリ電圧が印加され得る。
　この場合、半導体記憶装置21において、書き込み選択メモリ2Wにデータを書き込む原理や、当該書き込み選択メモリ2Wとスイッチワード線PWL1を共有するアンチヒューズメモリ2bにデータを書き込まない原理については、上述した実施の形態と同様であり、また、書き込み選択メモリ2Wにて得られる効果も同様であることから、ここではその説明は省略する。ここでは、上述した実施の形態とは異なる原理によって、データが書き込まれないアンチヒューズメモリ2c,2dに着目して以下説明する。
　この場合、書き込み選択メモリ2Wが接続されたビット線BL1には0[V]の破壊ビット電圧が印加され、データを書き込まないアンチヒューズメモリ2b,2d(書き込み非選択メモリ2N)のみが接続された他のビット線BL2には、3[V]の非破壊ビット電圧が印加され得る。また、データを書き込まないアンチヒューズメモリ2c,2d（書き込み非選択メモリ2N）のみが接続されたスイッチワード線PWL1には、0[V]の書き込み非選択スイッチ電圧が印加され得る。
　これにより、データが書き込まれないアンチヒューズメモリ2c,2dは、スイッチワード線PWL2からスイッチゲート電極PGに印加される0[V]の書き込み非選択スイッチ電圧によってスイッチゲート電極PGと対向するウエルのチャネル領域がオフ状態となり、メモリキャパシタMとビット線BL1,BL2との電気的な接続を遮断する。
　これにより、図２との対応部分に同一符号を付して示す図５のように、例えばアンチヒューズメモリ2cでは、メモリワード線NWL1からメモリゲート電極NGに5[V]の破壊メモリ電圧が印加されていることから、当該破壊メモリ電圧がウエルWにまで伝わり、当該メモリゲート電極NGと対向するウエル表面周辺に沿って所定のチャネル電位となったチャネル層CHを形成し得る。
　また、この際、データを書き込まないアンチヒューズメモリ2cでは、メモリキャパシタMとビット線BL1との電気的な接続が遮断されていることから、ウエルW表面に形成されたチャネル層CHの周辺に空乏層Dが形成され、当該チャネル層CHがスイッチトランジスタSやビット線BL1から絶縁され得る。
　ここで、メモリゲート電極NGとメモリゲート絶縁膜8とにより得られる容量（以下、ゲート絶縁膜容量と呼ぶ）C2は、ウエルW内に形成され、かつチャネル層CHを囲う空乏層Dの容量（以下、空乏層容量と呼ぶ）C1の3倍（すなわちC2＝3×C1）であると仮定すると、チャネル層CHのチャネル電位Vは、チャネル電位V=（メモリゲート電極のメモリ電圧MV-基板電圧CN）×（ゲート絶縁膜容量C2／（空乏層容量C1＋ゲート絶縁膜容量C2））の式より求めることができる。
　従って、この実施の形態の場合、基板電圧CVが0[V]であり、メモリゲート電極NGのメモリ電圧MVが5[V]であることから、チャネル電位Vは約3.5～4[V]程度まで上昇する。これにより、データを書き込まないアンチヒューズメモリ2cでは、メモリゲート電極NGに5[V]の破壊メモリ電圧が印加されても、ウエルW表面にて空乏層Dに囲まれたチャネル層CHのチャネル電位Vが高電位となることから、メモリゲート電極NGおよびチャネル層CH間の電圧差が小さくなり、メモリゲート絶縁膜8の絶縁破壊を防止し得る。また、データを書き込まないアンチヒューズメモリ2dも、上述したアンチヒューズメモリ2cと同様の原理によりメモリゲート絶縁膜8の絶縁破壊を防止し得る。
　但し、このような原理でアンチヒューズメモリ2c,2dにデータを書き込まない場合、アンチヒューズメモリ2c,2dに形成されるチャネル層CHのチャネル電位は、データ書き込み動作開始時点で不定のため、実際のデータ書き込み動作におけるメモリゲート絶縁膜8にかかる電圧がビット線BL1,BL2の電圧によって変動する虞がある。
　そこで、図４に示すように、先ず初めに各ビット線BL1,BL2と、各スイッチワード線PWL1,PWL2とには、例えば3[V]のリセット電圧を印加した後、アンチヒューズメモリ2c,2dのスイッチトランジスタSをオン状態にしてメモリキャパシタMのチャネル電位を2.5[V]程度まで上昇させて、その後、スイッチワード線PWL2をオフにし、ビット線BL1を0[V]にすることが望ましい。これによりデータを書き込まないアンチヒューズメモリ2c,2dでは、スイッチワード線PWL2からの電圧印加によりメモリキャパシタMのチャネル層CHが外部と遮断されるが、3[V]相当にチャネル電位が固定される。ここでメモリワード線NWL1に5[V]の破壊メモリ電圧が印加されることから、チャネル電位が固定された状態から容量結合によってさらにチャネル電位を上げることができる。
　（５－２）他の実施の形態によるアンチヒューズメモリの詳細構成
　ここで、図２との対応部分に同一符号を付して示す図６は、他の実施の形態によるアンチヒューズメモリ22の断面構成を示す概略図である。このアンチヒューズメモリ22は、上述した図２に示したアンチヒューズメモリ2a,2b,2c,2dとは、メモリゲート電極NGがスイッチゲート電極PGに乗り上げた形状を有している点で相違している。
　アンチヒューズメモリ22は、上述した実施の形態と同様に、ウエルW表面にスイッチゲート絶縁膜7およびメモリゲート絶縁膜8が形成されており、これらスイッチゲート絶縁膜7上とメモリゲート絶縁膜8上とにゲート電極MG1が形成されている。ゲート電極MG1は、メモリキャパシタM1を形成するメモリゲート電極NG1がメモリゲート絶縁膜8上に形成された構成を有するとともに、スイッチトランジスタS1を形成するスイッチゲート電極PGがスイッチゲート絶縁膜7上に形成された構成を有する。
　また、この実施の形態の場合、ゲート電極MG1は、Ｐ型のスイッチゲート電極PGの一側面から上面一部に乗り上げるようにＮ型のメモリゲート電極NGが形成されており、メモリゲート電極PGとスイッチゲート電極NG1とが接合してＰＮ接合ダイオードを形成している。これにより、ゲート電極MG1でも、メモリゲート電極NG1に印加されるメモリ電圧が、スイッチゲート電極PGに印加されるスイッチ電圧よりも高いと、メモリゲート電極NG1からスイッチゲート電極PGへの電圧印加が逆方向バイアスの電圧となり、メモリゲート電極NG1からスイッチゲート電極PGへの電圧印加を遮断し得るようになされている。
　また、この実施の形態の場合でも、アンチヒューズメモリ22は、上述した実施の形態と同様に、スイッチゲート電極PGの仕事関数と、メモリゲート電極NG1の仕事関数とが異なっており、スイッチゲート電極PGからスイッチゲート絶縁膜7に印加されるスイッチ電圧の電圧値を低減し得るように構成されている。
　以上の構成において、図６に示したアンチヒューズメモリ22でも、メモリゲート絶縁膜8を絶縁破壊させる破壊メモリ電圧が、メモリゲート電極NG1およびスイッチゲート電極PG間で逆方向バイアスの電圧となるため、高電圧の破壊メモリ電圧に拘束されることなく、スイッチゲート絶縁膜7の膜厚を薄くし得、その分、データ読み出し時にスイッチゲート電極PGでのチャネル領域におけるオンオフ動作の高速動作を実現し得る。
　また、このアンチヒューズメモリ22でも、従来のようにメモリゲート絶縁膜に対して不純物をイオン注入して破壊し易くする等の特殊な加工処理を行うことなく、スイッチゲート絶縁膜7と同様にデータの読み出し時に破壊し難い膜質でメモリゲート絶縁膜8を形成し得ることから、仮に読み出し選択メモリ電圧がメモリゲート電極NG1に繰り返し印加されても、メモリゲート絶縁膜8が絶縁破壊され難く、データの読み出し時における読み出し情報に対する信頼性を高めることができる。
　さらに、このアンチヒューズメモリ22でも、メモリゲート電極NG1およびスイッチゲート電極PGを異なる仕事関数としたことにより、データ書き込み動作時、スイッチゲート電極PGの書き込み選択スイッチ電圧が数[V]下がった電圧を、スイッチゲート絶縁膜7に印加し得、当該スイッチゲート絶縁膜7に対する電圧値を低減できた分、スイッチゲート絶縁膜7の膜厚を薄く形成し得る。
　（５－３）その他
　なお、本発明は、本実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能であり、例えば、図１や図３、４に示した電圧値は一例であり、その他種々の電圧値を適用してもよい。
　また、上述した実施の形態においては、半導体記憶装置1,21に設けた複数のアンチヒューズメモリ全てを、メモリゲート電極NG,NG1およびスイッチゲート電極PGでＰＮ接合ダイオードを形成した本発明のアンチヒューズメモリ2a,2b,2c,2d,22とした場合について述べたが、本発明はこれに限らず、半導体記憶装置1に設けた複数のアンチヒューズメモリのうち、少なくとも1つ以上のアンチヒューズメモリを、本発明のアンチヒューズメモリ2a,2b,2c,2d,22とした半導体記憶装置であってもよい。
　また、上述した実施の形態においては、スイッチゲート絶縁膜7の膜厚が、メモリゲート絶縁膜8の膜厚と同じに形成した場合について述べたが、本発明はこれに限らず、スイッチゲート絶縁膜の膜厚が、メモリゲート絶縁膜の膜厚以下に形成されていれば、スイッチゲート絶縁膜およびメモリゲート絶縁膜の膜厚を種々の膜厚としてよい。ただし、スイッチゲート絶縁膜およびメモリゲート絶縁膜の膜厚としては、いずれも4[nm]以下であることが好ましく、さらには2.5[nm]以下であることがより好ましい。
　さらに、上述した実施の形態においては、Ｐ型のウエルWにＮ型の不純物拡散領域5を設け、さらに第1導電型としてＮ型としたメモリゲート電極NG（NG1）と、第2導電型としてＰ型としたスイッチゲート電極PGとを設けたアンチヒューズメモリ2a,2b,2c,2d（22）について述べたが、本発明はこれに限らず、Ｎ型のウエルにＰ型の不純物拡散領域を設け、さらに第1導電型としてＰ型としたメモリゲート電極と、第2導電型としてＮ型としたスイッチゲート電極とを設けたアンチヒューズメモリを適用してもよい。
　なお、この場合、ウエルWがＮ型で形成されている場合には、ビット線BL1が接続された不純物拡散領域5側に配置されているＮ型のスイッチゲート電極PGの仕事関数が、Ｐ型のメモリゲート電極NGの仕事関数よりも小さくなるよう選定されている。これにより、このようなアンチヒューズメモリでも、スイッチゲート電極からスイッチゲート絶縁膜に印加される実効的なスイッチ電圧（実効電圧）が仕事関数差分変化して、スイッチゲート絶縁膜に対する実効電圧を低減し得る。
　1,21　半導体記憶装置
　2a,2b,2c,2d,22　アンチヒューズメモリ
　5　不純物拡散領域
　7　スイッチゲート絶縁膜
　8　メモリゲート絶縁膜
　W　ウエル
　PGスイッチゲート電極
　NG,NG1　メモリゲート電極
　BL1,BL2　ビット線
　PWL1,PWL2　スイッチワード線
　NWL1,NWL2　メモリワード線

Claims (6)

  1. 　ビット線が接続された不純物拡散領域が表面に形成されたウエルと、
    　前記ウエル上に形成されたメモリゲート絶縁膜と、
    　前記メモリゲート絶縁膜上に形成され、前記メモリゲート絶縁膜を絶縁破壊させる破壊メモリ電圧が印加される第1導電型のメモリゲート電極と、
    　前記不純物拡散領域と前記メモリゲート絶縁膜との間の前記ウエル上に形成され、かつ該メモリゲート絶縁膜と一体形成されたスイッチゲート絶縁膜と、
    　前記メモリゲート電極とは逆導電型の第2導電型で形成されており、かつ前記スイッチゲート絶縁膜上に形成され、前記メモリゲート電極と接合したスイッチゲート電極とを備え、
    　前記メモリゲート電極に印加された前記破壊メモリ電圧が、前記メモリゲート電極および前記スイッチゲート電極間で逆方向バイアスの電圧となる
    　ことを特徴とするアンチヒューズメモリ。
  2. 　前記スイッチゲート電極と対向する前記ウエルのチャネル領域が導通状態に切り替わり、前記ビット線からの破壊ビット電圧が、前記メモリゲート電極と対向する前記ウエルのチャネル領域に印加され、該チャネル領域の破壊ビット電圧と、前記メモリゲート電極の破壊メモリ電圧との電圧差によって前記メモリゲート絶縁膜を絶縁破壊させる
    　ことを特徴とする請求項1記載のアンチヒューズメモリ。
  3. 　前記スイッチゲート絶縁膜の膜厚は、前記メモリゲート絶縁膜の膜厚以下に形成されている
    　ことを特徴とする請求項1または2記載のアンチヒューズメモリ。
  4. 　前記メモリゲート電極の仕事関数と前記スイッチゲート電極の仕事関数とが異なることにより、仕事関数差分、前記スイッチゲート電極から前記スイッチゲート絶縁膜へ印加される実効的な電圧が低減されている
    　ことを特徴とする請求項1～3のうちいずれか1項記載のアンチヒューズメモリ。
  5. 　複数のスイッチワード線と、複数のメモリワード線とに対して複数のビット線が交差する各交差箇所に、それぞれアンチヒューズメモリが配置されており、
    　前記アンチヒューズメモリが請求項1～4のうちいずれか1項記載のアンチヒューズメモリである
    　ことを特徴とする半導体記憶装置。
  6. 　一の前記スイッチワード線を共有する複数の前記アンチヒューズメモリと、他の前記スイッチワード線を共有する他の複数の前記アンチヒューズメモリとで、前記メモリワード線を共有している
    　ことを特徴とする請求項5記載の半導体記憶装置。
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