CN108766964A - Ldmos静电保护器件 - Google Patents
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Abstract
本发明提供一种LDMOS静电保护器件，包括衬底，衬底上设有深N阱，深N阱内从左到右依次设有第一P阱、第三N+注入区、第三P+注入区和第四N+注入区，第一P阱内从左到右依次设有第一P+注入区、第一N+注入区、第二N+注入区和第二P+注入区；第二N+注入区和第二P+注入区互相连接；第一P+注入区、第一N+注入区连接阴极；第三P+注入区、第四N+注入区连接阳极，第三P+注入区、深N阱、第一P阱构成第一PNP型晶体管；深N阱、第一P阱、第一N+注入区构成第一NPN型晶体管；第二N+注入区、第一P阱、第一N+注入区构成第二NPN型晶体管。本发明能够在不牺牲SCR结构较强泄放电流能力的同时提高维持电压，避免LDMOS器件发生闩锁，维持鲁棒性。
Description
技术领域
本发明涉及集成电路静电防护技术领域，特别是涉及一种LDMOS静电保护器件。
背景技术
LDMOS(Laterally Diffused Metal Oxide Semiconductor，横向扩散金属氧化物半导体)器件广泛应用于电源管理芯片，如DC-DC转换器、AC-DC转换器等。随着集成电路向高速、高压方向发展，LDMOS器件的静电保护能力弱成为限制其发展的瓶颈。因此，如何提高LDMOS器件的静电保护能力(Electro-Static discharge，ESD)，成为研究的热点。
在传统的LDMOS静电保护器件中，通常引入二极管来增强其静电泄放能力，请参阅图3，但其触发电压较低，且面积较大，会影响器件的工作速度。 GGNMOS(gate-groundedNMOS，栅极接地NMOS管)器件利用NMOS的寄生双极放大效应，有利于泄放大电流，但其容易出现多指导通不均匀和鲁棒性较差的问题。可控硅整流器件(Silicon ControlledRectifier，SCR)利用PNPN 结构的正反馈作用，具有较强的静电泄放能力，受到了广泛的关注。请参阅图4，将SCR结构嵌入LDMOS器件中，可有效提高其ESD鲁棒性，但会面临触发电压过高和维持电压过低的问题。
SCR器件的触发依赖于N阱和P阱的雪崩击穿，因此其触发电压主要取决于触发点附近的PN结掺杂浓度。由于N阱和P阱的掺杂浓度较低，导致SCR 器件的触发电压较高。当触发电压高于器件内部的击穿电压，无法起到静电保护的作用。此外，当满足SCR的开启条件时，由NPN和PNP寄生晶体管所构成的正反馈，会在阳极和阴极之间形成一条低阻的泄放通路，当维持电压低于芯片内部的电源电压时，则超出ESD器件的安全工作范围，容易发生闩锁的现象。
针对LDMOS-SCR，目前的研究集中在如何降低触发电压和提高维持电压的问题上。触发电压的降低主要通过改善雪崩击穿结的耗尽宽度来实现。而维持电压的提高方法有很多种，极大部分均是以牺牲电流泄放能力为代价，这必将降低ESD器件的鲁棒性。
发明内容
鉴于上述状况，有必要提供一种LDMOS静电保护器件，在不牺牲SCR结构较强泄放电流能力的同时提高维持电压，避免LDMOS器件发生闩锁，维持鲁棒性。
一种LDMOS静电保护器件，包括衬底，所述衬底上设有深N阱，所述深 N阱内从左到右依次设有第一P阱、第三N+注入区、第三P+注入区和第四N+ 注入区，所述第一P阱内从左到右依次设有第一P+注入区、第一N+注入区、第二N+注入区和第二P+注入区；所述第二N+注入区和所述第二P+注入区互相连接；所述第一P+注入区、所述第一N+注入区连接阴极；所述第三P+注入区、所述第四N+注入区连接阳极，所述第三P+注入区、所述深N阱、所述第一P 阱构成第一PNP型晶体管；所述深N阱、所述第一P阱、所述第一N+注入区构成第一NPN型晶体管；所述第二N+注入区、所述第一P阱、所述第一N+注入区构成第二NPN型晶体管。
根据上述的LDMOS静电保护器件，深N阱、第一P阱、第一N+注入区构成了第一NPN型晶体管，同时第二N+注入区、第一P阱、第一N+注入区构成了第二NPN型晶体管，因此实现了在阴极区嵌入了虚拟栅结构，引入了基极、集电极短接的寄生双极型晶体管；阴极内嵌的虚拟栅结构形成了第二NPN型晶体管，会将第一NPN型晶体管的基极-源极钳位，减弱第一NPN型晶体管和第一PNP型晶体管所构成的SCR结构，降低发射极注入效率，从而提高了维持电压；以外，由于第二NPN型晶体管的发射极与阴极相连，因此提供了另外一条从阳极到阴极的电流泄放路径，补偿了由于维持电压提高所带来的二次击穿电流下降的效应，能够在不牺牲SCR结构较强泄放电流能力的同时提高维持电压，避免LDMOS器件发生闩锁，维持较好的ESD鲁棒性。
另外，本发明提出的LDMOS静电保护器件，还可以具有如下附加的技术特征：
进一步地，所述第一N+注入区和所述第二N+注入区之间设有沟道区。
进一步地，所述沟道区上方设有第一薄栅氧化层，所述第一薄栅氧化层上覆盖有第一多晶硅栅。
进一步地，所述第二P+注入区与所述第三N+注入区之间设有第二薄栅氧化层和第一场氧区，所述第二薄栅氧化层上覆盖有第二多晶硅栅。
进一步地，所述第三N+注入区和所述第三P+注入区之间设有第二场氧区。
进一步地，当有正脉冲出现在阳极时，所述LDMOS静电保护器件存在两条静电泄放路径，其中一条路径为所述第四N+注入区、所述第三P+注入区、所述深N阱、所述第一P阱、所述第一P+注入区、所述第一N+注入区，另一条路径为所述第四N+注入区、所述第三P+注入区、所述深N阱、所述第一P阱、所述第二P+注入区、所述第二N+注入区、所述第一N+注入区。
进一步地，所述衬底为P型硅衬底。
附图说明
图1为本发明一实施例提供的LDMOS静电保护器件的结构示意图；
图2为图1的等效电路图；
图3为现有技术中LDMOS静电保护器件的结构示意图；
图4为现有技术中LDMOS-SCR结构的静电保护器件的结构示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。附图中给出了本发明的若干实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容更加透彻全面。
需要说明的是，当元件被称为“固设于”另一个元件，它可以直接在另一个元件上或者也可以存在居中的元件。当一个元件被认为是“连接”另一个元件，它可以是直接连接到另一个元件或者可能同时存在居中元件。本文所使用的术语“垂直的”、“水平的”、“左”、“右”、“上”、“下”以及类似的表述只是为了说明的目的，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
请参考图1，本发明一实施例提供的LDMOS静电保护器件，包括衬底，具体在本实施例中，衬底为P型硅衬底100，所述P型硅衬底100上设有深N阱 200。
所述深N阱200内从左到右依次设有第一P阱300、第三N+注入区301、第三P+注入区302和第四N+注入区303。
第一P阱300内从左到右依次设有第一P+注入区400、第一N+注入区401、第二N+注入区402和第二P+注入区403。
所述第一N+注入区401和第二N+注入区402之间设有沟道区，且沟道区上方设有第一薄栅氧化层404，所述第一薄栅氧化层404上覆盖有第一多晶硅栅 405。
所述第二P+注入区403与第三N+注入区301之间设有第二薄栅氧化层304 以及第一场氧区306，所述第二薄栅氧化层304上覆盖有第二多晶硅栅305。
所述第三N+注入区301和第三P+注入区302之间设有第二场氧区307。
第二N+注入区402和第二P+注入区403互相连接；所述第一P+注入区400、第一N+注入区401、第一多晶硅栅405、第二多晶硅栅305连接阴极；所述第三P+注入区302、第四N+注入区303连接阳极。
请参考图2，本实施例的LDMOS静电保护器件的等效电路，所述第三P+ 注入区302、深N阱200、第一P阱300构成第一PNP型晶体管Qp1，深N阱 200、第一P阱300、第一N+注入区401构成第一NPN型晶体管Qn1，第二N+ 注入区402、第一P阱300、第一N+注入区401构成第二NPN型晶体管Qn2。 Rpw和Rnw分别表示第一P阱300的寄生电阻和深N阱200的寄生电阻。
阴极内嵌的虚拟栅结构形成了第二NPN型晶体管Qn2，且由于第二N+注入区402与第二P+注入区403相连，导致第二NPN型晶体管Qn2的发射极和基极短接，同时与第一NPN型晶体管Qn1的基极相连。
当有正脉冲出现在阳极时，该LDMOS静电保护器件存在两条静电泄放路径，其中一条路径为所述第四N+注入区403、所述第三P+注入区302、所述深 N阱200、所述第一P阱300、所述第一P+注入区400、所述第一N+注入区401，另一条路径为所述第四N+注入区403、所述第三P+注入区302、所述深N阱200、所述第一P阱300、所述第二P+注入区403、所述第二N+注入区402、所述第一N+注入区401。
具体的，当阳极出现正向脉冲时，在第一P阱-深N阱结发生雪崩击穿，产生的空穴向电位较低的阴极移动，电子向电位较高的阳极移动。雪崩击穿产生的空穴在寄生电阻Rpw上产生压降，导致第一P阱300内电位升高，当电位升高到大于开启电压时，诱发第一NPN型晶体管Qn1和第二NPN型晶体管Qn2 导通。雪崩击穿产生的电子导致第三P+注入区302下方的深N阱200电位降低，诱发第一PNP型晶体管Qp1导通。Qn1和Qp1构成了正反馈回路，泄放电流不断增大。
第二NPN型晶体管Qn2导通后，会迅速将第一NPN型晶体管Qn1的基极- 源极钳位，减弱第一NPN型晶体管Qn1和第一PNP型晶体管Qp1所构成的SCR 结构，降低发射极注入效率，从而提高了维持电压。而且，由于第二NPN型晶体管Qn2的发射极与阴极相连，相当于提供了另外一条从阳极到阴极的电流泄放路径，补偿了由于维持电压提高所带来的二次击穿电流下降，即能维持较好的ESD鲁棒性。
与常规LDMOS-SCR结构相比，上述LDMOS静电保护器件能够有效增加维持电压，同时不降低ESD的泄放电流，具有较强的鲁棒性，而且结构简单、不增加掩膜版，更具实用性。
综上所述，根据本实施例提供的LDMOS静电保护器件，深N阱200、第一P阱300、第一N+注入区301构成了第一NPN型晶体管，同时第二N+注入区 402、第一P阱300、第一N+注入区401构成了第二NPN型晶体管，因此实现了在阴极区嵌入了虚拟栅结构，引入了基极、集电极短接的寄生双极型晶体管；阴极内嵌的虚拟栅结构形成了第二NPN型晶体管，会将第一NPN型晶体管的基极-源极钳位，减弱第一NPN型晶体管和第一PNP型晶体管所构成的SCR结构，降低发射极注入效率，从而提高了维持电压；以外，由于第二NPN型晶体管的发射极与阴极相连，因此提供了另外一条从阳极到阴极的电流泄放路径，补偿了由于维持电压提高所带来的二次击穿电流下降的效应，能够在不牺牲 SCR结构较强泄放电流能力的同时提高维持电压，避免LDMOS器件发生闩锁，维持较好的ESD鲁棒性。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。
Claims (7)
1.一种LDMOS静电保护器件，其特征在于，包括衬底，所述衬底上设有深N阱，所述深N阱内从左到右依次设有第一P阱、第三N+注入区、第三P+注入区和第四N+注入区，所述第一P阱内从左到右依次设有第一P+注入区、第一N+注入区、第二N+注入区和第二P+注入区；所述第二N+注入区和所述第二P+注入区互相连接；所述第一P+注入区、所述第一N+注入区连接阴极；所述第三P+注入区、所述第四N+注入区连接阳极，所述第三P+注入区、所述深N阱、所述第一P阱构成第一PNP型晶体管；所述深N阱、所述第一P阱、所述第一N+注入区构成第一NPN型晶体管；所述第二N+注入区、所述第一P阱、所述第一N+注入区构成第二NPN型晶体管。
2.根据权利要求1所述的LDMOS静电保护器件，其特征在于，所述第一N+注入区和所述第二N+注入区之间设有沟道区。
3.根据权利要求2所述的LDMOS静电保护器件，其特征在于，所述沟道区上方设有第一薄栅氧化层，所述第一薄栅氧化层上覆盖有第一多晶硅栅。
4.根据权利要求1所述的LDMOS静电保护器件，其特征在于，所述第二P+注入区与所述第三N+注入区之间设有第二薄栅氧化层和第一场氧区，所述第二薄栅氧化层上覆盖有第二多晶硅栅。
5.根据权利要求1所述的LDMOS静电保护器件，其特征在于，所述第三N+注入区和所述第三P+注入区之间设有第二场氧区。
6.根据权利要求1至5任意一项所述的LDMOS静电保护器件，其特征在于，当有正脉冲出现在阳极时，所述LDMOS静电保护器件存在两条静电泄放路径，其中一条路径为所述第四N+注入区、所述第三P+注入区、所述深N阱、所述第一P阱、所述第一P+注入区、所述第一N+注入区，另一条路径为所述第四N+注入区、所述第三P+注入区、所述深N阱、所述第一P阱、所述第二P+注入区、所述第二N+注入区、所述第一N+注入区。
7.根据权利要求1至5任意一项所述的LDMOS静电保护器件，其特征在于，所述衬底为P型硅衬底。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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