CN104576636A - 用来进行静电放电保护的方法与装置 - Google Patents

用来进行静电放电保护的方法与装置 Download PDF

Info

Publication number
CN104576636A
CN104576636A CN201310567332.3A CN201310567332A CN104576636A CN 104576636 A CN104576636 A CN 104576636A CN 201310567332 A CN201310567332 A CN 201310567332A CN 104576636 A CN104576636 A CN 104576636A
Authority
CN
China
Prior art keywords
effect transistor
field effect
mos field
discharge device
static discharge
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201310567332.3A
Other languages
English (en)
Other versions
CN104576636B (zh
Inventor
张子恒
蔡富义
蔡佳谷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Faraday Technology Corp
Original Assignee
Faraday Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Faraday Technology Corp filed Critical Faraday Technology Corp
Publication of CN104576636A publication Critical patent/CN104576636A/zh
Application granted granted Critical
Publication of CN104576636B publication Critical patent/CN104576636B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明提供一种用来进行静电放电保护的方法以及相关的装置，该方法应用于一电子装置，该方法包含有：利用多个金属氧化物半导体场效应晶体管所形成的一触发源，来触发一放电运作，其中该多个金属氧化物半导体场效应晶体管中的任一金属氧化物半导体场效应晶体管的栅极与漏极彼此电气连接，使该金属氧化物半导体场效应晶体管被用来作为一个二端子元件，以及分别被用来作为二端子元件的该多个金属氧化物半导体场效应晶体管是以串联的方式连接；以及利用一静电放电装置，因应该触发源的触发来进行该放电运作，以对该电子装置进行静电放电保护。

Description

用来进行静电放电保护的方法与装置
技术领域
本发明涉及静电放电（Electrostatic Discharge,ESD），特别是涉及一种用来进行静电放电保护的方法以及相关的装置。
背景技术
依据相关技术，陆续提出了一些新的半导体制造工艺。然而，某些问题就产生了。例如：栅极的氧化层的厚度可能减少，使得芯片变得很容易被静电放电损坏。又例如：在一特定的制造工艺中，氧化层崩溃电压（OxideBreakdown Voltage）可能很接近结面崩溃电压（Junction Breakdown Voltage），故传统的静电放电保护架构变得很难使用。因此，需要一种新颖的方法以在不产生副作用的状况下加强静电放电保护的效能，尤其是使静电放电保护架构具备较低的触发电压与维持电压（Holding Voltage），以保护先进技术中的超薄的氧化层。
发明内容
因此，本发明的一目的在于提供一种用来进行静电放电（ElectrostaticDischarge,ESD）保护的方法以及相关的装置，以解决上述问题。
本发明的另一目的在于提供一种用来进行静电放电保护的方法以及相关的装置，以提升静电放电保护的效能并节省相关成本。
本发明的至少一较佳实施例中提供一种用来进行静电放电保护的方法，该方法应用于一电子装置，该方法包含有下列步骤：利用多个金属氧化物半导体场效应晶体管（Metal Oxide Semiconductor Field Effect Transistor,MOSFET）所形成的一触发源，来触发一放电运作，其中该多个金属氧化物半导体场效应晶体管中的任一金属氧化物半导体场效应晶体管的栅极与漏极彼此电气连接，使该金属氧化物半导体场效应晶体管被用来作为一个二端子元件，以及分别被用来作为二端子元件的该多个金属氧化物半导体场效应晶体管是以串联的方式连接；以及利用一静电放电装置，因应该触发源的触发来进行该放电运作，以对该电子装置进行静电放电保护。
本发明于提供上述方法的同时，亦对应地提供一种用来进行静电放电保护的装置，其中该装置包含一电子装置的至少一部分。该装置包含有：多个金属氧化物半导体场效应晶体管所形成的一触发源；以及一静电放电装置，耦接至该触发源。尤其是，该多个金属氧化物半导体场效应晶体管中的任一金属氧化物半导体场效应晶体管的栅极与漏极彼此电气连接，使该金属氧化物半导体场效应晶体管被用来作为一个二端子元件，以及分别被用来作为二端子元件的该多个金属氧化物半导体场效应晶体管是以串联的方式连接。另外，该多个金属氧化物半导体场效应晶体管所形成的该触发源用来触发一放电运作。此外，该静电放电装置用来因应该触发源的触发来进行该放电运作，以对该电子装置进行静电放电保护。
本发明的好处之一是，相较于相关技术，本发明的方法与相关装置可提升静电放电保护的反应速度。因此，本发明提供较相关技术更佳的效能。
本发明的另一好处是，相较于相关技术，本发明的方法与相关装置可减少芯片面积。因此，本发明提供可节省相关成本。
附图说明
图1为依据本发明一第一实施例的一种用来进行静电放电（ElectrostaticDischarge,ESD）保护的装置的示意图。
图2绘示本发明的一实施例中关于图1所示的装置于一电子装置中的位置安排。
图3为依据本发明一实施例的一种用来进行静电放电保护的方法的流程图。
图4绘示图3所示的方法于一实施例中所涉及的控制方案。
图5绘示本发明的一实施例中关于图4所示的装置于该电子装置中的位置安排。
图6绘示图3所示的方法于另一实施例中所涉及的控制方案。
图7绘示图3所示的方法于另一实施例中所涉及的控制方案。
图8绘示图3所示的方法于另一实施例中所涉及的控制方案。
附图符号说明
具体实施方式
请参考图1，其绘示依据本发明一第一实施例的一种用来进行静电放电（Electrostatic Discharge,ESD）保护的装置100的示意图，其中该装置包含一电子装置的至少一部分（例如：一部分或全部）。装置100包含：多个金属氧化物半导体场效应晶体管（Metal Oxide Semiconductor Field EffectTransistor，以下简称为「MOSFET」）110-1、110-2、…、与110-N所形成的一触发源110；以及一静电放电装置120，耦接至触发源110。尤其是，该多个MOSFET110-1、110-2、…、与110-N中的任一MOSFET110-n的栅极与漏极彼此电气连接，使该MOSFET110-n被用来作为一个二端子元件诸如二极管（Diode），其中索引n可代表落入区间[1,N]的范围内的任一整数。如此，该多个MOSFET110-1、110-2、…、与110-N中的每一MOSFET均为一个接成二极管形式的金属氧化物半导体场效应晶体管（Diode-ConnectedMOSFET）。依据本实施例，该多个MOSFET110-1、110-2、…、与110-N所形成的触发源110用来触发一放电运作，而静电放电装置120用来因应触发源110的触发来进行该放电运作，以对该电子装置进行静电放电保护。
如图1所示，分别被用来作为二端子元件的该多个MOSFET110-1、110-2、…、与110-N是以串联的方式连接，而静电放电装置120和触发源110是以并联的方式连接。尤其是，静电放电装置120的两端子分别电气连接至该电子装置中的两特定端子，且触发源110的两端子（亦即，触发源110的这一串的MOSFET110-1、110-2、…、与110-N的整体的两对外端子，诸如触发源110的上方端子与下方端子）分别电气连接至该电子装置中的该两特定端子，其中上述该放电运作可包含该两特定端子之间的放电。例如：该两特定端子可为该电子装置的一芯片的封装（Package）的多个对外端子中的任两个端子，诸如一输入端子与一接地端子。这只是为了说明的目的而已，并非对本发明的限制。依据本实施例的一变化例，该两特定端子可为该电子装置的该芯片上的多个对外端子（其分别对应于该封装的该多个对外端子）中的任两个端子。依据本实施例的另一变化例，该两特定端子可为该电子装置的该芯片上的多个内部端子中的任两个端子。依据本实施例的某些变化例，只要不影响本发明的实施，该两特定端子可为该电子装置的上列各种端子所形成的集合（亦即，该封装的该多个对外端子、该芯片上的该多个对外端子、以及该芯片上的该多个内部端子所形成的集合）当中的任两个端子。
实作上，该多个MOSFET110-1、110-2、…、与110-N可包含至少一N型金属氧化物半导体场效应晶体管（N-type MOSFET，以下简称为「NMOSFET」）、和／或至少一P型金属氧化物半导体场效应晶体管（P-typeMOSFET，以下简称为「PMOSFET」）。也就是说，该多个MOSFET110-1、110-2、…、与110-N可包含同一型的MOSFET，或者可包含不同型的MOSFET。例如：该多个MOSFET110-1、110-2、…、与110-N可包含至少一NMOSFET，诸如一个或多个NMOSFET。又例如：该多个MOSFET110-1、110-2、…、与110-N可包含至少一PMOSFET，诸如一个或多个PMOSFET。又例如：该多个MOSFET110-1、110-2、…、与110-N可包含至少一NMOSFET，诸如一个或多个NMOSFET，并且可包含至少一PMOSFET，诸如一个或多个PMOSFET。不论该多个MOSFET110-1、110-2、…、与110-N包含同一型的MOSFET或包含不同型的MOSFET，该多个MOSFET110-1、110-2、…、与110-N中的上述MOSFET110-n的栅极与漏极彼此电气连接，其中该多个MOSFET110-1、110-2、…、与110-N中的每一MOSFET均为一个接成二极管形式的MOSFET。
图2绘示本发明的一实施例中关于图1所示的装置100于该电子装置中的位置安排。例如：该电子装置的上述该芯片可包含一输入级，而该输入级可包含一电阻器R以及多个MOSFET诸如一PMOSFET MP与一NMOSFETMN，其中电阻器R耦接至上述该封装的该输入端子，而电源线VCC耦接至该封装的一电源端子，并且接地线GND耦接至该封装的该接地端子。
于本实施例中，静电放电装置120的该两端子可分别耦接至该封装的该输入端子与该封装的该接地端子，且触发源110的该两端子可分别耦接至该封装的该输入端子与该封装的该接地端子。这只是为了说明的目的而已，并非对本发明的限制。依据本实施例的一变化例，静电放电装置120的该两端子可分别耦接至该封装的该电源端子与该封装的该输入端子，且触发源110的该两端子可分别耦接至该封装的该电源端子与该封装的该输入端子。依据本实施例的另一变化例，静电放电装置120的该两端子可分别耦接至该封装的该电源端子与该封装的该接地端子，且触发源110的该两端子可分别耦接至该封装的该电源端子与该封装的该接地端子。依据本实施例的另一变化例，静电放电装置120的该两端子可分别耦接至该封装的一输出端子与该封装的该接地端子，且触发源110的该两端子可分别耦接至该封装的该输出端子与该封装的该接地端子。依据本实施例的另一变化例，静电放电装置120的该两端子可分别耦接至该封装的该电源端子与该封装的该输出端子，且触发源110的该两端子可分别耦接至该封装的该电源端子与该封装的该输出端子。依据本实施例的某些变化例，只要不影响本发明的实施，静电放电装置120的该两端子可分别耦接至上述该集合（亦即，该封装的该多个对外端子、该芯片上的该多个对外端子、以及该芯片上的该多个内部端子所形成的集合）当中的任两个端子，且触发源110的该两端子可分别耦接至该集合当中的这两个端子。
图3为依据本发明一实施例的一种用来进行静电放电保护的方法200的流程图。该方法可应用于图1所示的装置100，尤其是上述的触发源110与静电放电装置120。该方法说明如下：
于步骤210中，利用该多个MOSFET110-1、110-2、…、与110-N所形成的触发源110，来触发一放电运作诸如上述的放电运作，其中该多个MOSFET110-1、110-2、…、与110-N中的任一MOSFET110-n的栅极与漏极彼此电气连接，使该MOSFET110-n被用来作为一个二端子元件诸如二极管，并且，分别被用来作为二端子元件的该多个MOSFET110-1、110-2、…、与110-N是以串联的方式连接。
于步骤220中，利用静电放电装置120，因应触发源110的触发来进行步骤210所述的该放电运作，以对该电子装置进行静电放电保护。尤其是，静电放电装置120包含一MOSFET、一硅控整流器（Silicon-ControlledRectifier,SCR）、一场氧化层元件（Field-Oxide Device,FOD）、或一双载流子结面晶体管（Bipolar Junction Transistor,BJT）。例如：静电放电装置120可为一MOSFET。又例如：静电放电装置120可为一硅控整流器。又例如：静电放电装置120可为一场氧化层元件。又例如：静电放电装置120可为一双载流子结面晶体管。
由于触发源110中的该多个MOSFET110-1、110-2、…、与110-N的反应迅速，故该放电运作能即时地被触发。相较于相关技术，本发明的方法与相关装置可提升静电放电保护的反应速度。因此，本发明提供较相关技术更佳的效能。
图4绘示图3所示的方法200于一实施例中所涉及的控制方案，其中虚线所绘示的部分为寄生的双载流子结面晶体管，而非实体元件。图4所示的装置100-1可作为图1所示的装置100的一个例子。
依据本实施例，触发源110中的该多个MOSFET110-1、110-2、…、与110-N的数量N可等于三，而触发源110可包含三个NMOSFET N1、N2、与N3，并且静电放电装置120可包含一NMOSFET N4。这只是为了说明的目的而已，并非对本发明的限制。依据本实施例的某些变化例，触发源110中的该多个MOSFET110-1、110-2、…、与110-N的数量N可予以变化。依据本实施例的某些变化例，触发源110中的该多个MOSFET110-1、110-2、…、与110-N当中的MOSFET的类型可予以变化。例如：该NMOSFETN1可代换为一第一PMOSFET，其栅极与漏极彼此电气连接。又例如：该NMOSFET N2可代换为一第二PMOSFET，其栅极与漏极彼此电气连接。又例如：该NMOSFET N3可代换为一第三PMOSFET，其栅极与漏极彼此电气连接。又例如：该NMOSFET N1可代换为该第一PMOSFET，并且该NMOSFET N2可代换为该第二PMOSFET。又例如：该NMOSFET N2可代换为该第二PMOSFET，并且该NMOSFET N3可代换为该第三PMOSFET。又例如：该NMOSFET N3可代换为该第三PMOSFET，并且该NMOSFET N1可代换为该第一PMOSFET。不论触发源110中的该多个MOSFET110-1、110-2、…、与110-N的数量N是否变化，并且不论触发源110中的该多个MOSFET110-1、110-2、…、与110-N当中的MOSFET的类型是否变化，触发源110中的该多个MOSFET110-1、110-2、…、与110-N中的每一MOSFET的氧化层的厚度大于静电放电装置120中的MOSFET的氧化层的厚度。尤其是，该多个MOSFET110-1、110-2、…、与110-N被实施成厚氧化层元件（Thick-Oxide Device）以确保较低的漏电电流（Leakage Current），而静电放电装置120中的MOSFET被实施成薄氧化层元件（Thin-Oxide Device）以确保较低的维持电压（Holding Voltage）。
如图4所示，相较于该NMOSFET N4的栅极，这些NMOSFET N1、N2、与N3中的每一NMOSFET的栅极以较粗的线来绘示；这表示这些NMOSFET N1、N2、与N3中的每一NMOSFET的栅极下的氧化层的厚度大于该NMOSFET N4的栅极下的氧化层的厚度。另外，静电放电装置120包含该NMOSFET N4，其栅极与源极彼此电气连接。这只是为了说明的目的而已，并非对本发明的限制。依据本实施例的某些变化例，静电放电装置120当中的元件的类型可予以变化。本实施例与前述实施例／变化例相仿之处不再重复赘述。
图5绘示本发明的一实施例中关于图4所示的装置100-1于该电子装置中的位置安排，其中虚线所绘示的部分为寄生的双载流子结面晶体管，而非实体元件。
依据本实施例，该多个MOSFET110-1、110-2、…、与110-N可因应施加于触发源110的电性应力（Electrical Stress）来产生一通道电流（ChannelCurrent），以触发该放电运作。也就是说，本实施例中的步骤210可还包含：利用该多个MOSFET110-1、110-2、…、与110-N，因应施加于触发源110的电性应力来产生该通道电流，以触发该放电运作。另外，静电放电装置120包含一个MOSFET诸如上述的NMOSFET N4，其栅极与源极彼此电气连接，其中该通道电流改变静电放电装置120中的这个MOSFET（诸如该NMOSFET N4）的基极电位（Substrate Potential），使得静电放电装置120中的这个MOSFET的一寄生的双载流子结面晶体管被开启（Turn on），以进行该放电运作。
请注意，基于图5所示的位置安排，该电性应力典型地为正-对-接地（Positive-to-Ground）的电性应力。这只是为了说明的目的而已，并非对本发明的限制。另外，图4所示的装置100-1可作为次级保护。由于装置100-1的架构甚为精巧简洁，故所需的芯片面积很小，且因此可以轻易地被设置于靠近该电子装置的内部元件（诸如电阻器R以及该NMOSFET MN）的位置。
图6绘示图3所示的方法200于另一实施例中所涉及的控制方案，其中虚线所绘示的部分为寄生的双载流子结面晶体管，而非实体元件。图6所示的装置100-2可作为图1所示的装置100的另一个例子。
依据本实施例，触发源110中的该多个MOSFET110-1、110-2、…、与110-N的数量N可等于三，而触发源110可包含三个PMOSFET P1、P2、与P3，并且静电放电装置120可包含上述的NMOSFET N4。这只是为了说明的目的而已，并非对本发明的限制。依据本实施例的某些变化例，触发源110中的该多个MOSFET110-1、110-2、…、与110-N的数量N可予以变化。依据本实施例的某些变化例，触发源110中的该多个MOSFET110-1、110-2、…、与110-N当中的MOSFET的类型可予以变化。例如：该PMOSFETP1可代换为图4所示的NMOSFET N1。又例如：该PMOSFET P2可代换为图4所示的NMOSFET N2。又例如：该PMOSFET P3可代换为图4所示的NMOSFET N3。又例如：该PMOSFET P1可代换为图4所示的NMOSFET N1，并且该PMOSFET P2可代换为图4所示的NMOSFET N2。又例如：该PMOSFET P2可代换为图4所示的NMOSFET N2，并且该PMOSFET P3可代换为图4所示的NMOSFET N3。又例如：该PMOSFET P3可代换为图4所示的NMOSFET N3，并且该PMOSFET P1可代换为图4所示的NMOSFETN1。不论触发源110中的该多个MOSFET110-1、110-2、…、与110-N的数量N是否变化，并且不论触发源110中的该多个MOSFET110-1、110-2、…、与110-N当中的MOSFET的类型是否变化，触发源110中的该多个MOSFET110-1、110-2、…、与110-N中的每一MOSFET的氧化层的厚度大于静电放电装置120中的MOSFET的氧化层的厚度。尤其是，该多个MOSFET110-1、110-2、…、与110-N被实施成厚氧化层元件以确保较低的漏电电流，而静电放电装置120中的MOSFET被实施成薄氧化层元件以确保较低的维持电压。
如图6所示，相较于该NMOSFET N4的栅极，这些PMOSFET P1、P2、与P3中的每一PMOSFET的栅极是以较粗的线来绘示；这表示这些PMOSFET P1、P2、与P3中的每一PMOSFET的栅极下的氧化层的厚度大于该NMOSFET N4的栅极下的氧化层的厚度。另外，静电放电装置120包含该NMOSFET N4，其栅极与源极彼此电气连接。这只是为了说明的目的而已，并非对本发明的限制。依据本实施例的某些变化例，静电放电装置120当中的元件的类型可予以变化。本实施例与前述实施例／变化例相仿之处不再重复赘述。
图7绘示图3所示的方法200于另一实施例中所涉及的控制方案，其中虚线所绘示的部分为寄生的双载流子结面晶体管，而非实体元件。图7所示的装置100-3可作为图1所示的装置100的另一个例子。
依据本实施例，触发源110中的该多个MOSFET110-1、110-2、…、与110-N的数量N可等于三，而触发源110可包含两个PMOSFET P1与P3以及一个NMOSFET N2，并且静电放电装置120可包含上述的NMOSFET N4。这只是为了说明的目的而已，并非对本发明的限制。依据本实施例的某些变化例，触发源110中的该多个MOSFET110-1、110-2、…、与110-N的数量N可予以变化。依据本实施例的某些变化例，触发源110中的该多个MOSFET110-1、110-2、…、与110-N当中的MOSFET的类型可予以变化。例如：该PMOSFET P1可代换为图4所示的NMOSFET N1。又例如：该PMOSFET P3可代换为图4所示的NMOSFET N3。不论触发源110中的该多个MOSFET110-1、110-2、…、与110-N的数量N是否变化，并且不论触发源110中的该多个MOSFET110-1、110-2、…、与110-N当中的MOSFET的类型是否变化，触发源110中的该多个MOSFET110-1、110-2、…、与110-N中的每一MOSFET的氧化层的厚度大于静电放电装置120中的MOSFET的氧化层的厚度。尤其是，该多个MOSFET110-1、110-2、…、与110-N被实施成厚氧化层元件以确保较低的漏电电流，而静电放电装置120中的MOSFET被实施成薄氧化层元件以确保较低的维持电压。
如图7所示，相较于该NMOSFET N4的栅极，这些MOSFET P1、N2、与P3中的每一MOSFET的栅极以较粗的线来绘示；这表示这些MOSFETP1、N2、与P3中的每一MOSFET的栅极下的氧化层的厚度大于该NMOSFETN4的栅极下的氧化层的厚度。另外，静电放电装置120包含该NMOSFETN4，其栅极与源极彼此电气连接。这只是为了说明的目的而已，并非对本发明的限制。依据本实施例的某些变化例，静电放电装置120当中的元件的类型可予以变化。本实施例与前述实施例／变化例相仿之处不再重复赘述。
请注意，基于上列实施例／变化例中的任一者，由于触发源110中的该多个MOSFET110-1、110-2、…、与110-N的反应迅速，故该放电运作能即时地被触发。相较于相关技术，本发明的方法与相关装置可提升静电放电保护的反应速度。另外，触发源110的触发电压是可调整的，尤其是可调整到相当低，以确实地保护新的半导体制造工艺下所生产的芯片的内部元件，其中该多个MOSFET110-1、110-2、…、与110-N的数量N可依需要来决定。此外，来自这一串的MOSFET110-1、110-2、…、与110-N的该通道电流可减缓电压变化，尤其是可减缓快速瞬时静电放电脉冲所引发的过冲（Overshoot）电压，诸如元件充电模式（Charged Device Model,CDM）静电放电的脉冲。因此，本发明提供较相关技术更佳的效能。
图8绘示图3所示的方法200于另一实施例中所涉及的控制方案，其中该电子装置中的内部电路810可包含该电子装置的某些内部元件（例如：上述的该输入级，其包含该NMOSFET MN以及该PMOSFET MP；又例如：上述该芯片中的一输出级）。图8所示的这些组MOSFET{{N1(1),N2(1),N3(1),N4(1)},{N1(2),N2(2),N3(2),N4(2)},{N1(3),N2(3),N3(3),N4(3)}}分别为图4所示的该组MOSFET{N1,N2,N3,N4}的复制品。依据本实施例，图1所示的装置100（例如：装置100-1；又例如：装置110-2；又例如：装置110-3）可以适用于该电子装置中的各种位置的静电放电保护。本实施例与前述实施例／变化例相仿之处不再重复赘述。
以上所述仅为本发明的较佳实施例，凡依本发明的权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (20)

1.一种用来进行静电放电保护的方法，该方法应用于一电子装置，该方法包含有下列步骤：
利用多个金属氧化物半导体场效应晶体管所形成的一触发源，来触发一放电运作，其中该多个金属氧化物半导体场效应晶体管中的任一金属氧化物半导体场效应晶体管的栅极与漏极彼此电气连接，使该金属氧化物半导体场效应晶体管被用来作为一个二端子元件，以及分别被用来作为二端子元件的该多个金属氧化物半导体场效应晶体管是以串联的方式连接；以及
利用一静电放电装置，因应该触发源的触发来进行该放电运作，以对该电子装置进行静电放电保护。
2.如权利要求1所述的方法，其中该多个金属氧化物半导体场效应晶体管包含至少一N型金属氧化物半导体场效应晶体管。
3.如权利要求2所述的方法，其中该多个金属氧化物半导体场效应晶体管包含至少一P型金属氧化物半导体场效应晶体管。
4.如权利要求1所述的方法，其中该多个金属氧化物半导体场效应晶体管包含至少一P型金属氧化物半导体场效应晶体管。
5.如权利要求1所述的方法，其中该静电放电装置包含一金属氧化物半导体场效应晶体管、一硅控整流器、一场氧化层元件、或一双载流子结面晶体管。
6.如权利要求1所述的方法，其中该静电放电装置和该触发源是以并联的方式连接。
7.如权利要求6所述的方法，其中该静电放电装置的两端子分别电气连接至该电子装置中的两特定端子，且该触发源的两端子分别电气连接至该电子装置中的该两特定端子；以及该放电运作包含该两特定端子之间的放电。
8.如权利要求1所述的方法，其中该静电放电装置包含一金属氧化物半导体场效应晶体管，其栅极与源极彼此电气连接；以及该多个金属氧化物半导体场效应晶体管中的每一金属氧化物半导体场效应晶体管的氧化层的厚度大于该静电放电装置中的该金属氧化物半导体场效应晶体管的氧化层的厚度。
9.如权利要求1所述的方法，其中利用该多个金属氧化物半导体场效应晶体管所形成的该触发源来触发该放电运作的步骤还包含：
利用该多个金属氧化物半导体场效应晶体管，因应施加于该触发源的电性应力来产生一通道电流，以触发该放电运作。
10.如权利要求9所述的方法，其中该静电放电装置包含一金属氧化物半导体场效应晶体管，其栅极与源极彼此电气连接；以及该通道电流改变该静电放电装置中的该金属氧化物半导体场效应晶体管的基极电位，使得该静电放电装置中的该金属氧化物半导体场效应晶体管的一寄生的双载流子结面晶体管被开启，以进行该放电运作。
11.一种用来进行静电放电保护的装置，该装置包含一电子装置的至少一部分，该装置包含有：
多个金属氧化物半导体场效应晶体管所形成的一触发源，用来触发一放电运作，其中该多个金属氧化物半导体场效应晶体管中的任一金属氧化物半导体场效应晶体管的栅极与漏极彼此电气连接，使该金属氧化物半导体场效应晶体管被用来作为一个二端子元件，以及分别被用来作为二端子元件的该多个金属氧化物半导体场效应晶体管是以串联的方式连接；以及
一静电放电装置，耦接至该触发源，用来因应该触发源的触发来进行该放电运作，以对该电子装置进行静电放电保护。
12.如权利要求11所述的装置，其中该多个金属氧化物半导体场效应晶体管包含至少一N型金属氧化物半导体场效应晶体管。
13.如权利要求12所述的装置，其中该多个金属氧化物半导体场效应晶体管包含至少一P型金属氧化物半导体场效应晶体管。
14.如权利要求11所述的装置，其中该多个金属氧化物半导体场效应晶体管包含至少一P型金属氧化物半导体场效应晶体管。
15.如权利要求11所述的装置，其中该静电放电装置包含一金属氧化物半导体场效应晶体管、一硅控整流器、一场氧化层元件、或一双载流子结面晶体管。
16.如权利要求11所述的装置，其中该静电放电装置和该触发源是以并联的方式连接。
17.如权利要求16所述的装置，其中该静电放电装置的两端子分别电气连接至该电子装置中的两特定端子，且该触发源的两端子分别电气连接至该电子装置中的该两特定端子；以及该放电运作包含该两特定端子之间的放电。
18.如权利要求11所述的装置，其中该静电放电装置包含一金属氧化物半导体场效应晶体管，其栅极与源极彼此电气连接；以及该多个金属氧化物半导体场效应晶体管中的每一金属氧化物半导体场效应晶体管的氧化层的厚度大于该静电放电装置中的该金属氧化物半导体场效应晶体管的氧化层的厚度。
19.如权利要求11所述的装置，其中该多个金属氧化物半导体场效应晶体管因应施加于该触发源的电性应力来产生一通道电流，以触发该放电运作。
20.如权利要求19所述的装置，其中该静电放电装置包含一金属氧化物半导体场效应晶体管，其栅极与源极彼此电气连接；以及该通道电流改变该静电放电装置中的该金属氧化物半导体场效应晶体管的基极电位，使得该静电放电装置中的该金属氧化物半导体场效应晶体管的一寄生的双载流子结面晶体管被开启，以进行该放电运作。
CN201310567332.3A 2013-10-21 2013-11-14 用来进行静电放电保护的方法与装置 Active CN104576636B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
TW102137937A TWI563879B (en) 2013-10-21 2013-10-21 Method for performing electrostatic discharge protection, and associated apparatus
TW102137937 2013-10-21

Publications (2)

Publication Number Publication Date
CN104576636A true CN104576636A (zh) 2015-04-29
CN104576636B CN104576636B (zh) 2018-07-24

Family

ID=52825956

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310567332.3A Active CN104576636B (zh) 2013-10-21 2013-11-14 用来进行静电放电保护的方法与装置

Country Status (3)

Country Link
US (1) US20150109705A1 (zh)
CN (1) CN104576636B (zh)
TW (1) TWI563879B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108666997A (zh) * 2017-03-28 2018-10-16 恩智浦有限公司 静电放电（esd）保护装置以及用于操作esd保护装置的方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5610790A (en) * 1995-01-20 1997-03-11 Xilinx, Inc. Method and structure for providing ESD protection for silicon on insulator integrated circuits
US5744842A (en) * 1996-08-15 1998-04-28 Industrial Technology Research Institute Area-efficient VDD-to-VSS ESD protection circuit
CN101154657A (zh) * 2006-09-25 2008-04-02 联詠科技股份有限公司 静电放电防护电路的布局结构及其制造方法
US20080204952A1 (en) * 2007-02-22 2008-08-28 Kenneth Wai Ming Hung Electrostatic discharge protection circuit for high voltage input pad
CN101617452A (zh) * 2007-02-28 2009-12-30 万国半导体股份有限公司 可提供较低电压电路保护的mos晶体管触发暂态电压抑制器
CN102957138A (zh) * 2011-08-18 2013-03-06 智原科技股份有限公司 静电放电保护电路
CN103151350A (zh) * 2013-03-15 2013-06-12 电子科技大学 集成电路电源轨抗静电保护的触发电路结构

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6867957B1 (en) * 2002-10-09 2005-03-15 Pericom Semiconductor Corp. Stacked-NMOS-triggered SCR device for ESD-protection
TWI241010B (en) * 2004-03-12 2005-10-01 Admtek Inc Electrostatic discharge clamping circuit for interface circuit of the mixed voltage source
US20080106834A1 (en) * 2006-11-07 2008-05-08 Kenneth Wai Ming Hung electrostatic discharge protection circuit
US7817459B2 (en) * 2007-01-24 2010-10-19 Keystone Semiconductor Inc. Depletion-mode MOSFET circuit and applications

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5610790A (en) * 1995-01-20 1997-03-11 Xilinx, Inc. Method and structure for providing ESD protection for silicon on insulator integrated circuits
US5744842A (en) * 1996-08-15 1998-04-28 Industrial Technology Research Institute Area-efficient VDD-to-VSS ESD protection circuit
CN101154657A (zh) * 2006-09-25 2008-04-02 联詠科技股份有限公司 静电放电防护电路的布局结构及其制造方法
US20080204952A1 (en) * 2007-02-22 2008-08-28 Kenneth Wai Ming Hung Electrostatic discharge protection circuit for high voltage input pad
CN101617452A (zh) * 2007-02-28 2009-12-30 万国半导体股份有限公司 可提供较低电压电路保护的mos晶体管触发暂态电压抑制器
CN102957138A (zh) * 2011-08-18 2013-03-06 智原科技股份有限公司 静电放电保护电路
CN103151350A (zh) * 2013-03-15 2013-06-12 电子科技大学 集成电路电源轨抗静电保护的触发电路结构

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108666997A (zh) * 2017-03-28 2018-10-16 恩智浦有限公司 静电放电（esd）保护装置以及用于操作esd保护装置的方法
CN108666997B (zh) * 2017-03-28 2022-02-25 恩智浦有限公司 静电放电(esd)保护装置以及用于操作esd保护装置的方法

Also Published As

Publication number Publication date
TWI563879B (en) 2016-12-21
US20150109705A1 (en) 2015-04-23
TW201517695A (zh) 2015-05-01
CN104576636B (zh) 2018-07-24

Similar Documents

Publication Publication Date Title
US10026712B2 (en) ESD protection circuit with stacked ESD cells having parallel active shunt
US9451669B2 (en) CMOS adjustable over voltage ESD and surge protection for LED application
CN102593122A (zh) 半导体esd电路和方法
CN106158833B (zh) 半导体静电放电保护元件
CN102693978A (zh) 静电放电保护电路
CN102456687A (zh) 半导体esd器件和方法
US20110133247A1 (en) Zener-Triggered SCR-Based Electrostatic Discharge Protection Devices For CDM And HBM Stress Conditions
CN103579224A (zh) Esd保护
CN101174622B (zh) 接垫的静电放电保护装置与其方法及结构
CN107833884B (zh) 用于静电保护的可控硅电路及其器件结构
CN103378091A (zh) 提供多个保护级别的esd保护电路
CN104269402A (zh) 一种堆叠scr-ldmos的高压esd保护电路
KR20090064932A (ko) 정전기 방전 보호 소자
CN104576636A (zh) 用来进行静电放电保护的方法与装置
CN102544068A (zh) 一种基于pnp型三极管辅助触发的双向可控硅器件
CN201804874U (zh) 带二极管保护电路的mos场效应晶体管
CN102569295B (zh) 一种基于电容辅助触发的双向可控硅器件
US9391064B2 (en) Semiconductor device
KR20140080420A (ko) 반도체 장치
CN102544066A (zh) 一种基于npn型三极管辅助触发的双向可控硅器件
CN103887306A (zh) 高电压开漏极静电放电（esd）保护装置
CN104485335B (zh) 一种多用途芯片静电保护方法
CN102544067A (zh) 一种基于nmos管辅助触发的双向可控硅器件
KR20110070001A (ko) 반도체 장치용 정전기 방전 보호 장치 및 그의 레이아웃 방법
KR102463902B1 (ko) 다이오드를 내장한 mos 구조의 사이리스터 소자

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant