CN1362742A - 静电放电防护的方法与装置及集成电路 - Google Patents

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Abstract

一包括静电放电防护电路的集成电路,包括至少一组含有一第一硅晶二极管与一第二硅晶二极管的双向硅晶二极管,其中第一硅晶二极管的一n型区域与第二硅晶二极管的一p型区域电耦合,第一硅晶二极管的一p型区域与第二硅晶二极管的一n型区域电耦合,其中该至少一组双向硅晶二极管对正的静电放电或负的静电放电信号反应,以提供静电放电防护。

Description

静电放电防护的方法与装置及集成电路
                     发明领域
本发明涉及一种半导体集成电路，特别的是，利用双向硅晶二极管进行静电放电防护的方法和装置以及具有静电放电防护的集成电路。
                     发明背景
在易产生静电的环境中，半导体集成电路(Integrated Circuit，以下简称IC)经常会遭受静电放电的伤害，导致IC产生漏电或是损毁。静电放电(Electrostatic Discharge，以下简称ESD)是一种静电累积，在不同物体间静电荷转移的一种现象。静电放电发生时的时间很短，为纳秒(nano-second)等级，而且在如此短的时间内会产生很高的电汉，通常会高到数安培，这样高的电流一旦流经半导体集成电路，通常会使其受损。静电放电可能发生在IC的任意两个接脚(pin)之间，如下列几种情形(a)IC的一个接脚与VSS接脚(提供接地信号)之间，(b)IC的一个接脚与VDD接脚(提供电能)之间，(c)在不同的IC接脚之间，以及(d)VDD接脚与VSS接脚之间，如图1(a)到图1(d)所示。常见的静电荷的累积来源包括人体与制造工艺用机器。目前已知元件遭受静电放电的情形可以用制定于工业标准的三种模式来表示，人体模式(Human Body Model，缩写为HBM)，机器模式(Machine Model，缩写为MM)，和充电元件模式(Charged Device Model，缩写为CDM)。这些静电放电模式虽然无法百分之百地真实模拟静电放电的发生情形，但也已足够用来建立静电放电耐受度数据的比较基准。
美国静电放电协会(ESD Association)标准中，在静电放电控制程式的发展项目内有一标准ANSI/ESD-S20.20-1999(1999年8月4日)，其提到电机电子零件、组装、与装备的防护，并提供前述三种静电放电模式的耐受度测试。人体静电放电模式代表静电从一个站立的人体的指尖传递到一个元件的导线。图2绘示了人体模式静电放电测试的等效电路，其中100pF电容代表人体等效放电电容，1500欧姆电阻代表人体等效放电电阻。电荷先储存于人体等效放电电容，再经由人体等效放电电阻放电到待测元件。此人体静电放电放电波形为一个上升时间为2到10纳秒的双指数函数波形，其脉冲宽度约为150纳秒。其中，当放电电压为2000伏特时，其放电电流约为1.33安培。相类似的测试参数也可见于其它工业标准，如MIL-STD-883E method 3015.7(March 22，1989)与JEDEC Standard for ElectrostaticDischarge(ESD)Sensitivity Testing Human Body Model(HBM)，JESD22，A114-B(June 2000)。
机器模式的静电放电代表从阻值很低的路径快速放电，例如从一个金属缆线，一个自动测试机器的导体手臂。此模式的等效放电电容为200pF，有一个等效放电电感500nH，而其等效放电电阻约等于0。其放电波形为一个衰减中的弦波波形，其上升时间约为5到8纳秒，其周期约为80纳秒，其放电电流峰值通常可达8安培以上。此机器模式也在工业标准EIA/JEDECStandard，Test Method A115-A for Electrostatic Discharge(ESD)SensitivityTesting Machine Model(MM)，EIA/JESD22-A115-A(October 1997)所提到。
充电元件模式的静电放电是与元件有很大的相依性，该模式描述的现象如下：一个元件因为摩擦、电场感应或者是其他因素而事先累积了静电荷于元件本身，当有一接地装置或具有较低电位的装置触碰到该元件，而发生电位平衡的静电放电现象。不同的元件材质、大小在相同的情况下会累积不同量的静电，所以充电元件模式的静电放电与元件有很大的相依性。其放电波形的上升时间通常小于200pS(picoseconds，兆分之一秒)，而整个放电波形约小于2纳秒，且放电电流峰值通常会高到数十安培。此充电元件模式可参考工业标准JEDEC Standard，Field-Induced Charged-DeviceModel Test Method for Electrostatic-Discharge-Withstand Thresholds ofMicroelectronic Components，JESD22-C101-A(June2000)。
在一般商用应用中，一个元件的静电放电承受能力要能达到人体模式正负2000伏特，机器模式正负200伏特，与充电元件模式1000伏特。图3绘制了人体模式、机器模式、与充电元件模式的静电放电波形图。参考图3，充电元件模式静电放电的放电电流峰值在不到一纳秒的时间内可以高到约15安培，而整个放电过程在约10纳秒内完成。
目前已有许多方法或设计被应用来保护集成电路使其免于静电放电伤害或者提升其静电放电防护能力。一个常见的防护设计是使用寄生于n型金属氧化物半导体(metal-oxide semiconductor，MOS)元件的晶体管来进行静电放电防护，该n型金属氧化物半导体元件的漏极接到焊垫(Pad)，而源极耦合到地(Ground)或VSS电源线。二极管或二极管耦合晶体管的设计则应用在射频(Radio Frequency，RF)集成电路的静电放电防护电路中。在RF IC中，一个晶片上(on-chip)的静电放电防护电路必须要有下列特性：强健的静电放电防护能力，应用在输入保护(input protection)时要呈现最小的输入寄生电容，而且该寄生电容与电压的相关性要越低越好。在有浅沟槽隔绝(Shallow-Trench Isolation，以下简称STI)的深次微米互补式金属氧化物半导体(Complementary Metal-Oxide Semiconductor，以下简称CMOS)制造工艺技术中，二极管被应用在静电放电防护设计电路中，此二极管通常由邻近的高浓度n型扩散区(n+diffusion region)及高浓度p型扩散区(p+diffusionregion)所形成，且上述两个扩散区皆位于半导体“基底”(substrate)内，参考图4A，一个p+扩散区被STI所包围且藉以定义该p+扩散区范围，因此该藉由STI所形成的二极管被称为STI限定的二极管。此STI限定的二极管呈现了一个寄生的底部电容Cbottom。此种二极管被发现有严重的漏电流，该漏电流来自于p+扩散区上的金属硅化层(未绘制于图上)与包围p+扩散区的STI的介面。
图4B绘示了另一个现有的二极管静电放电保护结构的剖面图，此二极管被称为多晶硅限定的二极管。多晶硅限定的二极管的p+扩散区范围的定义与STI限定的二极管不同，多晶硅限定的二极管的p+扩散区范围是藉由多晶硅所定义，所以p+扩散区没有与STI接触的介面，因此没有漏电流的问题。然而，此多晶硅限定的二极管的总寄生电容比STI限定的二极管要大。这是由于多了侧边电容Csidewall所造成。
图5绘示了一个现有的利用双二极管结构的静电放电防护电路图。参考图5，藉由双二极管结构与电源线间静电放电箝制电路(VDD-to-VSS ESDclamp circuit)的结合，提供了静电放电电流一个放电路径2，使静电放电电流不会流经内部电路，也就是该结合而成的静电放电防护电路保护了内部电路不受静电放电所伤害。该电路动作情形简述如下：当静电放电发生于焊垫Pad1且焊垫Pad2为接地时，静电放电电流会经由顺偏的二极管Dp1到达低电阻值的VDD电源线，再经由电源线间静电放电箝制电路将静电放电电流导通至另一条低电阻值VSS电源线，最后，静电放电电流将通过另一个顺偏的二极管Dn2，到达焊垫Pad2，流出此电路外。在此电路中，整个电路的输入电容主要是由二极管的接面电容所影响。从焊垫Pad1看进去的输入电容Cin可以表示为
                     Cin＝Cp1+Cn1
其中，Cp1为二极管Dp1的等效寄生电容，而Cn1为二极管Dn1的等效寄生电容。
针对图5中的电路，图6中绘示了焊垫电压与电容值的关系图。参考图6，当焊垫电压上升时，二极管Dp1的等效寄生电容上升，而二极管Dn1的等效寄生电容下降。因此，总输入电容Cin近乎为常数值而没有改变。这个特性对射频集成电路的应用是非常重要的。
                        发明内容
根据本发明，提供一种静电放电防护方法，包括至少一组包括一第一硅晶二极管与一第一硅晶二极管的双向硅晶二极管，其中第一硅晶二极管的一n型区域与第二硅晶二极管的一p型区域电耦合，第一硅晶二极管的一p型区域与第二硅晶二极管的一n型区域电耦合，其中该至少一组双向硅晶二极管对正的静电放电或负的静电放电信号反应。
在本发明的一个方面，该至少一组双向硅晶二极管包括一个或多个串接耦合的双向硅晶二极管。
根据本发明，还提供一种静电放电防护装置，包括至少一组包括一第一绝缘层上硅的硅晶二极管与一第二绝缘层上硅的硅晶二极管的双向硅晶二极管，其中第一绝缘层上硅的硅晶二极管的一n型区域与第二绝缘层上硅的硅晶二极管的一p型区域电耦合，第一绝缘层上硅的硅晶二极管的一p型区域与第二绝缘层上硅的硅晶二极管的一n型区域电耦合，其中该至少一组双向硅晶二极管对正的静电放电或负的静电放电信号反应。
根据本发明，还提供一种集成电路，包括一信号焊垫、一第一电压源、和一耦合到第一电压源的第一静电放电箝制电路，该第一静电放电箝制电路具有至少一组双向硅晶二极管，该双向硅晶二极管包括一第一硅晶二极管与一个第二硅晶二极管，其中第一硅晶二极管的一n型区域与第二硅晶二极管的一p型区域电耦合，第一硅晶二极管的一p型区域与第二硅晶二极管的一n型区域电耦合，且其中该至少一组双向硅晶二极管对正的静电放电或负的静电放电信号反应。
在本发明的一个方面，该第一电压源为VDD，且第一静电放电箝制电路耦合到信号焊垫，以提供人体模式、充电元件模式或机器模式的静电放电的防护。
在本发明的另一个方面，进一步包括一个第二静电放电箝制电路，具有至少一组双向硅晶二极管，该双向硅晶二极管包括一第三硅晶二极管与一第四硅晶二极管，其中第三硅晶二极管的一n型区域与第四硅晶二极管的一p型区域电耦合，第三硅晶二极管的一p型区域与第四硅晶二极管的一n型区域电耦合，并且，其中第二静电放电箝制电路电耦合至一第一晶体管的基体与栅极，以提供第一晶体管至少充电元件模式的静电放电的防护。
在本发明的又一个方面，该第一电压源为VSS，且第一静电放电箝制电路耦合到信号焊垫，以提供至少一种人体模式、充电元件模式或机器模式的静电放电的防护。
在本发明的又再一个方面，该第一电压源为VDD，且第一静电放电箝制电路耦合至一第一晶体管的基体与栅极，以提供第一晶体管至少充电元件模式的静电放电的防护。
又在本发明的再一个方面，进一步包括一耦合至第一静电放电箝制电路的第二电压源，其中第一电压源为VDD，第二电压源为VSS，以提供静电放电防护。
必须了解的是，前述的概述以及之后的详细说明是示范性的以及说明性的，以进一步解释本发明主张的权利要求的范围。
为使本发明的上述目的、特征、和优点能更明显易懂，下文特举一优选实施例，并配合附图，作详细说明如下：
                          附图说明
图1A到1D绘示的是在集成电路中，静电放电可能发生的几种情形；
图2绘示的是人体模式静电放电等效电路图；
图3绘示的是人体模式、机器模式、与充电元件模式的静电放电波形图；
图4A绘示的是一个现有的制作于集成电路中的二极管剖面图；
图4B绘示的是另一个现有的制作于集成电路中的二极管剖面图；
图5绘示的是一个现有的静电放电防护电路图；
图6绘示的是在图5中，焊垫电压对输入寄生电容的关系图；
图7绘示的是，根据本发明精神的硅晶二极管的剖面图；
图8绘示的是，根据本发明精神的另一硅晶二极管的剖面图；
图9绘示的是，根据本发明精神的制作于绝缘层上硅晶片的硅晶二极管的剖面图；
图10绘示的是，根据本发明精神的制作于绝缘层上硅晶片的硅晶二极管的俯视图；
图11A到11H绘示的是根据本发明精神的具有n型中间区域的硅晶二极管的制造方法；
图12A到12H绘示的是根据本发明精神的具有p型中间区域的硅晶二极管的一种制造方法；
图13绘示的是，相对应本发明的硅晶二极管的电路符号；
图14绘示的是，根据本发明精神，利用双硅晶二极管元件所设计的静电放电防护电路图；
图15A绘示的是，图14中的焊垫电压与个别硅晶二极管的电容量关系图；
图15B绘示的是，图14中的焊垫电压与总硅晶二极管的电容量关系图；
图16A绘示的是，根据本发明精神，利用硅晶层二极管元件所设计的静电放电防护电路图；
图16B绘示的是，根据本发明精神，利用堆叠硅晶层二极管元件所设计的静电放电防护电路图；
图16C绘示的是，根据本发明精神，利用串联硅晶层二极管元件所设计的静电放电防护电路图；
图17绘示的是，根据本发明精神，利用偏压的双硅晶二极管元件所设计的静电放电防护电路图；
图18绘示的是，个别硅晶二极管与串联硅晶二极管的电压电流特性图；
图19绘示的是，根据本发明精神，利用双向硅晶二极管所设计的静电放电防护电路图；
图20绘示的是，根据本发明精神，利用双向硅晶二极管所设计的另一静电放电防护电路图；
图21绘示的是，根据本发明精神，利用双向硅晶二极管所设计的又一静电放电防护电路图；以及
图22绘示的是，根据本发明精神，利用双向硅晶二极管所设计的耐高电压的静电放电防护电路图。
                   附图标号说明
10、200、34、300：集成电路
12、202、36、112：半导体基底
14、114：井区
14A：部分井区
16、42、44、116：隔绝结构
18、20：扩散区
22、158：介电层
24、208、50：p型部分
26、210、48：n型部分
28、212：中间部分
32、206、132：硅晶层
204、38：绝缘层
40：第一硅晶层
52：第二硅晶层
46：部分第一硅晶层
54、30、130：接触孔
56、64、66、156、168、170、172：光致抗蚀剂
58：介电层
62、162：边墙
25、124：第一部分
120、125、126：部分
4：静电放电电流
6：电源线间静电放电箝制电路
302：信号焊垫
304-1、304-2、306-1、306-2、312-1：静电放电防护电路
308：PMOS
310：NMOS
308-1、310-1：基体
308-2、310-2：栅极
308-3、310-4：源极
308-4、310-3：漏极
                          具体实施方式
根据本发明的精神，提供一种双向硅晶二极管以设计包括正负向的静电放电的防护电路。此双向硅晶二极管包括至少一对反极性相耦合的硅晶二极管，亦即一硅晶二极管的n型区域与另一硅晶二极管的p型区域电耦合，反之亦然。与现有二极管不同的是，硅晶二极管没有底部接面电容，所以其寄生电容相对较小。除此之外，由于硅晶二极管是置于半导体基底的STI之上，没有基体漏电流，也不会占用硅面积，可以节省成本。此外，本发明的硅晶二极管还可额外增加功能，可在RF IC的应用中更有设计弹性。
图7绘示的是，根据本发明精神的一种硅晶层二极管的倾斜俯视图。参考图7，集成电路10包括半导体基底12与制作于半导体基底12内的井区14，一隔绝结构16环绕部分井区14A。隔绝结构可以是STI或者是场氧化层(Field Oxide)。集成电路10也包括一邻近于隔绝结构16的扩散区20。扩散区20与井区14可以掺杂同型的杂质。集成电路10可能也包括一邻近于隔绝结构16的扩散区18。在一优选实施例中，半导体基底12为一个p型基底，井区14为n型井区，而扩散区20为一个n型扩散区。可能有的扩散区18为一个p型扩散区。
一层介电层22置于井区14之上，此介电层22尚覆盖于隔绝结构16以及一部分井区14A。在一优选实施例中，介电层22为氧化层。一层硅晶层32置于介电层22之上，此硅晶层32接下来会成为硅晶二极管。在一优选实施例中，硅晶层32为多晶硅层。在另一优选实施例中，硅晶层32为单晶硅层。硅晶层32包括了一个p型部分24、一个n型部分26、以及一个位于p型部分24与n型部分26之间的中间部分28。p型部分24与n型部分26位于隔绝结构16上方，而中间部分28位于部分井区14A上方。在一优选实施例中，硅晶层32的间部分28为掺杂n型杂质，且其浓度较n型部分26的n型杂质浓度淡。在另一优选实施例中，硅晶层32的中间部分28为掺杂p型杂质，且其浓度较p型部分24的p型杂质浓度淡。在又另一优选实施例中，硅晶层32的中间部分28为无掺杂。多个接触孔(contact)30置于扩散区20、p型部分24、与n型部分26之上。
在操作方面，硅晶二极管可对静电放电信号进行反应，提供静电放电防护功能。更进一步，井区14可以被偏压用来控制硅晶二极管。在一优选实施例中，扩散区20可以传递信号给井区14，以控制硅晶二极管来提供静电放电防护功能。
图8绘示了根据本发明精神的另一个硅晶二极管的剖面图。参考图8，一集成电路200包括了一个半导体基底202、一绝缘层204、与一位于绝缘层204上方的硅晶层206。在一优选实施例中，绝缘层204为STI结构。在另一优选实施例中，绝缘层204为场氧化层结构。硅晶层206包括一个p型部分208与邻近于p型部分208的n型部分210。在一优选实施例中，集成电路200更进一步包括一介电层置于硅晶层206与绝缘层204之间(没有绘出)。硅晶层206可能还包括一个位于p型部分208与n型部分210之间的中间部分212。在一优选实施例中，硅晶层206的中间部分212为掺杂n型杂质，且其浓度较n型部分210的n型杂质浓度淡。在另一优选实施例中，硅晶层206的中间部分212为掺杂p型杂质，且其浓度较p型部分208的p型杂质浓度淡。在又另一优选实施例中，硅晶层206的中间部分212为无掺杂。此硅晶二极管置于半导体基底202的STI之上，故与半导体基底202没有接面，故没有基底漏电流(substrate leakage)，也可抑制基底噪声(substrate noise)。
图9绘示的是，根据本发明精神的制作于SOI(Silicon-On-Insulator)晶片的硅晶二极管的剖面图。参考图9，集成电路34包括SOI半导体基底36、一绝缘层38、一第一硅晶层40与一第二硅晶层52。其中绝缘层38置于半导体基底36上方，隔绝结构42与隔绝结构44制作于第一硅晶层40内并包围部分第一硅晶层46，此部分第一硅晶层46是为基体(Base)部分。在一个优选实施例中，半导体基底36为p型基底，隔绝结构42与隔绝结构44为STI结构，第二硅晶层52为一多晶硅层。
一介电层(没有绘出)置于第一硅晶层40与一第二硅晶层52之间。第二硅晶层52包括一n型部分48与一p型部分50。n型部分48位于隔绝结构42上方，而p型部分50位于隔绝结构44上方。第二硅晶层52可进一步包括一个位于n型部分48与p型部分50之间的中间部分(没有绘出)，此中间部分位于基体部分46的上方。集成电路34可进一步包括一个扩散区(没有绘出)邻近于隔绝结构42与隔绝结构44其中之一，且位于第一硅晶层40之内。集成电路34尚包括多个接触孔54。
在操作方面，制作于SOI晶片的硅晶二极管可对静电放电信号进行反应，提供静电放电防护功能。SOI集成电路34内的绝缘层38则提供了元件隔绝的功能。基体部分46可以被偏压用来控制硅晶层二极管以提供静电放电防护功能。因此，此实施例可适当的被命名为SOI硅晶二极管。图10绘示了与图9相对应的俯视图。图9为图10沿着A-A′方向的剖面图。
图11A到图11H绘示的是，利用剖面图显示制作本发明的硅晶二极管的方法。参考图11A，提供一半导体基底12。在一优选实施例中，半导体基底12为p型基底。接下来，图11B绘示了隔绝结构16形成于半导体基底12内。通常，隔绝结构16为STI结构，是经由一光刻腐蚀制作工艺定义其在半导体基底的位置，再经由蚀刻制作工艺蚀刻出一浅沟槽，再填入硅氧化物或其他具有绝缘性的物质而成。
图11C为井区14形成于半导体基底12内，经由一光刻腐蚀制作工艺定义井区14位置，不是井区14的位置则由光致抗蚀剂56阻挡，配合离子注入(ion implantation)制作工艺，形成井区14。然后再将光致抗蚀剂56去除。在一优选实施例中，井区为一n型井区。图11B与图11C的顺序可以互换，仍然可以形成同样的结构。
图11D绘示形成硅晶层二极管的开始。参考图11D，一介电层58形成于井区上14之上，然后再形成一硅晶层32于介电层58之上。再经由光刻腐蚀制作工艺定义出硅晶层的图案(pattern)，通常，传统制作工艺步骤会形成一边墙(spacer)62邻近于硅晶层32。边墙62通常可能为硅氧化物或其他具有绝缘性的物质。
参考图11E，利用光刻腐蚀制作工艺定义出硅晶层32上的第一部分25与半导体基底12上的第一注入区20。第一部分25将有部分会成为硅晶二极管的中间部分。第一注入区20位于井区14之内。然后进行第一离子注入制作工艺，如图11E所示，然后再将光致抗蚀剂64去除。在一优选实施例中，第一离子注入制作工艺为n型的轻掺杂漏极(Lightly-Doped Drain，简称LDD)制作工艺，此步骤可以制作硅晶二极管的n型中间部分。
参考图11F，再利用光刻腐蚀制作工艺定义出硅晶层32上的一部分26以及井区14的一部分20，然后进行第二离子注入制作工艺。然后再将光致抗蚀剂65去除。在一优选实施例中，第二离子注入制作工艺为N型漏极源极注入制作工艺。此步骤可以提供与井区14的信号连结，并且完成硅晶二极管的n型部分与n型的中间部分28。
参考图11G，再利用光刻腐蚀制作工艺定义出硅晶层32上的第三注入区一部分24。然后进行第三离子注入制作工艺。并将光致抗蚀剂66去除。在一优选实施例中，第三离子注入制作工艺为p型漏极源极离子注入(p-typeDrain/Source implantation)制作工艺。此步骤可以完成硅晶二极管的p型部分。通常，接下来传统制作工艺会形成多个接触孔30，如图11H所示，以完成对硅晶二极管元件的电连结。同样的，类似上述图11A到图11H利用剖面图显示制作本发明的硅晶二极管的方法，图12A到图12H绘示了中间部分为p型部分的硅晶二极管的制作方法。参考图12A，提供一半导体基底112，在一优选实施例中，半导体基底112为p型基底。接下来，图12B绘示了隔绝结构116形成于半导体基底112内。通常，隔绝结构116为STI结构，是经由一光刻腐蚀制作工艺定义其在半导体基底112的位置，再经由蚀刻制作工艺蚀刻出一浅沟槽，再填入硅氧化物或其他具有绝缘性的物质而成。图12C井区114形成于半导体基底112内，经由一光刻腐蚀制作工艺定义井区114位置，非井区114的位置则由光致抗蚀剂156阻挡，配合离子注入制作工艺，形成井区114，然后再将光致抗蚀剂156去除。在一优选实施例中，井区114为一n型井区。图12B与图12C的顺序可以互换，仍然可以形成同样的结构。
图12D绘示形成硅晶二极管的开始，参考图12D，一介电层158形成于基底112之上，然后再形成一硅晶层132于介电层158之上，再经由光刻腐蚀制作工艺定义出硅晶层的图案，再进行蚀刻制作工艺，留下图中的硅晶层132部分。通常，传统制作工艺步骤会再形成一邻近于硅晶层132的边墙162。边墙162通常可能为硅氧化物或其他具有绝缘性的物质。是否形成边墙162或者边墙使用何种材质并不影响本发明的硅晶二极管。
参考图12E，利用光刻腐蚀制作工艺定义出硅晶层132与半导体基底112上的第一部分124。此第一部分124会有一部分将成为硅晶二极管的中间部分。然后进行第四离子注入制作工艺，如图12E所示，然后再将光致抗蚀剂168去除。在一优选实施例中，第四离子注入制作工艺为p型的轻掺杂漏极制作工艺。参考图12F，再利用光刻腐蚀制作工艺定义出硅晶层132上的一部份126以及井区114的一部分120，然后进行第五离子注入制造工艺。然后再将光致抗蚀剂170去除。在一优选实施例中，第五离子注入制造工艺为N型漏极源极制造工艺。此步骤可以提供与井区114的信号连结，并且完成硅晶二极管的n型部分与p型的中间部分128。
参考图12G，再利用光刻腐蚀制造工艺定义出硅晶层132上的第六注入区一部分125。然后进行第六离子注入制造工艺。并将光致抗蚀剂172去除。在一优选实施例中，第六离子注入制造工艺为p型漏极源极离子注入制造工艺。此步骤可以完成硅晶二极管的p型部分。通常，接下来传统制造工艺会形成多个接触孔130，如图12H所示，以完成对硅晶二极管元件的电连结。
对于使用SOI晶片技术来制作本发明的硅晶二极管，上述的制作方法必须有所修改，然而，需要修改的步骤只是那些与形成硅晶层二极管无关的一些步骤。需要修改的步骤预期为上述形成井区之前的步骤，如此仍可完成硅晶层二极管。
图13绘示的是根据本发明精神的硅晶二极管的电路符号示意图。此符号是以提供有基体偏压功能的硅晶二极管为例，事实上，在后续的发明实施例中，无基体偏压功能的硅晶二极管(如图8所示)，也都适用。
参考图14，图中为利用双硅晶二极管所设计的一个静电放电防护电路。此双硅晶二极管电路提供了静电放电电流的放电路径，保护了内部电路使其不受静电放电的伤害。当静电放电发生于焊垫1且焊垫2为接地时，静电放电电流4会经过VDD电源线与焊垫1之间的硅晶二极管SD1而流到VDD电源线，再经过电源线间静电放电箝制电路(VDD-TO-VSS ESDCLAMP CIRCUIT)6流到VSS电源线，最后再经过VSS电源线与焊垫2之间的硅晶二极管SD4流到焊垫2排出集成电路外。在此电路中，基体偏压的硅晶二极管与硅晶二极管皆可达到类似的防护功能。
所以，本发明的精神也包括保护集成电路免于静电放电伤害的方法。该方法包括提供一种信号给集成电路元件，该集成电路元件包括最少一个硅晶二极管来对该信号做反应，以提供静电放电防护功能，使集成电路免于遭受静电放电伤害。同样类似的，本发明也包括保护SOI集成电路免于静电放电伤害的方法。该方法包括了提供一种信号给SOI集成电路元件，该SOI集成电路元件包括最少一个SOI硅晶二极管来对该信号做反应，以提供静电放电防护功能，使SOI集成电路免于遭受静电放电伤害。
图15A绘示的是焊垫电压与个别二极管元件寄生电容量关系图。其中Dp1与Dn1代表图5中现有二极管，而SD1与SD2为图14中的硅晶二极管。由于根据本发明的精神的硅晶二极管无侧边电容且底部电容相较现有二极管要低，且二极管特性也类似，因此图中曲线类似，但电容值较低。图15B为静电放电防护电路中的总输入电容与焊垫电压关系图。由于单一硅晶二极管的电容值较现有二极管低，因此总输入电容也相对较低，大约降低了一半的电容值。
此总输入电容或称输入寄生电容可以进一步利用电容串联效应来进一步的降低。图16A为根据本发明精神，利用硅晶二极管元件所设计的静电放电防护电路图。假设每个硅晶二极管的寄生电容值为C，则此电路的输入寄生电容(图中符号为Cin)的值为2C。图16B为根据本发明精神，利用堆叠硅晶二极管元件所设计的静电放电防护电路图。根据电容串联以及并联的基本物理特性，此电路的输入寄生电容的值为C，为图16A电路一半的值。更进一步，参考图16C，根据本发明精神，利用串联硅晶二极管元件所设计的静电放电防护电路图。此电路在焊垫上下皆串联了n个硅晶二极管，因此，此电路的输入寄生电容的值为2C/n，其中n为硅晶二极管的个数。在上述电路中，基体偏压的硅晶二极管与硅晶二极管皆可达到串联降低电容的效果。
根据本发明精神，上述电路更进一步包括一个侦测-偏压电路。参考图17，此侦测-偏压电路85包括一个电阻R以及一个电容C置于电源线VDD及电源线VSS之间，还有一个PMOS Mp与一个NMOS Mn置于电源线VDD及电源线VSS之间，其中PMOS与NMOS的漏极相互连接并可提供信号，NMOS源极接电源线VSS，PMOS源极接电源线VDD，PMOS与NMOS的栅极相连且与电阻电容相连。当静电放电发生时，此侦测-偏压电路可提供一偏压信号给基体偏压的硅晶二极管，以加速基体偏压的硅晶二极管导通，保护内部电路不受静电放电伤害。
根据本发明精神，双向硅晶二极管包括一对硅晶二极管，其中第一硅晶二极管的一个n型区域与第二硅晶二极管的一个p型区域电耦合，第一硅晶二极管的一个p型区域与第二硅晶二极管的一个n型区域电耦合，使该双向硅晶二极管对正的静电放电或负的静电放电信号反应。除此之外双向硅晶二极管可以包括n对相同耦合方式的硅晶二极管串联在一起。其中，n为整数，介于1到无限大之间。尚且，在同一方向串联的硅晶二极管的个数不必相等于另一个方向串联的硅晶二极管的个数。换句话说，双向硅晶二极管也许包括1个硅晶二极管并联耦合至另2个串接硅晶二极管。
图18绘示了个别硅晶二极管与串联硅晶二极管的部分范围电压电流特性图。此为利用多晶硅制作硅晶二极管的实施例。从横轴可以得到双向硅晶二极管的触发电压，纵轴则显示了电流。从图18中可以看到，四个个别的多晶硅二极管PD1、PD2、PD3、与PD4的顺偏电压电流特性，以及，将此四个多晶硅二极管串接在一起的顺偏电压电流特性。可以看到，导通电压加成可直接加成而不失真，依此设计的双向硅晶二极管可有效的控制导通电压，仅需控制串接硅晶二极管的个数。
图19绘示的是，根据本发明精神的一个实施例，利用双向硅晶二极管所设计的静电放电防护电路图。参考图19，一个集成电路300包括了一个信号焊垫302、四个静电放电防护电路304-1、304-2、306-1、306-2，一个PMOS 308、以及一个NMOS 310。PMOS 308包括了一个基体308-1、一个栅极308-2、一个耦合到VDD电压源的源极308-3、以及耦合到内部电路的漏极308-4。NMOS 310包括了一个基体310-1、一个栅极310-2、一个耦合到VSS电压源的源极310-4、以及耦合到漏极308-4的漏极310-3。静电放电防护电路304-1耦合到信号焊垫302与VDD电源线。静电放电防护电路304-2耦合到信号焊垫302与VSS电源线。静电放电防护电路306-1耦合到PMOS 308的栅极308-2与基体308-1。静电放电防护电路306-2耦合到NMOS 310的栅极310-2与基体310-1。信号焊垫302可以是输入焊垫、输出焊垫、电源焊垫、或其他会接触到人体模式、机器模式、或充电元件模式静电放电的焊垫。当静电放电防护电路304-1、304-2、306-1、306-2被静电放电触发时，图19中的箭头表示了可能的静电放电电流流向。
在操作方面，当人体模式或机器模式的静电放电发生于信号焊垫302时，静电放电防护电路304-1、304-2是为静电放电箝制电路，用以保护集成电路300免于静电放电伤害。当充电元件模式静电放电发生时，静电放电防护电路306-1、306-2则用以保护PMOS 308与NMOS 310免于静电放电伤害。每个静电放电防护电路304-1、304-2、306-1、306-2包括了至少一组根据本发明的双向硅晶二极管。在实施的时候，此静电放电防护电路可保护集成电路300免于外来的静电放电伤害，如人体模式或机器模式静电放电，且可免于由内而外的静电放电伤害，如充电元件模式静电放电。
在一实施例中，每一个静电放电防护电路包括了串联多个根据本发明的双向硅晶二极管。其串联的个数是依照电路在非静电放电情况时所需要隔绝的电压信号所决定。举例来说，如果在正常工作时，信号焊垫会接收3伏特的信号，则需要隔绝的信号则要高于3伏特。假设需要隔绝的信号为4.5伏特而每一个硅晶二极管的导通电压为0.6伏特，则8个顺偏串联硅晶二极管总共导通电压4.8伏特可以使用在此电路在逆偏工作的硅晶二极管则仅需1个或2个串联即可，因为逆偏崩溃电压即可高于4.5伏特。
参考图14，该电源线间静电放电箝制电路也可使用本发明的双向硅晶二极管，并配合图19(或图20、图21、以及图22)的电路，以更增进静电放电防护能力。
图20绘示的是，根据本发明精神，利用双向硅晶二极管所设计的另一静电放电防护电路图，应用在多组电源的应用中。在多组电源的应用中，电源间常会互相隔绝，用以消除噪声的耦合。但是，这同时也使静电放电电流无法经由电源线排除，使其容易导致集成电路内部伤害。根据本发明的精神，双向硅晶二极管可以用来连接两个隔绝的电源线，可重建静电放电电流路径。双向硅晶二极管的串联个数可用以控制需隔绝的噪声等级。参考图20，静电放电防护电路312-1耦合了一输出入VDD电压源VDD I/O与内部VDD电压源VDD Internal(内部)，而静电放电防护电路312-2耦合了一输出入VSS电压源VSS I/O与内部VSS电压源VSS Internal。而静电放电防护电路314则提供了类似图19中静电放电防护电路306-1及306-2的充电元件模式静电放电防护功能。
同理，本发明的双向硅晶二极管可应用在模拟电路以提供静电放电防护，如图21所示，以及，本发明的双向硅晶二极管也可应用在耐高电压输出入电路(high-voltage tolerant I/O circuit)，如图22所示。此耐高电压输出入电路为现有电路可参考下列文献：Sanchez et al，“Aersatile 3.3/2.5/1.8-VCMOS I/O Driver Built in a 0.2-μm，3.5-nm Tox，1.8-V CMOS Technology，”IEEE Journal of Solid-State Circuits，vol.34，no.11，pp.1501-1511.以及Singhet al.，“High-Voltage-Tolerant I/O Buffers with Low-Voltage CMOS Process，”IEEE Journal of Solid-State Circuits，vol.34，no.11，pp.1512-1525。此二文献已包括在此文件以供参考。
综上所述，虽然本发明已结合一优选实施例揭露如上，然而其并非用以限定本发明，本领域的技术人员在不脱离本发明的精神和范围内，可作出各种更动与润饰，因此本发明的保护范围应当由后附的权利要求范围所界定。

Claims (28)

1.一种静电放电防护方法，包括：
至少一组包括一第一硅晶二极管与一第二硅晶二极管的双向硅晶二极管，其中该第一硅晶二极管的一n型区域与该第二硅晶二极管的一p型区域电耦合，该第一硅晶二极管的一p型区域与该第二硅晶二极管的一n型区域电耦合，
其中该至少一组双向硅晶二极管对正的静电放电或负的静电放电信号反应。
2.如权利要求1的静电放电防护方法，其中该至少一组双向硅晶二极管包括一个或多个串接耦合的双向硅晶二极管。
3.如权利要求1的静电放电防护方法，其中该第一硅晶二极管包括一中央硅区域，该中央硅区域置于该第一硅晶二极管n型区域与p型区域之间，并且与该n型区域以及该p型区域相邻。
4.如权利要求1的静电放电防护方法，其中该第二硅晶二极管包括一中央硅区域，该中央硅区域置于该第二硅晶二极管n型区域与p型区域之间，并且与该n型区域以及该p型区域相邻。
5.如权利要求1的静电放电防护方法，更进一步包括：
一第一隔绝结构；以及
一与第一隔绝结构不直接相邻的第二隔绝结构；
其中该第一硅晶二极管的p型区域与该第一隔绝结构重叠，且该第一硅晶二极管的n型区域与该第二隔绝结构重叠。
6.如权利要求5的静电放电防护方法，更进一步包括一位于井区内的扩散区域，该扩散区域与该第一隔绝结构或该第二隔绝结构其中一个相邻，其中，该扩散区域与该井区所掺杂的杂质为相同形式。
7.如权利要求1的静电放电防护方法，更进一步包括：
一第三隔绝结构；以及
一与第三隔绝结构不直接相邻的第四隔绝结构；
其中该第二硅晶二极管的p型区域与该第三隔绝结构重叠，且该第二硅晶二极管的n型区域与该第四隔绝结构重叠。
8.如权利要求7的静电放电防护方法，还包括一位于井区内的扩散区域，该扩散区域与该第三隔绝结构或该第四隔绝结构其中一个相邻，其中，该扩散区域与该井区所掺杂的杂质为相同形式。
9.如权利要求1的静电放电防护方法，其中该第一硅晶二极管包括n个串联耦合硅晶二极管，且该第二硅晶二极管包括m个串联耦合硅晶二极管，其中n与m是介于1到无穷大的整数。
10.如权利要求9的静电放电防护方法，其中n不等于m。
11.如权利要求1的静电放电防护方法，更进一步包括一第一电压源与一第二电压源，该组双向硅晶二极管的一端耦合至该第一电压源，而另一端耦合至该第二电压源，其中，该第一电压源为VDD，而该第二电压源为VSS。
12.一种静电放电防护装置，包括：
至少一组包括一第一绝缘层上硅的硅晶二极管与一第二绝缘层上硅的硅晶二极管的双向硅晶二极管，其中该第一绝缘层上硅的硅晶二极管的一n型区域与该第二绝缘层上硅的硅晶二极管的一p型区域电耦合，该第一绝缘层上硅的硅晶二极管的一p型区域与该第二绝缘层上硅的硅晶二极管的一n型区域电耦合，
其中该至少一组双向硅晶二极管对正的静电放电或负的静电放电信号反应。
13.如权利要求12的静电放电防护装置，其中该至少一组双向硅晶二极管包括一个或多个串接耦合的双向硅晶二极管。
14.一种集成电路，包括：
一信号焊垫；
一第一电压源；以及
一耦合到该第一电压源的第一静电放电箝制电路，具有至少一组双向硅晶二极管，该双向硅晶二极管包括一第一硅晶二极管与一第二硅晶二极管，其中该第一硅晶二极管的一n型区域与该第二硅晶二极管的一p型区域电耦合，该第一硅晶二极管的一p型区域与该第二硅晶二极管的一n型区域电耦合，且其中该至少一组双向硅晶二极管对正的静电放电或负的静电放电信号反应。
15.如权利要求14的集成电路，其中该至少一组双向硅晶二极管包括一个或多个串接耦合的双向硅晶二极管。
16.如权利要求14的集成电路，其中该第一电压源为VDD，且该第一静电放电箝制电路耦合到该信号焊垫，以提供人体模式、充电元件模式或机器模式的静电放电的防护。
17.如权利要求16的集成电路，还包括：
一第二静电放电箝制电路，具有至少一组双向硅晶二极管，该双向硅晶二极管包括一第三硅晶二极管与一第四硅晶二极管，其中该第三硅晶二极管的一n型区域与该第四硅晶二极管的一p型区域电耦合，该第三硅晶二极管的一p型区域与该第四硅晶二极管的一n型区域电耦合，并且其中该第二静电放电箝制电路电耦合至一第一晶体管的一基体与一栅极，以提供该第一晶体管至少充电元件模式的静电放电的防护。
18.如权利要求16的集成电路，进一步包括：
一第二静电放电箝制电路，具有至少一组双向硅晶二极管，该双向硅晶二极管包括一第三硅晶二极管与一第四硅晶二极管，其中该第三硅晶二极管的一n型区域与该第四硅晶二极管的一p型区域电耦合，该第三硅晶二极管的一p型区域与该第四硅晶二极管的一n型区域电耦合，并且
其中该第二静电放电箝制电路一端耦合至VDD，另一端耦合至该第一静电放电箝制电路。
19.如权利要求14的集成电路，其中该第一电压源为VSS，且该第一静电放电箝制电路耦合到该信号焊垫，以提供至少一种人体模式、充电元件模式或机器模式的静电放电的防护。
20.如权利要求14的集成电路，其中该第一电压源为VDD，且第一静电放电箝制电路耦合至一第一晶体管的一基体与一栅极，以提供该第一晶体管至少充电元件模式的静电放电的防护。
21.如权利要求20的集成电路，进一步包括：
一第二静电放电箝制电路，具有至少一组双向硅晶二极管，该双向硅晶二极管包括一第三硅晶二极管与一第四硅晶二极管，其中该第三硅晶二极管的一n型区域与该第四硅晶二极管的一p型区域电耦合，该第三硅晶二极管的一p型区域与该第四硅晶二极管的一n型区域电耦合，并且
其中该第二静电放电箝制电路一端耦合至VDD，另一端耦合至信号焊垫，以提供至少一种人体模式或机器模式的静电放电的防护。
22.如权利要求14的集成电路，其中该第一电压源为VSS，且该第一静电放电箝制电路一端耦合至一第二晶体管的一基体与该第一电压源，另一端耦合至一第二晶体管的一栅极，以提供该第二晶体管至少充电元件模式的静电放电的防护。
23.如权利要求22的集成电路，进一步包括：
一第二静电放电箝制电路，具有至少一组双向硅晶二极管，该双向硅晶二极管包括一第三硅晶二极管与一第四硅晶二极管，其中该第三硅晶二极管的一n型区域与该第四硅晶二极管的一p型区域电耦合，该第三硅晶二极管的一p型区域与该第四硅晶二极管的一n型区域电耦合，并且其中该第二静电放电箝制电路一端耦合至VDD与该第一晶体管的该基体，另一端耦合至该第一晶体管的该栅极。
24.如权利要求23的集成电路，其中该第一晶体管的该栅极耦合至该第二晶体管的该栅极。
25.如权利要求14的集成电路，进一步包括一耦合至该第一静电放电箝制电路的一第二电压源，其中该第一电压源为VDD，该第二电压源为VSS，以提供静电放电防护。
26.如权利要求14的集成电路，进一步包括一耦合至该第一静电放电箝制电路的一第三电压源，其中该第三电压源所提供的电压不同于该第一电压源所提供的电压。
27.如权利要求26的集成电路，其中该第三电压源提供VDD电源给一输出入电路，而该第一电压源提供VDD电源给一内部电路。
28.如权利要求26的集成电路，其中该第三电压源提供VSS电源给一输出入电路，而该第一电压源提供VSS电源给一内部电路。
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