CN107466417A - 用于静电放电切换忆阻元件的读取电路 - Google Patents

用于静电放电切换忆阻元件的读取电路 Download PDF

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Abstract

在本文提供的示例中，一种装置具有耦合到集成电路的引脚的忆阻元件，其中忆阻元件响应于所述引脚处的静电放电（ESD）事件而从第一电阻值范围内的第一电阻切换到第二电阻值范围内的第二电阻。装置还具有耦合到忆阻元件以确定忆阻元件的电阻在第一还是第二电阻值范围中的读取电路，其中读取电路包括第一晶体管。另外，读取电路与忆阻元件之间的耦合不包括用于来自ESD事件的电流去到第一晶体管的栅极端的直接路径。

Description

用于静电放电切换忆阻元件的读取电路
背景技术
集成电路（IC）是在诸如硅之类的半导体材料的衬底上制作的微型化电子组件的群组。IC可以在大小方面是微小的。事实上，十美分硬币大小的IC可以具有数以亿计的晶体管和其它类型的电子组件。
静电放电（ESD）可以损坏或破坏IC的组件。ESD发生在累积的电荷被短接到较低电位时。存在其中针对IC可以发生ESD事件的许多情形，例如，当带电体触碰IC时和当带电IC触碰接地元件时就是这样。当电荷在表面之间移动时，它变成可以损坏IC的电流。
附图说明
随附各图图示了以下描述的原理的各种示例。示例和附图是说明性的而非限制性的。
图1A-1B描绘了包括用于检测静电放电（ESD）事件的忆阻元件和用于确定是否发生了ESD事件的读取电路的示例静电放电记录电路的框图。
图2A-2B描绘了用于重置和设置记录ESD事件的忆阻元件的电阻的示例电路。
图3描绘了用于读取记录是否发生了ESD事件的忆阻元件的示例电路。
图4描绘了包括ESD保护电路和读取/写入电路的示例电路。
图5描绘了具有耦合到芯片上的对应引脚的多个忆阻元件的示例芯片，可以针对所记录的ESD事件串行地扫描所述忆阻元件。
图6描绘了具有多个芯片的示例板，并且每一个芯片具有多个忆阻元件，其中可以针对所记录的ESD事件在板上串行地扫描忆阻元件。
图7描绘了图示读取记录芯片上的ESD事件的多个忆阻元件的示例过程的流程图。
图8描绘了图示读取和设置记录多个芯片上的ESD事件的多个忆阻元件的示例过程的流程图。
图9描绘了图示重置记录芯片上的ESD事件的多个忆阻元件的示例过程的流程图。
图10描绘了图示重置记录多个芯片上的ESD事件的多个忆阻元件的示例过程的流程图。
具体实施方式
以下描述的是可以用于读取和/或写入忆阻元件的电阻的电路的示例,所述忆阻元件记录集成电路（IC）的引脚处的ESD事件的发生。来自由忆阻元件记录的ESD事件的电流不应当具有去到读取电路和/或写入电路中的晶体管的栅极端的栅极氧化物的直接路径，而是来自ESD事件的电流应当被引导至读取和/或写入电路中的晶体管的源极端或漏极端的掺杂剂扩散区以防止对电路的损坏。
静电放电（ESD）可能在没有警告的情况下发生并且可能在制造和操作环境中出现。已经开发了ESD保护电路以将ESD电流从否则将被放电损坏的IC中的电路分流开。然而，ESD保护电路可能不是完全可靠的，因为它们可能接通得过晚，可能以过高以至于无法保护IC的电压触发，或者可能在ESD的发生期间发生故障。另外，按照通过IC的功能测试所确定的，单个ESD脉冲可能不够强来损坏IC。但是如果IC经受多个弱ESD脉冲，IC可能随每一个脉冲而被恶化得更多，最终造成灾难性的故障。将有益的是知晓何时IC已经经历ESD事件，而与ESD事件是否足够强以导致立即可测量的损坏无关。这样做的一种方式是在IC的每一个引脚处使用至少一个忆阻元件以记录ESD事件的发生。该技术可以应用于任何类型的IC。
忆阻元件可以在两个或更多状态-例如低电阻状态（LRS）和高电阻状态（HRS）-之间切换。在使用双极型忆阻元件的情况下，当在一个方向上向元件施加电压时，可以将该元件设置到LRS，并且当在相反方向上向该元件施加电压时，可以将该元件设置到HRS。在使用单极型忆阻元件的情况下，连同顺从电流（compliance current）的施加，当向元件施加第一幅度的电压时，可以将该元件设置到LRS，并且当在相同方向上向该元件施加第二、不同幅度的电压时，可以将该元件设置到HRS。在两种情况下，忆阻元件可以保持在一个状态-例如HRS-中，直到通过向忆阻元件施加切换电压或电流而触发向另一状态（例如LRS）的随后切换为止。因此，通过将忆阻元件耦合到IC的每一个引脚，忆阻元件可以能够分别记录在每一个引脚处的ESD事件的发生。
图1A描绘了包括忆阻元件102的示例静电放电记录电路100A的框图。图1的忆阻元件102可以耦合到集成电路（IC）的引脚并且用于检测和记录该引脚处的静电放电（ESD）事件的发生。在用于检测ESD事件之前，最初可以将忆阻元件102设置到第一电阻值范围内的第一电阻。然后当在IC的引脚处发生ESD事件时，忆阻元件102允许电流经过并且吸收ESD事件的能量。当ESD事件的电压大到足以触发忆阻元件102切换电阻状态时，忆阻元件102切换到第二电阻值范围内的第二电阻。在一些实现方式中，第一电阻值范围可以小于第二电阻值范围。
图1A的示例电路100还包括确定忆阻元件102的电阻在第一还是第二电阻值范围中的读取电路104。例如，读取电路104可以用于确定忆阻元件102在第一电阻值范围中的LRS中还是在第二电阻值范围中的HRS中。如果最初将忆阻元件102置于LRS中，并且读取电路104确定忆阻元件102在HRS中，或者如果最初将忆阻元件102置于HRS中，并且读取电路104确定忆阻元件102在LRS中，则电阻状态的改变指示在忆阻元件102耦合到的IC的引脚处发生了ESD事件。在一些实现方式中，读取电路104包括第一晶体管，并且读取电路104与忆阻元件102之间的耦合不应当包括用于来自ESD事件的电流去到第一晶体管的栅极端的直接路径，因为栅极氧化物是薄的并且可能容易被ESD损坏。在一些实现方式中，读取电路与忆阻元件之间的耦合包括用于使来自ESD的电流去到第一晶体管的掺杂剂扩散区（诸如见于源极端或漏极端处）的直接路径。
图1B描绘了包括忆阻元件102、读取电路104、写入电路106和分流电路108的示例静电放电记录电路100B的框图。分流电路108可以在忆阻元件102从第一电阻切换到第二电阻之后将能量从忆阻元件102分流开。例如，在忆阻元件102已经响应于ESD事件而切换到较高的第二电阻之后，忆阻元件102不再允许同样多的电流经过，因此通过分流电路108将大多数电流从忆阻元件102分流开。如果忆阻元件102未通过切换电压的施加而被主动设置到第一电阻，忆阻元件102在发生ESD事件之后保持在第二电阻。作为结果，可以读取忆阻元件102的电阻以确定耦合到IC的引脚的忆阻元件102是否经历了ESD事件。例如，如果确定忆阻元件102的电阻保持在最初设置的第一电阻，可以得出以下结论：没有发生ESD事件。然而，如果确定忆阻元件102的电阻为第二电阻，这是忆阻元件102已经经历了ESD事件的指示，并且因此，IC的电路已经暴露于ESD事件。如以上所讨论的，读取电路104可以用于确定忆阻元件102的电阻。
分流电路108还可以在已经发生第一ESD之后将来自附加的、随后的ESD事件的能量从忆阻元件102分流开，因为忆阻元件102已经例如切换到第二较高电阻并且传递非常少的电流。在一些示例中，分流电路108可以包括与忆阻元件102并联的第一电阻元件，所述第一电阻元件具有大于第一电阻并且小于第二电阻的第三电阻。另外，忆阻元件102的电阻可以在从第一电阻切换之后维持在第二电阻，直到再次将电阻设置到第一电阻。
此外，读取电路104和/或写入电路106的阻抗可以大于分流电路108的阻抗，使得来自ESD的电流被引导朝向分流电路108，而不是引导到读取电路104或写入电路106。
在一些实例中，一旦忆阻元件102已经被读取和确定为第二电阻，写入电路106可以用于通过向忆阻元件102施加电压而再次将忆阻元件102的电阻改变成第一电阻。在双极型忆阻元件的情况下，一个极性的电压可以用于将忆阻元件例如设置到LRS，并且相反极性的电压可以用于将忆阻元件例如重置到HRS。在单极型忆阻元件的情况下，相同极性的电压可以用于设置和重置忆阻元件。
在一些实现方式中，写入电路106可以包括第二晶体管，并且写入电路106与忆阻元件102之间的耦合不应当包括用于来自ESD事件的电流去到第二晶体管的栅极端的直接路径，因为栅极氧化物是薄的并且可以容易地被EDS损坏。在一些实现方式中，写入电路106与忆阻元件102之间的耦合包括用于来自ESD的电流去到第二晶体管的掺杂剂扩散区（诸如见于源极端或漏极端处）的直接路径。
由于ESD事件在IC的任何引脚处的发生可能对IC是有害的，因此应当在将忆阻元件102的极性返回到第一电阻之前测试IC。另外，因为测试可能不会表明立即的损坏指示，所以IC的寿命可能会由于ESD事件的发生而缩短，并且丢弃该IC或者采取其它措施可能是适当的，诸如基于针对该IC所记录的ESD事件的数目而将IC分箱（bin）。
图2A-2B描绘了用于重置和设置用于记录ESD事件的忆阻元件210的电阻的写入电路的示例。ESD保护电路可以耦合到图2A-2B中所示的写入电路的节点215、217。
在图2A中，点线指示可以用于将忆阻元件210从HRS重置到LRS的写入电路中的电流路径211。在电流路径211中，接通晶体管212、214，而同时关断晶体管222、224。例如，可以向p型金属氧化物半导体（PMOS）212的栅极端施加电压Vss，并且可以向n型金属氧化物半导体（NMOS）214的栅极端施加电压Vdd。作为结果，在忆阻元件210的阴极侧（耦合到节点215的忆阻元件210的一侧）上施加正极性以便将忆阻元件210偏置和重置到LRS。要指出的是，对于图2A中所示的写入电路，忆阻元件210耦合到晶体管212、214的漏极端的掺杂扩散区，而不是耦合到任一晶体管212、214的栅极端的薄栅极氧化物区。晶体管212、214的扩散区比晶体管212、214的栅极端的薄栅极氧化物区能够更好地吸收ESD事件的高电压。
沿图2A中所示的电流路径211的写入电路，忆阻元件210具有耦合到节点215的第一忆阻端和耦合到节点217的第二忆阻端。写入电路包括具有第一重置栅极端、第一重置源极端和第一重置漏极端的第一写入重置晶体管212；以及具有第二重置栅极端、第二重置源极端和第二重置漏极端的第二写入重置晶体管214。第一重置栅极端耦合到第一电压源280，并且第二重置栅极端耦合到第二电压源282。第一忆阻端耦合到第一写入重置晶体管212的第一重置漏极端，并且第二忆阻端耦合到第二写入重置晶体管214的第二重置漏极端。另外，第一重置源极端耦合到第三电压源284，并且第二重置源极端耦合到地。当写入电路用于重置忆阻元件210的电阻时，电流从第三电压源284流动到第一重置源极端，通过第一写入重置晶体管212到第一忆阻端，通过忆阻元件210到第二忆阻端，通过第二写入重置晶体管214到耦合到地的第二写入重置晶体管214的第二重置源极端。
在图2B中，点线指示可以用于将忆阻元件210从LRS设置到HRS的写入电路中的电流路径221。在电流路径221中，接通晶体管222、224，而同时关断晶体管212、214。例如，向PMOS 222的栅极端施加电压Vss，并且向NMOS 224的栅极端施加电压Vdd。作为结果，在忆阻元件210的阳极侧（耦合到节点217的一侧）上施加正极性，以便将忆阻元件210偏置和设置到HRS。要指出的是，对于图2B中所示的写入电路，忆阻元件210耦合到晶体管222、224的漏极端的掺杂扩散区。晶体管222、224的扩散区比晶体管222、224的栅极端的薄栅极氧化物区能够更好地吸收ESD事件的高电压。
沿图2B中所示的电流路径221的写入电路，忆阻元件210具有耦合到节点215的第一忆阻端和耦合到节点217的第二忆阻端。写入电路包括具有第一设置栅极端、第一设置源极端和第一设置漏极端的第一写入设置晶体管222；以及具有第二设置栅极端、第二设置源极端和第二设置漏极端的第二写入设置晶体管224。第一设置栅极端耦合到第一电压源280，并且第二设置栅极端耦合到第二电压源282。第二忆阻端耦合到第一写入设置晶体管222的第一设置漏极端，并且第一忆阻端耦合到第二写入设置晶体管224的第二设置漏极端。另外，第一设置源极端耦合到第三电压源284，并且第二设置源极端耦合到地。当写入电路用于设置忆阻元件210的电阻时，电流从第三电压源284流动到第一设置源极端，通过第一写入设置晶体管222到第二忆阻端，通过忆阻元件210到第一忆阻端，通过第二写入设置晶体管224到耦合到地的第二写入设置晶体管224的第二设置源极端。
图3描绘了用于确定用于记录是否发生了ESD事件的忆阻元件310的电阻的示例读取电路。ESD保护电路可以耦合到图3中所示的读取电路的节点315、317。
电流镜330复制由电流源320生成的参考电流Iref。复制的电流遵循点线所指示的电流路径322。已知的复制的电流经过具有电阻R的忆阻元件310。因此，跨忆阻元件310的电压降通过Iref*R来给出。跨忆阻元件310的电压随电流是线性的并且随电阻是线性的，并且因为使用恒定的已知电流Iref，因此忆阻元件310的电阻导致节点335处的电压的改变。如果电阻是高的，则节点335处的电压是高的，并且如果电阻是低的，则节点335处的电压是低的。
电压比较器330比较跨忆阻元件310的电压降与参考电压Vref以确定节点335处的电压高于还是低于参考电压Vref。如果节点335处的电压高于参考电压Vref，Vout为正，并且如果节点335处的电压低于参考电压Vref，Vout为负。因此，输出电压Vout的符号是基于相对于参考电压的跨忆阻元件310的电压降，并且Vout可以用于确定忆阻元件的电阻在第一电阻值范围中还是在第二电阻值范围中。要指出的是，对于图3中所示的读取电路，忆阻元件310耦合到晶体管304、306的漏极端的掺杂扩散区，而不是晶体管304、306的栅极端的薄栅极氧化物区。
图4描绘了包括用于检测ESD事件的忆阻元件410、412以及读取/写入电路430的示例ESD保护电路。忆阻元件410、412经由接合焊盘405耦合到IC的引脚，其中可以将芯片引脚引线接合到接合焊盘405。当在引脚处发生ESD事件时，忆阻元件410、412可以从第一电阻值范围内的第一电阻切换到第二电阻值范围内的第二电阻，其中第一电阻值范围小于第二电阻值范围。电路400还包括将能量从忆阻元件410、412分流开的分流电路，其中分流电路包括电阻器410、402和栅极接地的晶体管420。
图4中的点线示出用于发生在耦合到接合焊盘405的IC引脚处的ESD事件的电流路径。电流路径经过电阻器401、402，经过忆阻元件410、412并且经过分流电路420的栅极接地的晶体管。图4的示例中所示的读取/写入电路430是电路的非限制性示例，并且可以具有任何配置，诸如例如图2A、2B和3中所示的配置。
图5描绘了示例芯片510，其中具有读取/写入电路514的多个忆阻元件耦合到芯片510上的对应接合焊盘512，可以针对所记录的ESD事件而串行扫描所述多个忆阻元件。在一些实现方式中，可以将芯片置于与使用模式不同的测试模式中。可以例如在生产和/或组装测试期间使用测试模式以确定是否已经在芯片510的任何引脚处发生了ESD事件，从而造成对芯片510的电路的不利影响。串行测试协议-诸如JTAG（联合测试行动组）-可以用于经由对应的读取电路514来串行地扫描每一个忆阻元件以查询芯片510上的忆阻元件。例如，对应于忆阻元件的LRS可以指示没有在对应的引脚处发生ESD，而HRS可以指示已经发生ESD事件。类似地，串行测试协议可以用于经由写入电路514来设置和/或重置芯片510上的忆阻元件的电阻。
图6描绘了具有多个芯片612、614、616、618的示例板610，并且每一个芯片612、614、616、618具有带有读取/写入电路的多个忆阻元件，其中可以针对所记录的ESD事件而在板610上串行地扫描忆阻元件。和扫描单个芯片上的忆阻元件的情况一样，串行测试协议可以用于经由对应的读取电路而串行地扫描每一个忆阻元件以查询板610上的忆阻元件。串行扫描可以顺序地扫描板610上的芯片612、614、616、618的读取电路或其任何子集。类似地，串行测试协议可以用于经由对应的写入电路而顺序地设置和/或重置芯片612、614、616、618上的忆阻元件的电阻。
图7描绘了图示确定记录芯片上的ESD事件的多个忆阻元件的示例过程700的流程图。
在块705处，可以确定耦合到第一芯片上的引脚的忆阻元件的第一电阻。忆阻元件的电阻可以通过查询耦合到忆阻元件的读取电路来确定。例如，读取电路可以提供跨忆阻元件的电压降大于还是小于参考电压的信息。基于该信息，可以确定忆阻元件的电阻在第一电阻值范围中还是在第二电阻值范围中。
在块710处，可以串行地确定耦合到第一芯片上的相应引脚的其它忆阻元件的随后电阻。每一个忆阻元件可以响应于相应引脚处的静电放电（ESD）事件而从第一电阻值范围内的第一电阻切换到第二电阻值范围内的第二电阻。
在一些实现方式中，确定忆阻元件的第一电阻并且串行地确定其它忆阻元件的随后电阻可以使用串行测试协议（例如JTAG）来执行。
在一些实现方式中，如果给定忆阻元件的电阻在第二电阻值范围内，可以将每一个忆阻元件的电阻设置到第一电阻值范围内的电阻。
图8描绘了图示确定和设置记录多个芯片上的ESD事件的多个忆阻元件的示例过程800的流程图。该过程在块805处开始，块805可以类似于相对于图7的过程700所描述的块705。块810也可以类似于图7的块710。
在块815处，可以串行地确定耦合到不同于第一芯片的第二芯片上的相应引脚的附加忆阻元件的附加电阻。在一些实现方式中，第一芯片和第二芯片可以在相同板上。
在块820处，如果给定忆阻元件的电阻在第二电阻值范围内，可以将第一芯片和第二芯片上的每一个忆阻元件的电阻设置到第一电阻值范围内的电阻。
图9描绘了图示重置记录芯片上的ESD事件的多个忆阻元件的示例过程900的流程图。
在块905处，可以将耦合到第一芯片上的引脚的忆阻元件的第一电阻值范围中的第一电阻重置到第二电阻值范围中的电阻。在一些实现方式中，第一电阻值范围可以小于第二电阻值范围。
在块910处，可以将耦合到第一芯片上的相应引脚的其它忆阻元件的随后电阻串行地重置到第二电阻值范围中的电阻。在一些实现方式中，在块910处，可以仅针对已经响应于ESD事件而改变电阻值的忆阻元件而串行地重置电阻。
图10描绘了图示重置记录多个芯片上的ESD事件的多个忆阻元件的示例过程1000的流程图。该过程在块1005处开始，块1005可以类似于相对于图9的过程900描述的块905。块1010也可以类似于图9的块910。
在块1015处，可以将耦合到第二芯片的相应引脚的每一个忆阻元件串行地重置到第二电阻值范围中的电阻。
并非以上呈现的所有步骤或特征都被使用在所呈现的技术的每一个实现方式中。
如本文在说明书和权利要求中所使用的，单数形式“一”、“一个”和“所述一个”包括复数引用，除非上下文以其它方式清楚地规定。

Claims (15)

1.一种装置，包括：
耦合到集成电路的引脚的忆阻元件，其中忆阻元件响应于所述引脚处的静电放电（ESD）事件而从第一电阻值范围内的第一电阻切换到第二电阻值范围内的第二电阻；以及
耦合到忆阻元件的读取电路，用以确定忆阻元件的电阻在第一还是第二电阻值范围中，其中读取电路包括第一晶体管，
其中读取电路与忆阻元件之间的耦合不包括用于来自ESD事件的电流去到第一晶体管的栅极端的直接路径。
2.权利要求1所述的装置，其中读取电路与忆阻元件之间的耦合包括用于来自ESD事件的电流去到第一晶体管的掺杂剂扩散区的直接路径。
3.权利要求1所述的装置，其中读取电路包括：
提供参考电流的电流源；
复制要经过忆阻元件的参考电流的电流镜；以及
比较跨忆阻元件的电压降与参考电压的电压比较器，其中忆阻元件的电阻在第一电阻值范围还是第二电阻值范围中的确定是基于相对于参考电压的电压降。
4.权利要求1所述的装置，还包括耦合到忆阻元件以将忆阻元件的电阻设置或重置到特定电阻的写入电路，
其中写入电路包括第二晶体管，并且
进一步其中写入电路与忆阻元件之间的耦合不包括用于来自ESD事件的电流去到第二晶体管的栅极端的直接路径。
5.权利要求4所述的装置，
其中忆阻元件具有第一忆阻端和第二忆阻端，
其中写入电路包括具有第一重置栅极端、第一重置源极端和第一重置漏极端的第一写入重置晶体管；以及具有第二重置栅极端、第二重置源极端和第二重置漏极端的第二写入重置晶体管，
其中第一重置栅极端耦合到第一电压源，并且第二重置栅极端耦合到第二电压源，
其中第一忆阻端耦合到第一重置漏极端，
其中第二忆阻端耦合到第二重置漏极端，
其中第一重置源极端耦合到第三电压源，
其中第二重置源极端耦合到地，并且
其中当写入电路用于重置忆阻元件的电阻时，电流从第一重置源极端流动，通过第一写入重置晶体管到第一忆阻端，通过忆阻元件到第二忆阻端，通过第二写入重置晶体管到耦合到地的第二重置源极端。
6.权利要求4所述的装置，
其中写入电路包括具有第一设置栅极端、第一设置源极端和第一设置漏极端的第一写入设置晶体管；以及具有第二设置栅极端、第二设置源极端和第二设置漏极端的第二写入设置晶体管，
其中第一设置栅极端耦合到第一电压源，并且第二设置栅极端耦合到第二电压源，
其中第二忆阻端耦合到第一设置漏极端，
其中第一忆阻端耦合到第二设置漏极端，
其中第一设置源极端耦合到第三电压源，
其中第二设置源极端耦合到地，并且
其中当写入电路用于设置忆阻元件的电阻时，电流从第一设置源极端流动，通过第一写入设置晶体管到第二忆阻端，通过忆阻元件到第一忆阻端，通过第二写入设置晶体管到耦合到地的第二设置源极端。
7.权利要求1所述的装置，还包括将来自附加ESD事件的能量从忆阻元件分流开的分流电路，其中读取电路的阻抗大于分流电路的阻抗。
8.权利要求1所述的装置，其中第一电阻值范围小于第二电阻值范围。
9.一种方法，包括：
确定耦合到第一芯片上的引脚的忆阻元件的第一电阻；
串行地确定耦合到第一芯片上的相应引脚的其它忆阻元件的随后电阻，
其中每一个忆阻元件响应于相应引脚处的静电放电（ESD）事件而从电阻值范围内的第一电阻切换到第二电阻值范围内的第二电阻。
10.权利要求9所述的方法，其中确定忆阻元件的第一电阻和串行地确定其它忆阻元件的随后电阻使用串行测试协议来执行。
11.权利要求9所述的方法，还包括如果给定忆阻元件的电阻在第二电阻值范围内，将每一个忆阻元件的电阻设置到第一电阻值范围内的电阻。
12.权利要求9所述的方法，还包括：
串行地确定耦合到第二芯片上的相应引脚的附加忆阻元件的附加电阻。
13.权利要求12所述的方法，还包括：
如果给定忆阻元件的电阻在第二电阻值范围内，将第一芯片和第二芯片上的每一个忆阻元件的电阻串行地设置到第一电阻值范围内的电阻。
14.一种方法，包括：
将耦合到第一芯片上的引脚的忆阻元件的第一电阻值范围中的第一电阻重置到第二电阻值范围中的电阻；
将耦合到第一芯片上的相应引脚的其它忆阻元件的随后电阻串行地重置到第二电阻值范围中的电阻，
其中每一个忆阻元件响应于相应引脚处的静电放电（ESD）事件而从第一电阻值范围内的第一电阻切换到第二电阻值范围内的第二电阻，并且
其中第一电阻值范围小于第二电阻值范围。
15.权利要求14所述的方法，还包括：
将耦合到第二芯片的相应引脚的每一个忆阻元件串行地重置到第二电阻值范围中的电阻。
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