KR100328327B1 - 반도체 집적회로 - Google Patents

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Abstract

과전압 보호회로를 적절히 동작하여 신뢰도를 향상시킨다. 본 발명의 반도체 집적회로의 경우에, 입력초단회로 (50) 를 구성하는 nMOS 트랜지스터 (52) 의 소스전극 (52s) 은 접지배선 (54) 에 접속되고 과전압 보호회로 (10) 는 접지배선 (54) 과 nMOS 트랜지스터 (52) 의 게이트전극 (52g) 사이에 접속된다. 소스전극 (52s) 과 과전압 보호회로 (10) 사이의 배선저항은 매우 작다. 따라서, nMOS 트랜지스터 (52) 와 과전압 보호회로 (10) 의 인가 전압값은 과전압이 생성될 때 서로 같아지기 때문에, 과전압 보호회로 (10) 가 적절하게 동작하여 nMOS 트랜지스터 (52) 를 보호할 수 있다.

Description

반도체 집적회로{SEMICONDUCTOR INTEGRATED CIRCUIT}
본 발명은 정전기에 의한 파괴를 방지하는 과전압 보호회로가 구비된 반도체 집적회로에 관한 것이다.
반도체 집적회로는 많은 반도체장치로 구성된 칩이 패키지에 수용되고 칩에 전기적으로 접속된 핀이 패키지 위로 돌출한 구조를 갖는다. 반도체 집적회로를 선별, 포장, 반송 또는 사용할 때, 칩은 외부물체와의 접촉에 의해 정(positive) 또는 부(negative)로 대전된다. 그후, 핀이 도체와 접촉할 때, 정전기가 칩으로부터 핀 및 도체로의 경로를 통해 방전된다. 이 경우, 예를 들면, 입력초단회로의 nMOS 트랜지스터의 게이트 산화막이 칩 내에서 파괴될 수도 있다. 이 현상을 'CDM (charge device model) 에 의한 파괴' 라 한다.
CDM 에 의한 파괴를 방지하기 위해, 입력초단회로의 입력배선과 접지배선 사이에서 전위차가 발생하지 못하게 할 필요가 있다. 따라서, 입력초단회로의 입력배선과 접지배선 사이의 전압차를 흡수하는 과전압 보호회로를 배치할 필요가 있다.
도 5 는 상기 종래의 반도체 집적회로를 도시한 등가회로도이다. 이하,도 5 를 참조하여 반도체 집적회로를 설명한다.
종래의 반도체 집적회로의 경우, 입력초단회로 (50) 를 구성하는 nMOS 트랜지스터 (52) 의 소스전극 (52s) 은 접지배선 (54) 에 접속되고 과전압 보호회로 (58) 는 접지배선 (56) 과 nMOS 트랜지스터 (52) 의 게이트전극 (52g) 사이에 접속된다. 과전압 보호회로 (58) 는, 게이트전극 (581g) 과 소스전극 (581s) 이 접속된 nMOS 트랜지스터 구조를 갖는 방전소자 (581) 와, 게이트전극이 없는 nMOS 트랜지스터 구조를 갖는 방전소자 (582) 로 구성된다. 방전소자 (581, 582) 의 경우, 그들 각각의 드레인전극 (581d, 582d) 은 nMOS 트랜지스터 (52) 의 게이트전극 (52g) 에 접속되고 그들 각각의 소스전극 (581s, 582s) 은 nMOS 트랜지스터 (52) 의 소스전극 (52s) 에 접속된다.
pMOS 트랜지스터 (60) 가 입력초단회로 (50) 에 설치된다. nMOS 트랜지스터 (52) 및 pMOS 트랜지스터 (60) 의 게이트전극 (52g 및 60g) 은 입력배선 (64) 에 의해 입력패드 (62) 에 접속된다. 다른 과전압 보호회로 (68) 는 접지배선 (56) 과 입력패드 (62) 사이에 접속된다. 과전압 보호회로 (68) 는 과전압 보호회로 (58) 의 구성과 거의 동일한 구성을 갖지만 과전압 보호회로 (58) 의 크기와 다른 크기를 갖고 방전소자 (681, 682) 로 구성된다. 기생저항 (54r, 56r) 은 접지배선 (54, 56) 의 저항값을 나타낸다. 기생저항 (64r) 은 입력배선 (64) 의 저항값을 나타낸다. 또한, 과전압 보호회로 (68) 는 입력패드 (62) 에 주로 인가된 과전압 (ESD) 으로부터 nMOS 트랜지스터 (52) 를 보호한다. 접촉홀 (74c, 64c, 54c, 58dc, 58gc, 561c, 562c), 전원배선 (74) 및 접지패드 (70) 는 다음에 설명한다.
도 6 은 도 5 의 반도체 집적회로의 전체 칩을 도시한 평면도이다. 이하, 도 5 및 6 을 참조하여 설명한다. 도 6 에서, 도 5 의 부분과 동일한 부분은 동일 기호를 사용하고 중복설명을 생략한다.
칩 (69) 의 경우, 접지배선 (54, 56, 66) 은 접지패드 (70) 부근에서 서로 접속된다. 따라서, 기생저항 (54r) 은 입력초단회로 (50) 로부터 접지패드 (70) 까지의 접지배선 (54) 의 저항값을 나타낸다. 기생저항 (56r) 은 과전압 보호회로 (58) 로부터 접지패드 (70) 까지의 접지배선 (56) 의 저항값을 나타낸다. 접지배선 (54) 은 입력초단회로용으로 사용되고, 접지배선 (56) 은 보호회로용으로 사용되고, 그리고 접지배선 (66) 은 내부 셀용으로 사용된다. 또한, 도시되지 않은 전원배선은 전원패드 (72) 에 접속된다.
도 7 은 도 5 의 반도체 집적회로의 배선 및 확산층의 일부를 도시한 평면도이다. 이하, 도 5 내지 7 을 참조하여 설명한다. 그러나, 도 7 에서, 도 5 및 6 의 부분과 동일한 부분은 동일 기호를 사용하고 그 중복설명을 생략한다.
소스영역과 드레인영역으로서 역할하는 p+층 (60p) 은 pMOS 트랜지스터 (60) 의 소스전극 (60s) 및 드레인전극 (60d) 상에 형성된다. 가드 링(guard ring)으로서 역할하는 n+층 (60n) 은 pMOS 트랜지스터 (60) 주위에 형성된다. 소스영역과 드레인영역으로서 역할하는 n+층 (52n) 은 nMOS 트랜지스터 (52) 의 소스전극 (52s) 및 드레인전극 (52d) 상에 형성된다. 가드 링으로서 역할하는 p+층 (52p) 은 nMOS 트랜지스터 (52) 주위에 형성된다. 소스영역과 드레인영역으로서 역할하는 n+층 (581n) 은 방전소자 (581, 582) 의 소스전극 (581s, 582s) 및 드레인전극 (581d, 582d) 상에 형성된다. 가드 링으로서 역할하는 p+층 (58p) 은 방전소자 (581, 582) 주위에 형성된다.
전원배선 (74) 및 소스전극 (60s) 은 접촉홀 (74c) 에 의해 서로 접속된다. 드레인전극 (60d, 52d) 은 서로 접속된다. 접지배선 (54) 및 소스전극 (52s) 은 접촉홀 (54c) 에 의해 서로 접속된다. 입력배선 (64) 및 게이트전극 (52g, 60g) 은 접촉홀 (64c) 에 의해 서로 접속된다. 입력배선 (64) 및 드레인전극 (581d, 582d) 등은 서로 접속된다. 접지배선 (56) 및 소스전극 (581s, 582s) 은 접촉홀 (561c, 562c) 에 의해 서로 접속된다. 소스전극 (581s, 581g) 은 접촉홀 (58gc) 에 의해 서로 접속된다. 접촉홀 (60sc, 60dc, 52sc, 52dc, 581sc, 582sc, 58dc) 은 각 전극을 각 반도체층에 접속하는데 사용된다. 입력배선 (64), 소스전극 (60s, 52s, 581s, 582s) 및 드레인전극 (60d, 52d, 581d, 582d) 등은 동일 전극층을 패터닝하여 형성된다. 접지배선 (54, 56) 및 전원배선 (74) 등은 동일 배선층을 패터닝하여 형성된다. 배선층은 도시되지 않은 절연막을 통해 전극층 상에 중첩된다. 접촉홀 (74c, 54c, 561c, 562c) 은 절연막 상에 형성된다.
이하, 도 5 내지 7 을 참조하여 과전압 보호회로의 동작을 설명한다.
칩 (69) 은 정전기에 의해 정으로 대전되고, 이 상태하에서 입력패드 (62) 에 접속된 핀 (도시되지 않음) 이 도체에 접촉한다. 그후, 방전소자 (581, 582) 는 도통되고 정전기는 접지배선 (54, 56) 으로부터 과전압 보호회로 (58) 및 입력패드 (62) 까지 형성된 경로를 통해 방전된다. 이 경우, 과전압이 nMOS 트랜지스터 (52) 의 소스전극 (52s) 과 게이트전극 (52g) 사이에 생성된다. nMOS 트랜지스터 (52) 를 과전압으로부터 보호하기 위해, 과전압 보호회로 (58) 가 동작한다. 즉, 방전소자 (581, 582) 가 도통되어 소스전극 (52s) 과 게이트전극 (52g) 사이의 과전압을 흡수한다. 따라서, nMOS 트랜지스터 (52) 의 게이트전극 산화막은 CDM 에 의해 파괴되는 것이 방지된다.
또한, 다른 종래예를 아래에 도시한다. 즉, 일본 특개평 9-139468 호 공보에는, 보호장치와, 정전 파괴 내전압(electrostatic-breakdown withstand voltage)을 낮추지 않고 보호되는 장치를 인접 배치하여 반도체장치에서의 불필요한 공간을 감소시킬 수 있는 반도체장치가 개시되어 있다.
또한, 일본 특개평 4-30570 호 공보에는, 정전 노이즈로부터 내부회로를 안전하게 보호할 수 있는 반도체장치가 개시되어 있다.
도 5 에는, 2개의 과전압 보호회로 (58, 68) 가 설치된다. 이 경우, 과전압 보호회로 (68) 는 정전기 등이 입력패드 (62) 에 인가될 때 주로 동작하고 과전압 보호회로 (58) 는 칩이 대전될 때 동작한다. 즉, 과전압 보호회로 (68) 는 ESD (electrostatic discharge damage) 를 방지하는데 사용되고 과전압 보호회로 (58) 는 상기 CDM 을 방지하는데 사용된다. 따라서, 도 6 에 도시된 바와 같이, 과전압 보호회로 (68) 는 입력패드 (62) 부근에 배치되고 과전압 보호회로 (58) 는 입력초단회로 (50) 부근에 배치된다 (도 7 참조). 따라서, 접지배선 (54) 의 기생저항 (54r) 과 접지배선 (56) 의 기생저항 (56r) 은 입력초단회로 (50) 의 접지접속단으로서 역할하는 접촉홀 (54c) 과 과전압 보호회로 (58) 의 접지접속단으로서 역할하는 접촉홀 (561c, 562c) 사이에 위치한다. 따라서, 입력초단회로 (50) 의 접지전위는 과전압 보호회로 (58) 의 접지전위와 다르다. 이에 따라, 기생저항 (54r, 56r) 의 전압은 정전기가 방전될 때 강하하므로, 과전압 보호회로 (58) 가 소스전극 (52s) 과 게이트전극 (52g) 사이의 전압에 의해 항상 동작되는 것은 아니다. 따라서, 과전압 보호회로 (58) 는 적절하게 동작할 수 없다.
따라서, 본 발명의 목적은, 과전압 보호회로를 적절하게 동작시켜 향상된 신뢰도를 갖는 반도체 집적회로를 제공하는 것이다.
본 발명의 반도체 집적회로에서, 입력배선에 접속된 트랜지스터는 접지배선 중의 어느 하나에 접속되고 과전압 보호회로는 트랜지스터가 접속된 접지배선과 입력배선 사이에 접속된다. 트랜지스터는 전계효과 트랜지스터, 바이폴라 트랜지스터, 또는 정전유도 트랜지스터 등을 사용한다. 전계효과 트랜지스터는 nMOS 트랜지스터 또는 pMOS 트랜지스터 등을 사용한다.
칩이 정전기에 의해 대전된 동안에 입력패드에 접속된 핀이 도체에 접촉할 때, 정전기는 칩 내의 접지배선으로부터 입력패드를 향해 방전된다. 이 경우, 입력패드에 접속된 입력초단회로의 트랜지스터의 전극들 사이에서 과전압이 발생된다. 이 과전압을 흡수하기 위해, 과전압 보호회로가 동작한다.
종래기술의 과전압 보호회로는, 트랜지스터가 접속된 접지배선과는 다른 접지배선과 입력배선 사이에 접속된다. 따라서, 각 접지배선의 저항값을 갖는 기생저항은 트랜지스터와 과전압 보호회로 사이에 접속된다. 따라서, 과전압 보호회로가 트랜지스터의 전극간 전압에 의해 항상 동작되는 것은 아니다.
한편, 본 발명의 과전압 보호회로는 트랜지스터가 접속된 접지배선과 입력배선 사이에 접속된다. 따라서, 트랜지스터와 과전압 보호회로 사이의 저항값은 크게 감소된다. 이에 따라, 과전압 보호회로는 트랜지스터의 전극간 전압에 의해 동작된다.
즉, 본 발명의 반도체 집적회로는, 평행하게 연장된 보호회로용 제 1 접지배선 및 입력초단회로용 제 2 접지배선 , 제 2 접지배선에 접속되며 입력초단회로를 구성하는 전계효과 트랜지스터의 소스전극, 그리고 전계효과 트랜지스터의 게이트전극과 소스전극 사이에서 발생된 과전압을 흡수하는 2단자소자 구조를 구비하고 전계효과 트랜지스터 부근에 설치된 과전압 보호회로를 포함하고, 과전압 보호회로의 일단은 최소 거리에 있는 제 2 접지배선에 접속된다.
도 1 은 본 발명의 반도체 집적회로의 일실시예를 도시한 등가회로도.
도 2 는 도 1 의 반도체 집적회로의 전체 칩을 도시한 평면도.
도 3 은 도 1 의 반도체 집적회로에서의 배선 및 확산층의 일부를 도시한 평면도.
도 4[1] 및 4[2] 는 도 1 의 반도체 집적회로에서의 방전소자의 전압-전류특성을 나타낸 그래프로서, 도 4[1] 은 제 1 방전소자의 전압-전류특성을 나타낸 그래프, 도 4[2] 는 제 2 방전소자의 전압-전류특성을 나타낸 그래프.
도 5 는 종래의 반도체 집적회로를 도시한 등가회로도.
도 6 은 도 5 의 반도체 집적회로의 전체 칩을 도시한 평면도.
도 7 은 도 5 의 반도체 집적회로에서의 배선 및 확산층의 일부를 도시한 평면도.
* 도면의 주요부분에 대한 부호의 설명 *
10, 68 : 과전압 보호회로 50 : 입력초단회로
54, 56, 66 : 접지배선 62 : 입력패드 (input pad)
64 : 입력배선 69 : 칩
70 : 접지패드 72 : 전원패드
74 : 전원배선 101, 102, 581, 582, 681, 682 : 방전소자
74c, 64c, 54c, 58dc, 58gc, 561c, 562c : 접촉홀 (contact hole)
도 1 은 본 발명의 반도체 집적회로의 일실시예를 도시한 등가회로도이다. 이하, 도 1 을 참조하여 설명한다.
본 발명의 반도체 집적회로의 경우, 입력초단회로 (50) 를 구성하는 nMOS 트랜지스터 (52) 의 소스전극 (52s) 은 접지배선 (54) 에 접속되고, 과전압 보호회로 (10) 는 접지배선 (54) 과 nMOS 트랜지스터 (52) 의 게이트전극 (52g) 사이에 구성된다. 과전압 보호회로 (10) 는, 게이트전극 (101g) 및 소스전극 (101s) 이 접속된 nMOS 트랜지스터 구조를 갖는 방전소자 (101) 와, 게이트전극이 없는 nMOS 트랜지스터 구조를 갖는 방전소자 (102) 를 포함한다. 방전소자 (101, 102) 의 경우, 그들 각각의 드레인전극 (101d, 102d) 은 nMOS 트랜지스터 (52) 의 게이트전극 (52g) 에 접속되고 그들 각각의 소스전극 (101s, 102s) 은 nMOS 트랜지스터 (52) 의 소스전극 (52s) 에 접속된다.
제 1 입력회로 (50) 는 pMOS 트랜지스터 (60) 를 구비한 인버터회로이다. nMOS 트랜지스터 (52) 및 pMOS 트랜지스터 (60) 의 게이트전극 (52g 및 60g) 과 입력패드 (62) 는 입력배선 (64) 에 의해 서로 접속된다. 다른 과전압 보호회로 (68) 는 접지배선 (56) 과 입력패드 (62) 사이에 구성된다. 과전압 보호회로 (68) 는 방전소자 (681, 682) 를 포함한다. 과전압 보호회로 (68) 는 대략 400 ㎛ 의 채널폭을 갖고 과전압 보호회로 (10) 는 대략 100 ㎛ 의 채널폭을 갖는다. 기생저항 (54r, 56r) 은 접지배선 (54, 56) 의 저항값을 나타낸다. 기생전극 (64r) 은 입력배선 (64) 의 저항값을 나타낸다. 접촉홀 (74c, 64c, 54c, 10dc, 10gc, 101sc, 102sc, 54cc), 전원배선 (74) 및 접지패드 (70) 등은 다음에 설명한다.
도 2 는 도 1 의 반도체 집적회로의 전체 칩을 도시한 평면도이다. 이하, 도 1 및 2 를 참조하여 설명한다. 그러나, 도 2 에서, 도 1 의 부분과동일한 부분은 동일 기호를 사용하고 그 중복설명을 생략한다.
칩 (69) 은 중속 SRAM (static random access memory) 이다. 칩 (69) 의 경우, 접지배선 (54, 56, 66) 은 접지패드 (70) 부근에서 서로 접속된다. 이에 따라, 기생저항 (54r) 은 입력초단회로 (50) 로부터 접지패드 (70) 까지의 접지배선 (54) 의 저항값을 나타낸다. 접지배선 (54) 은 입력초단회로용으로 사용되고, 접지배선 (56) 은 보호회로용으로 사용되고, 그리고 접지배선 (66) 은 내부 셀용으로 사용된다. 또한, 도시되지 않은 전원배선은 전원패드 (72) 에 접속된다.
도 3 은 도 1 의 반도체 집적회로의 배선 및 확산층의 일부를 도시한 평면도이다. 이하, 도 1 내지 3 을 참조하여 설명한다. 그러나, 도 3 에서, 도 1 및 2 의 부분과 동일한 부분은 동일 기호를 사용하고 그 중복설명을 생략한다.
소스영역과 드레인영역으로서 역할하는 p+층 (60p) 은 pMOS 트랜지스터 (60) 의 소스전극 (60s) 및 드레인전극 (60d) 상에 형성된다. 가드 링으로서 역할하는 n+층 (60n) 은 pMOS 트랜지스터 (60) 주위에 형성된다. 소스영역과 드레인영역으로서 역할하는 n+층 (52n) 은 nMOS 트랜지스터 (52) 의 소스전극 (52s) 및 드레인전극 (52d) 상에 형성된다. 가드 링으로서 역할하는 p+층 (52p) 은 nMOS 트랜지스터 (52) 주위에 형성된다. 소스영역과 드레인영역으로서 역할하는 n+층 (101n, 102n) 은 방전소자 (101, 102) 의 소스전극 (101s, 102s) 및 드레인전극 (101d, 102d) 상에 형성된다. 가드 링으로서 역할하는 p+층 (10p) 은 방전소자 (101, 102) 주위에 형성된다.
전원배선 (74) 및 소스전극 (60s) 은 접촉홀 (74c) 에 의해 서로 접속된다. 드레인전극 (60d, 52d) 은 서로 접속된다. 접지배선 (54) 및 소스전극 (52s) 은 접촉홀 (54c) 에 의해 서로 접속된다. 입력배선 (64) 및 게이트전극 (52g, 60g) 은 접촉홀 (64c) 에 의해 서로 접속된다. 입력배선 (64) 및 드레인전극 (101d, 102d) 은 서로 접속된다. 접지배선 (54) 및 소스전극 (101s, 102s) 은 접촉홀 (54cc) 에 의해 서로 접속된다. 소스전극 (101s) 및 게이트전극 (101g)은 접촉홀 (10gc) 에 의해 서로 접속된다. 접촉홀 (60sc, 60dc, 52sc, 52dc, 101sc, 102sc, 10dc) 은 각 전극을 각 반도체층에 접속하는데 사용된다. 입력배선 (64), 소스전극 (60s, 52s, 101s, 102s) 및 드레인전극 (60d, 52d, 101d, 102d) 등은 알루미늄으로 이루워진 동일 전극층을 패터닝하여 형성된다. 접지배선 (54, 56) 및 전원배선 (74) 등은 알루미늄으로 만들어진 동일 배선층을 패터닝하여 형성된다. 배선층은 도시되지 않은 절연막을 통해 전극층 상에 중첩된다. 접촉홀 (74c, 54c, 54cc) 은 절연막 상에 형성된다.
도 4[1] 및 4[2] 는 방전소자 (101, 102) 의 전압-전류특성을 도시한 그래프로서, 도 4[1] 은 방전소자 (101) 의 특성을 도시하고 도 4[2] 는 방전소자 (102) 의 특성을 도시한다. 이하, 도 1 내지 4 를 참조하여 과전압 보호회로(10) 의 동작을 설명한다.
과전압 보호회로 (10) 는 드레인전극 (101d, 102d) 을 포함한 제 1 전극과 소스전극 (101s, 102s) 을 포함한 제 2 전극을 구비한 2단자소자 구조를 갖는다. 방전소자 (101) 는 게이트전극 (101g) 과 소스전극 (101s) 이 접속되고 소스전극 (101s) 과 드레인전극 (101d) 사이에 npn 반도체층이 형성된 nMOS 트랜지스터 구조를 갖는다. 방전소자 (102) 는 게이트전극이 없는 nMOS 트랜지스터 구조를 갖는 것으로서, 소스전극 (102s) 과 드레인전극 (102d) 사이에 npn 반도체층이 형성된다. 도 4 에서, 순방향으로서 드레인전극의 전압이 소스전극의 전압보다 더 높은 경우를 가정할 때, 방전소자 (101) 는 순방향 전압에 대해 DIAC (diode AC switch) 으로서 동작하지만 역방향 전압에 대해서는 부하 트랜지스터로서 동작한다. 방전소자 (101) 는 순방향 및 역방향 전압에 대해 DIAC 로서 동작한다.
이 경우, 칩 (69) 이 정전기에 의해 대전된 동안에 입력패드 (62) 에 접속된 핀 (도시되지 않음) 은 도체와 접촉한다고 가정한다. 그때, 방전소자 (101, 102) 가 도통되어, 정전기가 접지배선 (54) 으로부터 과전압 보호회로 (10) 및 입력패드 (62) 까지의 경로를 통해 방전된다. 이 경우, 소스전극 (52s) 과 게이트전극 (52g) 사이에 과전압이 발생된다. nMOS 트랜지스터 (52) 를 과전압으로부터 보호하기 위해, 과전압 보호회로 (10) 가 동작한다. 즉, 방전소자 (101, 102) 가 즉각적으로 도통되어 소스전극 (52s) 과 게이트전극 (52g) 사이에서 발생된 과전압을 흡수한다. 더 정확하게는, 도 4[1] 및 4[2] 의 제 3 사분면에서의 특성이 얻어지므로, 방전소자 (101) 가 먼저 도통된 후, 방전소자 (102)가 도통된다. 따라서, nMOS 트랜지스터 (52) 의 게이트 산화막이 CDM 에 의해 파괴되는 것이 방지된다.
과전압 보호회로 (10) 는 소스전극 (52s) 이 접속된 접지배선 (54) 과 게이트전극 (52g) 사이에 접속된다. 따라서, 소스전극 (52s) 과 과전압 보호회로 (10) 는 거의 단락된다. 이에 따라, 과전압 보호회로 (10) 는 nMOS 트랜지스터 (52) 의 소스전극 (52s) 과 게이트전극 (52g) 사이의 전압에 의해 동작된다.
본 발명의 반도체 집적회로에 따르면, 트랜지스터가 접속된 접지배선과 입력 사이에 과전압 보호회로를 접속하기 때문에 트랜지스터와 과전압 보호회로 사이의 배선저항을 크게 줄일 수 있다. 이에 따라, 트랜지스터와 과전압 보호회로의 인가 전압값은 과전압이 발생될 때 서로 같아지기 때문에, 과전압 보호회로가 적절히 동작하여 트랜지스터가 보호될 수 있다. 따라서, 신뢰도를 향상시킬 수 있다. 예를 들면, 종래기술의 경우에는 내전압이 400 V 이지만, 본 발명의 경우에는 내전압을 대략 2,000 V 까지 향상시킬 수 있다. 또한, 과전압 보호회로가 전원배선, 접지배선, 또는 신호배선 아래에 형성될 수 있으므로, 반도체 집적회로가 칩 크기에 미치는 영향은 없다.
청구항 4 의 반도체 집적회로에 따르면, 전계효과 트랜지스터의 게이트전극이 접속된 입력배선과 트랜지스터의 소스전극이 접속된 접지배선 사이에 과전압 보호회로를 접속시키기 때문에 입력초단회로의 전계효과 트랜지스터의 소스전극과 과전압 보호회로 사이의 배선저항을 크게 줄일 수 있다.
과전압 보호회로는 제 1 전극 및 제 2 전극을 갖고, 제 1 전극은 입력배선에 접속되고, 제 2 전극은 전극층을 패터닝하여 형성되고, 제 1 및 제 2 접지배선은 동일 배선층을 패터닝하여 형성되고, 배선층은 절연층을 통해 전극층 위에 중첩되는 청구항 5 의 반도체 집적회로에 따르면, 제 2 전극을 제 2 접지배선과 접속시키므로써 전계효과 트랜지스터가 접속된 접지배선을 과전압 보호회로와 접속시킬 수 있다. 따라서, 종래기술에 대해, 절연층 상에 접촉홀을 형성하는 마스크와 전극층을 패터닝하는 마스크를 변경하는 단순한 공정변화를 제공하므로써 본 발명의 반도체 집적회로를 제조할 수 있다.
청구항 6 의 반도체 집적회로에 따르면, 과전압 보호회로가 전계효과 트랜지스터 구조를 갖는 방전소자로 구성되기 때문에 입력초단회로의 전계효과 트랜지스터의 단계와 동일한 단계에서 과전압 보호회로를 제조할 수 있다.
청구항 7 또는 8 의 반도체 집적회로에 따르면, 게이트전극 및 소스전극이 접속된 전계효과 트랜지스터 구조를 갖는 제 1 방전소자와 게이트전극이 없는 전계효과 트랜지스터를 갖는 제 2 방전소자로 과전압 보호회로를 형성하고, 제 1 및 제 2 방전소자의 드레인전극을 전계효과 트랜지스터의 게이트전극에 접속하고, 그리고 제 1 및 제 2 방전소자의 소스전극을 전계효과 트랜지스터의 소스전극에 접속시키기 때문에, 입력초단회로의 전계효과 트랜지스터의 단계와 동일한 단계에서 과전압 보호회로를 제조할 수 있다. 또한, 전계효과 트랜지스터의 게이트전극과 소스전극 사이에서 과전압이 발생될 때, 제 1 방전소자가 동작한 후 제 2 방전소자가 동작한다. 따라서, 과전압 보호회로를 더욱 안전하게 동작시킬 수 있다. 이에 따라, 상기 장점과 함께 신뢰도를 더욱 향상시킬 수 있다. 본 발명은 그 사상 또는 본질적인 특성에 벗어남 없이 다른 구체적인 형태로 실시될 수 있다. 따라서, 모든 관점에서 본 실시예들을 예시적인 것이며 이에 한정되지 않는 것으로서 간주하고, 본 발명의 범위는 상기 설명에 의해서라기보다는 첨부된 청구범위에 의해 표현되므로, 청구범위의 균등범위와 의미내의 모든 변경을 그 안에 포함시키려는 것이다.
명세서, 청구범위, 도면 및 요약서를 포함한 일본 특개평 10-094673 호 공보 (1998년 4월 7일 출원) 의 전체 기재를 전체적으로 참조한다.
따라서, 본 발명에 따른 반도체 집적회로는, 과전압 보호회로를 적절하게 동작시키므로써, 신뢰도가 향상되는 효과가 있다.

Claims (13)

  1. 입력배선에 접속된입력초단회로의트랜지스터가 복수의 접지배선들 중의 하나에 접속된 구조를 갖는 반도체 집적회로에 있어서,
    내부대전에 의한 정전기를 배출하는과전압 보호회로는 상기 트랜지스터에 접속된 접지배선과 상기 입력배선 사이에 접속되는 것을 특징으로 하는 반도체 집적회로.
  2. 제 1 항에 있어서,
    상기복수의접지배선은 보호회로용의 제 1 접지배선과입력초단회로용의제 2 접지배선을 포함하고,
    상기입력초단회로의트랜지스터는 상기 제 2 접지배선에 접속되며, 상기 과전압 보호회로는 상기 제 2 접지배선과 상기 입력배선 사이에 접속되는 것을 특징으로 하는 반도체 집적회로.
  3. 제 2 항에 있어서,
    상기 트랜지스터는 전계효과 트랜지스터를 사용하는 것을 특징으로 하는 반도체 집적회로.
  4. 제 3 항에 있어서,
    상기 전계효과 트랜지스터의 게이트전극은 입력배선에 접속되고, 상기 전계효과 트랜지스터의 소스전극은 제 2 접지배선에 접속되며, 상기 과전압 보호회로는 제 2 접지배선과 입력배선 사이에 접속되는 것을 특징으로 하는 반도체 집적회로.
  5. 제 4 항에 있어서,
    상기 과전압 보호회로는 제 1 전극과 제 2 전극을 갖는 2단자소자 구조를 갖고, 제 1 전극은 입력배선에 접속되고, 제 2 전극은 제 2 접지배선에 접속되며 전극층을 패터닝하여 형성되고, 제 1 및 제 2 접지배선은 동일한 배선층을 패터닝하여 형성되고, 그리고 상기 배선층은 절연층을 통해 상기 전극층 상에 중첩되는 것을 특징으로 하는 반도체 집적회로.
  6. 제 3 항에 있어서,
    상기 과전압 보호회로는 전계효과 트랜지스터 구조를 갖는 방전소자를 포함하는 것을 특징으로 하는 반도체 집적회로.
  7. 제 4 항에 있어서,
    상기 과전압 보호회로는 전계효과 트랜지스터 구조를 갖는 방전소자를 포함하는 것을 특징으로 하는 반도체 집적회로.
  8. 제 5 항에 있어서,
    상기 과전압 보호회로는 전계효과 트랜지스터 구조를 갖는 방전소자를 포함하는 것을 특징으로 하는 반도체 집적회로.
  9. 제 4 항에 있어서,
    상기 과전압 보호회로는, 게이트전극과 소스전극이 접속된 전계효과 트랜지스터 구조의 제 1 방전소자 및 게이트전극이 없는 전계효과 트랜지스터 구조의 제 2 방전소자를 포함하고, 그리고
    제 1 및 제 2 방전소자 각각의 드레인전극은 입력배선에 접속되며, 그들 각각의 소스전극은 제 2 접지배선에 접속되는 것을 특징으로 하는 반도체 집적회로.
  10. 제 5 항에 있어서,
    상기 과전압 보호회로는, 게이트전극과 소스전극이 접속된 전계효과 트랜지스터 구조의 제 1 방전소자 및 게이트전극이 없는 전계효과 트랜지스터의 제 2 방전소자를 포함하고, 그리고
    제 1 및 제 2 방전소자 각각의 드레인전극은 제 1 전극으로서 역할하고 그들 각각의 소스전극은 제 2 전극으로서 역할하는 것을 특징으로 하는 반도체 집적회로.
  11. 제 10 항에 있어서,
    상기 전계효과 트랜지스터는 nMOS 트랜지스터를 사용하는 것을 특징으로 하는 반도체 집적회로.
  12. 제 11 항에 있어서,
    상기 과전압 보호회로는 nMOS 트랜지스터 구조를 갖는 방전소자를 포함하는 것을 특징으로 하는 반도체 집적회로.
  13. 평행하게 연장된, 보호회로용의 제 1 접지배선 및 입력초단회로용의 제 2 접지배선;
    상기 제 2 접지배선에 접속되며 입력초단회로를 구성하는 전계효과 트랜지스터의 소스전극; 및
    상기 전계효과 트랜지스터의 게이트전극과 소스전극 사이에서 발생된 과전압을 흡수하는 2 단자소자 구조의 과전압 보호회로가 상기 전계효과 트랜지스터 부근에 제공되는 반도체 집적회로에 있어서,
    상기 과전압 보호회로의 일단이 최소 거리에 있는 상기 제 2 접지배선에 접속되는 것을 특징으로 하는 반도체 집적회로.
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