JP2009181990A - 半導体装置、その製造方法、当該半導体装置を用いた信号送受信方法、およびテスタ装置 - Google Patents

半導体装置、その製造方法、当該半導体装置を用いた信号送受信方法、およびテスタ装置 Download PDF

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Abstract

【課題】非接触で外部と信号の送受信を行う際のチップサイズの増大を抑える。
【解決手段】半導体装置１００は、半導体基板１０２と、半導体基板１０２上に設けられたボンディングパッド１１０と、半導体基板１０２上で、ボンディングパッド１１０に積層して設けられ、電磁誘導により非接触で外部と信号の送受信を行うインダクタ１１２とを含む。
【選択図】図１

Description

本発明は、半導体装置、その製造方法、当該半導体装置を用いた信号送受信方法、およびテスタ装置に関する。
近年、無線通信によりデータの交信を行う半導体装置が知られている。
特許文献１（特開２００７−１３４６９４号公報）には、電磁誘導方式によりデータの交信を行う半導体装置が記載されている。この半導体装置は、コイル状のアンテナおよびコイル状のアンテナに接続された半導体集積回路を有する。このような半導体装置にリーダライタに接続されたコイル状のアンテナを近づけると、リーダライタに接続されたコイル状のアンテナから交流磁界が発生し、交流磁界が半導体装置内のコイル状のアンテナを貫き、電磁誘導によりこのアンテナの端子間に起電力が発生し、半導体装置内の半導体集積回路が動作する。
特許文献２（特開２００５−３１１３３１号公報）には、集積回路とアンテナとが同一基板上に形成されており、アンテナを構成する導線または導電膜が、集積回路が形成されている基板を挟むように２層に分けて形成された構成が記載されている。ここで、２層の導線が、それぞれ、集積回路への電源の供給のためのアンテナおよび信号の送受信のためのアンテナである例が記載されている。
特許文献３（特開２００５−２２８７８５号公報）には、半導体チップの回路の外形よしも外側の領域にコイル状アンテナを配置した構成が記載されている。また、特許文献４（特開２００５−３０８７７号公報）には、半導体集積回路装置内に内蔵テスト回路および無線通信回路を搭載し、無線信号により内蔵テスト回路を制御しテストを実施する技術が記載されている。
一方、特許文献５（特表２００６−５０４２７４号公報）には、導電性のボンディングパッド層をボンディングする際の機械的な力の作用に対して、絶縁層を機械的に安定させる受動素子として導電性構造が設けられた構成が記載されている。ここでは、アナログ回路に含まれる受動素子がボンディングパッド層の下に設けられており、さらに受動素子とボンディングパッド層との間には、これらの間のカップリングを防止するための遮断層が設けられている。
特開２００７−１３４６９４号公報 特開２００５−３１１３３１号公報 特開２００５−２２８７８５号公報 特開２００５−３０８７７号公報 特表２００６−５０４２７４号公報
ところで、従来、半導体装置のウェハレベルでの内部回路を試験するために、半導体装置のチップ表面の電源用パッドにプローブを用いて探針して電源を与え、信号用パッドにおいてプローブを介して信号を送受信して内部回路の動作を検査することが行われている。しかし、プローブテスト中にプローブの針によりパッドに傷がつき、後にパッドをボンディングする際の接続が不良になったり、パッドが削られてくずが発生して汚染が生じる等の問題があった。また、チップサイズの縮小および１チップ当たりのパッド数の増加とともに、パッドサイズおよびパッド間ピッチも小さくなってきており、多数のパッドに対応する多数のプローブ針を当てて良好に電気的な接続をすることが困難になってきている。
このような問題を避けるべく、内部回路への電源供給や信号の送受信を非接触で行うことが望まれる。しかし、複数のパッドへの入出力信号に対応するように、複数のパッドにかえてたとえば電磁誘導で内部回路へ種々の信号の送受信を行うためには、多数のインダクタが必要となり、インダクタを配置するための必要面積が大きくなってしまう。特許文献１から３に記載されたように、信号を送受信するコイル状のアンテナをチップ外周に配置するような構成では、多数のアンテナを配置することができない。また、特許文献４に記載された技術では、一つのチップに対して１つのアンテナ用コイルを配置することだけを想定しており、外部から入力される無線信号の搬送波を用いて電力が発生するようになっている。また、特許文献５に記載された受動素子は、外部から無線信号を入出力することが想定されておらず、ボンディングパッド層との間に遮断層が設けられており、外部からの信号を入出力できない構成となっている。
本発明によれば、
基板と、
前記基板上に設けられたボンディングパッドと、
前記基板上で、前記ボンディングパッドに積層して設けられ、電磁誘導により非接触で外部と信号の送受信を行う第１の信号送受信部と、
を含む半導体装置が提供される。
本発明によれば、
基板と、
前記基板上に設けられたボンディングパッドと、
前記基板上で、前記ボンディングパッドに積層して設けられ、電磁誘導により非接触で外部と信号の送受信を行う第１の信号送受信部と、
を含む半導体装置に対して、前記第１の信号送受信部に対応する位置に設けられ、当該第１の信号送受信部との間で電磁誘導により非接触で信号の送受信を行う第１の外部信号送受信部を含む外部装置を非接触で近づける工程と、
前記第１の外部信号送受信部と前記第１の信号送受信部との間で前記信号の送受信を行う工程と、
を含む信号送受信方法が提供される。
本発明によれば、
チップ形成領域と、前記チップ形成領域の外周に設けられたスクライブライン領域とが形成された基板と、
前記基板上に設けられたボンディングパッドと、
前記基板上で、前記ボンディングパッドに積層して設けられ、電磁誘導により非接触で外部と信号の送受信を行う第１の信号送受信部と、
を含む半導体装置に対して、前記第１の信号送受信部に対応する位置に設けられ、当該第１の信号送受信部との間で電磁誘導により非接触で信号の送受信を行う第１の外部信号送受信部を含む外部装置を非接触で近づける工程と、
前記第１の外部信号送受信部と前記第１の信号送受信部との間で前記信号の送受信を行う工程と、
前記半導体装置を前記スクライブライン領域に沿って切断してチップ化する工程と、
チップ化した前記半導体装置の各チップにおいて、前記ボンディングパッドをボンディングワイヤにより外部の端子と接続する工程と、
を含む半導体装置の製造方法が提供される。
このような構成とすると、信号送受信部を設けるために、チップサイズを大きくする必要がない。また、信号送受信部およびボンディングパッドを効率よく配置することができ、チップサイズの増大を抑えることができる。ここで、信号送受信部は、ウェハレベルで半導体装置の内部回路のテストを行う際にプローブを用いて探針するために設けられていたパッドの代替として設けることができる。従来、ボンディングパッドは、プローブ用の領域とワイヤボンディング用の領域とを設ける必要があり、サイズが大きくなってしまっていた。しかし、本発明の構成によれば、プローブ用の領域を設ける必要がないので、ボンディングパッドの面積も小さくすることができ、全体的にチップサイズの増大を大幅に抑えることができる。
本発明によれば、
基板と、
前記基板上に設けられたボンディングパッドと、
前記基板上で、前記ボンディングパッドに積層して設けられ、電磁誘導により非接触で外部と信号の送受信を行う第１の信号送受信部と、
を含む半導体装置をテストするためのテスタ装置であって、
前記第１の信号送受信部に対応する位置に設けられ、当該第１の信号送受信部との間で電磁誘導により非接触で信号の送受信を行う第１の外部信号送受信部を含むテスタ装置が提供される。
このような構成のテスタを用いることにより、ウェハレベルで内部回路のテストを行う際にプローブを用いて探針するために設けられていたパッドの代替として設けられた信号送受信部を用いて、非接触で半導体装置のテストを行うようにすることができる。
なお、以上の構成要素の任意の組合せ、本発明の表現を方法、装置などの間で変換したものもまた、本発明の態様として有効である。
本発明によれば、非接触で外部と信号の送受信を行う際のチップサイズの増大を抑えることができる。
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
本実施の形態において、ウェハレベルで半導体装置の内部回路のテストを行う際にプローブを用いて探針するために設けられていたパッドの代替として信号送受信部を設ける場合を例として説明する。信号送受信部は、ウェハレベルで半導体装置の内部回路のテストを行う際に、外部のテスタから種々のテスト信号を非接触の短距離通信で送受信する。本実施の形態において、信号送受信部は、インダクタとすることができる。
図１から図３は、本実施の形態における半導体装置１００の構成の一例を示す図である。図１は、半導体装置１００の断面図、図２および図３は、半導体装置１００の平面図である。図１は、図２および図３のＡ−Ａ’断面図に該当する。
図１に示すように、半導体装置１００は、半導体基板１０２（基板）と、半導体基板１０２上に設けられた絶縁膜１０４とを含む。また、半導体装置１００は、半導体基板１０２上の絶縁膜１０４中に設けられたインダクタ１１２（第１の信号送受信部）と、半導体基板１０２上にインダクタ１１２に積層して設けられたボンディングパッド１１０とを含む。ここで、半導体装置１００は、半導体基板１０２をチップ化する前の状態とすることができる。半導体基板１０２は、たとえばシリコンウェハ等の半導体ウェハとすることができる。
インダクタ１１２は、電磁誘導により非接触で外部からの信号の送受信を行う。インダクタ１１２は、従来の半導体装置において、ウェハレベルで内部回路のテストを行う際にプローブを用いて探針するために設けられていたパッドの代替として設けることができる。従来、プローブを用いて探針すると、パッドに傷がつき、傷が付いた部分にボンディングすると、ボンディングの接続不良が生じていた。そのため、パッドは、プローブ用の領域とワイヤボンディング用の領域とを設ける必要があり、サイズが大きくなってしまっていた。本実施の形態においては、ボンディングパッド１１０は、ワイヤボンディング用の領域だけを含むようにすればよいので、従来のパッドよりも小さいサイズとすることができる。さらに、インダクタ１１２を平面視でボンディングパッド１１０よりも小さく構成するので、インダクタ１１２を設けるために、チップサイズを大きくする必要がない。なお、本実施の形態において、インダクタ１１２は、単層に形成された導電体により構成することができる。これにより、インダクタ１１２の構成をコンパクトにすることができる。
ボンディングパッド１１０は、後にワイヤボンディングを行うために、半導体装置１００の表面に設けられる。ボンディングパッド１１０は、半導体基板１０２を切断してチップ化した後に、マザーボード等の他の基板上に搭載され、ボンディングワイヤ（不図示）を介して他の基板の端子と接続される。ボンディングパッド１１０は、ボンディングワイヤ当該ボンディングワイヤを介して外部からの信号を入出力する。本実施の形態において、ボンディングパッド１１０は、絶縁膜１０４上に設けられ、半導体装置１００の表面に露出している。
図２は、半導体装置１００の表面を模式的に示す平面図である。
なお、ここでは、一つのチップ形成領域のみを示すが、半導体装置１００は、スクライブラインで周囲を囲まれた複数の同様のチップ形成領域を含むことができる。
半導体装置１００は、半導体基板１０２上に形成された内部回路１２４と、電源回路１２０とをさらに含む。内部回路１２４は、複数の入出力端子１２４ａを含む。本実施の形態において、互いに積層して設けられたボンディングパッド１１０とインダクタ１１２とは、内部回路１２４の同じ一の入出力端子１２４ａに接続された構成とすることができる。また、電源回路１２０も、内部回路１２４のいずれかの入出力端子１２４ａに接続されている。
ここでは、平面視におけるボンディングパッド１１０とインダクタ１１２との関係を示すために、インダクタ１１２も実線で示しているが、実際には、インダクタ１１２は、ボンディングパッド１１０とは異なる層に設けられる。また、電源回路１２０および内部回路１２４も実線で示しているが、実際にはこれらもボンディングパッド１１０とは異なる層に設けることができる。内部回路１２４は、たとえばトランジスタ等を含む構成とすることができる。
図３は、半導体装置１００のインダクタ１１２が設けられた層の構成を模式的に示す平面図である。インダクタ１１２は、コイル状とすることができる。ここでは、平面視におけるボンディングパッド１１０とインダクタ１１２との関係を示すために、ボンディングパッド１１０を破線で示している。また、電源回路１２０および内部回路１２４を実線で示しているが、実際にはこれらはインダクタ１１２とは異なる層に設けることができる。
たとえば、図２および図３に示した例では、半導体装置１００の表面には、９個のボンディングパッド１１０が設けられており、各ボンディングパッド１１０の下層にはそれぞれインダクタ１１２が設けられている。内部回路１２４の各入出力端子１２４ａは、互いに積層して設けられたボンディングパッド１１０とインダクタ１１２とにそれぞれ接続されている。
インダクタ１１２は、平面視において、ボンディングパッド１１０と略等しい大きさ程度にすることができる。すなわち、インダクタ１１２は、ボンディングパッド１１０に対して極端に大きくならないサイズに設けることができる。これにより、インダクタ１１２を設けることによるチップサイズの増大を抑えることができる。本実施の形態において、平面視において、インダクタ１１２は、ボンディングパッド１１０よりも面積が小さい。なお、ボンディングパッド１１０も、ワイヤボンディング用の領域だけを含むようにすればよいので、従来のボンディングパッドよりも小さいサイズとすることができる。このような構成とすることにより、ボンディングパッド１１０およびインダクタ１１２を効率よく配置することができ、チップサイズの増大を抑えることができる。
図４は、半導体装置１００に信号を供給するテスタ２００と、半導体装置１００との構成を示す断面図である。
テスタ２００は、テスタ側基板２０２と、半導体装置１００の複数のインダクタ１１２それぞれに対応する位置に設けられた複数のテスタ側インダクタ２１０とを含む。
図５は、半導体装置１００およびテスタ２００の構成の一例を示すブロック図である。
内部回路１２４は、複数のインダクタ１１２に対応する複数のトランジスタ１２６を含むことができる。各トランジスタ１２６のゲートは、ボンディングパッド１１０とインダクタ１１２とに接続される。ここで、破線で囲ったボンディングパッド１１０とインダクタ１１２とは、互いに積層して設けられたものとすることができる。各トランジスタ１２６のゲートが入出力端子１２４ａに対応する。
各トランジスタ１２６のソース・ドレインの一端は接地されており、他端は電源供給線１２８を介して電源回路１２０に接続される。ここで、半導体基板１０２の裏面を接地して、トランジスタ１２６の一端を半導体基板１０２の裏面に接続して接地するようにすることができる。
次に、図４および図５を参照して、本実施の形態において、半導体装置１００のウェハレベルでの内部回路１２４のテストを行う際の動作を説明する。
まず、テスタ２００の各テスタ側インダクタ２１０がそれぞれ半導体装置１００の各インダクタ１１２に対向するように、テスタ２００を半導体装置１００のいずれかのチップに非接触で近づける。次いで、テスタ２００のテスタ側インダクタ２１０からそれぞれ所定の周波数を有する電波を半導体装置１００に出力する。ここで、テスタ側インダクタ２１０からはテスト信号が出力される。このとき、電源回路１２０から電源電圧を内部回路１２４に供給しておく。
半導体装置１００の各インダクタ１１２は、テスタ側インダクタ２１０から出力された信号を交流の電気信号に変換する。図示していないが、半導体装置１００は、各インダクタ１１２に対応する変換回路を有する構成とすることができる。この場合、各インダクタ１１２は、各変換回路を介して入出力端子１２４ａに接続された構成とすることができる。変換回路は、インダクタ１１２が変換した交流の電気信号を復調し、内部回路１２４に供給する。また、半導体装置１００からテスタ２００へ信号を出力する際は、内部回路１２４から供給される電気信号を変換回路が変調し、インダクタ１１２に供給する。各インダクタ１１２は、変調された信号を電波としてテスタ２００の対応するテスタ側インダクタ２１０に出力する。これにより、半導体装置１００とテスタ２００との間でデータの送受信が行われる。
以上のようなウェハレベルでの内部回路１２４のテストが行われた後、半導体装置１００をスクライブライン領域に沿って切断してチップ化し、チップ化した半導体装置１００の各チップにおいて、各ボンディングパッド１１０をボンディングワイヤにより外部の端子と接続することにより、半導体パッケージが形成される。この後、各ボンディングパッド１１０には、ボンディングワイヤを介して外部からの信号が入出力され、内部回路１２４にその信号が入出力される。本実施の形態において、互いに積層して設けられたボンディングパッド１１０とインダクタ１１２とは、内部回路１２４の同じ一の入出力端子１２４ａに接続されている。そのため、ウェハレベルでの内部回路１２４のテスト時には、この入出力端子１２４ａにインダクタ１１２を介して信号を入出力してテストを行い、チップ化後には、ボンディングパッド１１０を介してこの入出力端子１２４ａに信号を入出力するようにすることができる。これにより、従来、ウェハレベルで内部回路のテストを行う際にプローブを用いて探針するために設けられていたパッドの代替としてインダクタ１１２を用いることができる。
以上のように、本実施の形態においては、ウェハレベルでの内部回路１２４のテストを行う際には、従来のようにプローブを用いてボンディングパッド１１０に探針するのではなく、テスタ側インダクタ２１０を有するテスタ２００を用いて、非接触で半導体装置１００のインダクタ１１２との間で信号を送受信する。テスタ２００との間で送受信される信号は、インダクタ１１２を介して内部回路１２４に入出力される。テスト終了後、半導体装置１００をチップ化した後は、各ボンディングパッド１１０をボンディングワイヤにより外部の端子と接続する。外部の端子との間で送受信される信号は、ボンディングワイヤおよびボンディングパッド１１０を介して内部回路１２４に入出力される。すなわち、本実施の形態において、インダクタ１１２は、テスタ２００等の外部の装置との間で送受信される信号を内部回路１２４に入出力するために設けられている。そのため、インダクタ１１２は、外部の装置との間で非接触で信号を送受信できる構成とされている。すなわち、本実施の形態においては、ボンディングパッド１１０とインダクタ１１２との間には、インダクタ１１２への信号の送受信を遮断するような部材は設けられない構成とすることができる。
次に、本実施の形態における半導体装置１００の効果を説明する。
本実施の形態における半導体装置１００の構成によれば、インダクタ１１２およびボンディングパッド１１０を効率よく配置することができ、チップサイズの増大を抑えることができる。とくに、ウェハレベルでの非接触テスティングにのみ使用するような端子であるインダクタ１１２を配置するために、チップサイズを大きくする必要がない。さらに、ボンディングパッド１１０のサイズも小さくすることができ、全体的にチップサイズの増大を大幅に抑えることができる。
さらに、本実施の形態におけるインダクタ１１２は、単層に形成された導電体により構成することができ、コンパクトにすることができる。本実施の形態においては、インダクタ１１２は、短距離通信に用いられるため、それほど高いＱ値は必要とされず、単層の導電体により構成しても問題なく信号の送受信を行うことができる。
次に、本実施の形態における半導体装置１００の変形例を説明する。
図６は、本実施の形態における半導体装置１００の構成の他の例を示す断面図である。
本例において、各ボンディングパッド１１０の下には、複数のインダクタが設けられている点で、図１から図５を参照して説明した例と異なる。
ここで、インダクタ１１２ｃ、インダクタ１１２ｂ、およびインダクタ１１２ａは、半導体基板１０２上にこの順で積層されている。インダクタ１１２ｃ、インダクタ１１２ｂ、およびインダクタ１１２ａは、それぞれ独立したインダクタとすることができ、検出する信号の位相が異なるようにすることができる。ここで、各ボンディングパッド１１０の下に、同様に複数のインダクタ（インダクタ１１２ｃ、インダクタ１１２ｂ、およびインダクタ１１２ａ）が設けられている。
図７は、本例における半導体装置１００に信号を供給するテスタ２００と、半導体装置１００との構成を示す断面図である。
半導体装置１００が図６に示したような構成を有する場合、テスタ２００も、半導体装置１００の積層されたインダクタのそれぞれに対応する位置に互いに積層して設けられた複数のインダクタを含む。すなわち、テスタ２００は、テスタ側基板２０２中の平面視で重なる位置に、テスタ側インダクタ２１０ｃ、テスタ側インダクタ２１０ｂ、およびテスタ側インダクタ２１０ａの順に積層された複数のインダクタを含む。ここで、テスタ側インダクタ２１０ｃが半導体装置１００のインダクタ１１２ｃと、テスタ側インダクタ２１０ｂがインダクタ１１２ｂと、テスタ側インダクタ２１０ａがインダクタ１１２ａとそれぞれ対応する構成とすることができる。すなわち、テスタ側インダクタ２１０ｃとインダクタ１１２ｃとは同じ位相の信号を送受信し、テスタ側インダクタ２１０ｂとインダクタ１１２ｂとは同じ位相の信号を送受信し、テスタ側インダクタ２１０ａとインダクタ１１２ａとは同じ位相の信号を送受信する構成とすることができる。このように、複数のインダクタが積層配置された構成とした場合でも、送受信する信号の位相をずらすことにより、インダクタ間の混信を防ぐようにすることができる。
なお、本例で示したように、ボンディングパッド１１０の下に複数のインダクタ１１２ａ〜１１２ｃが積層された構成となっている場合、積層されたすべてのインダクタ１１２ａ〜１１２ｃが対応するボンディングパッド１１０と同じ内部回路１２４の入出力端子１２４ａに接続されている必要はない。積層された複数のインダクタ１１２ａ〜１１２ｃのうちの一部のみが、その上に形成されたボンディングパッド１１０が接続された入出力端子１２４ａを介して内部回路１２４のテストを行う際に用いられ、他のインダクタは、他の端子への信号の入出力に用いられるようにすることができる。
本例においても、各インダクタ１１２ａ〜１１２ｃは、それぞれ単層に形成された導電体により構成することができる。互いに積層するインダクタ１１２ａ〜１１２ｃは、電気的に接続されていない。本実施の形態においては、インダクタ１１２ａ〜１１２ｃは、短距離通信に用いられるため、それほど高いＱ値は必要とされず、単層の導電体により構成しても問題なく信号の送受信を行うことができる。
図８は、本実施の形態における半導体装置１００の構成のまた他の例を示す断面図である。
本例において、各ボンディングパッド１１０の下には、図６に示した例と同様に複数のインダクタが設けられているが、これらのインダクタが平面視で互いにずれた位置に設けられている点で、図６を参照して説明した例と異なる。
図８（ｂ）は、本例における半導体装置１００に信号を供給するテスタ２００の構成も示す断面図である。
半導体装置１００が図８に示したような構成を有する場合、テスタ２００のインダクタも、半導体装置１００のインダクタ１１２ａ、インダクタ１１２ｂ、およびインダクタ１１２ｃに対応するように、平面視で互いにずれた位置に設けられる。ここで、テスタ側インダクタ２１０ｃが半導体装置１００のインダクタ１１２ｃと、テスタ側インダクタ２１０ｂがインダクタ１１２ｂと、テスタ側インダクタ２１０ａがインダクタ１１２ａとそれぞれ信号を入出力する構成とすることができる。このような構成とすると、チップサイズの増大を抑えつつ、同じ位相の信号を送受信する半導体装置１００のインダクタとテスタ２００のインダクタとの交信を行いやすくすることができる。
図９は、本実施の形態における半導体装置１００の構成のまた他の例を示す断面図である。
本例において、図８に示した例と同様に複数のインダクタが平面視で互いにずれた位置に設けられているが、平面視において互いに重ならないように設けられている点で、図８を参照して説明した例と異なる。また、一部のインダクタが、平面視において、ボンディングパッド１１０の外縁からはみ出している。
図９（ｂ）は、本例における半導体装置１００に信号を供給するテスタ２００の構成も示す断面図である。
半導体装置１００が図９に示したような構成を有する場合、テスタ２００のインダクタも、半導体装置１００のインダクタ１１２ａ、インダクタ１１２ｂ、およびインダクタ１１２ｃに対応する位置に設けられる。ここで、テスタ側インダクタ２１０ｃが半導体装置１００のインダクタ１１２ｃと、テスタ側インダクタ２１０ｂがインダクタ１１２ｂと、テスタ側インダクタ２１０ａがインダクタ１１２ａとそれぞれ信号を入出力する構成とすることができる。このような構成とすると、同じ位相の信号を送受信する半導体装置１００のインダクタとテスタ２００のインダクタとの交信を行いやすくすることができる。また、この場合でも、半導体装置１００において、インダクタがボンディングパッド１１０と積層するように設けられているので、チップサイズの増大を抑えることもできる。
図１０は、本実施の形態における半導体装置１００の構成のまた他の例を示す平面図である。図１１は、図１０のＢ−Ｂ’断面図である。
本例において、１つのボンディングパッド１１０の下には、インダクタ１１２ｄ、インダクタ１１２ｅ、インダクタ１１２ｆ、およびインダクタ１１２ｇの複数（４つ）のインダクタが形成されている。これらのインダクタ１１２ｄ、インダクタ１１２ｅ、インダクタ１１２ｆ、およびインダクタ１１２ｇは、同層に形成されている。
図１１（ｂ）は、本例における半導体装置１００に信号を供給するテスタ２００の構成も示す断面図である。
ここでは、インダクタ１１２ｆおよびインダクタ１１２ｄに対応するテスタ側インダクタ２１０ｆおよびテスタ側インダクタ２１０ｄのみを示すが、テスタ２００は、半導体装置１００のインダクタ１１２ｄ、インダクタ１１２ｅ、インダクタ１１２ｆ、およびインダクタ１１２ｇにそれぞれ対応する位置に設けた複数（４つ）のインダクタを含む。インダクタのサイズがボンディングパッド１１０に対して小さい場合は、このような配置とすることにより、チップサイズの増大をより抑えることができる。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
さらに、以上の実施の形態においては、インダクタ等の信号送受信部を、ウェハレベルで半導体装置の内部回路のテストを行う際に外部のテスタから、種々のテスト信号を非接触で送受信する場合に用いる例を示したが、チップ化後に、各種信号を非接触で送受信する場合に用いることもできる。
また、半導体装置１００に含まれるすべてのボンディングパッド１１０の下に信号送受信部が設けられている必要はない。また、一部のボンディングパッド１１０の下にのみ、複数の信号送受信部が積層して設けられていてもよい。また、ボンディングパッド１１０の下に設けられたすべてのインダクタ等の信号送受信部がテスタ２００等の外部の装置との無線通信に用いられる必要はない。この場合、当然ながら、テスタ２００にも、このように無線通信に用いられない信号送受信部に対応するテスタ側インダクタは設けられない。
本発明の実施の形態における半導体装置の構成の一例を示す断面図である。 図１に示した半導体装置の平面図である。 図１に示した半導体装置の平面図である。 図１に示した半導体装置および当該半導体装置との間で信号を送受信するテスタの構成を示す断面図である。 半導体装置およびテスタの構成の一例を示すブロック図である。 本発明の実施の形態における半導体装置の構成の他の例を示す断面図である。 図６に示した半導体装置および当該半導体装置との間で信号を送受信するテスタの構成を示す断面図である。 本発明の実施の形態における半導体装置の構成のまた他の例を示す断面図である。 本発明の実施の形態における半導体装置の構成のまた他の例を示す断面図である。 本発明の実施の形態における半導体装置の構成のまた他の例を示す平面図である。 図１０のＢ−Ｂ’断面図である。
符号の説明
１００ 半導体装置
１０２ 半導体基板
１０４ 絶縁膜
１１０ ボンディングパッド
１１２ インダクタ
１１２ａ インダクタ
１１２ｂ インダクタ
１１２ｃ インダクタ
１１２ｄ インダクタ
１１２ｅ インダクタ
１１２ｆ インダクタ
１１２ｇ インダクタ
１２０ 電源回路
１２４ 内部回路
１２４ａ 入出力端子
１２６ トランジスタ
１２８ 電源供給線
２００ テスタ
２０２ テスタ側基板
２１０ テスタ側インダクタ
２１０ａ テスタ側インダクタ
２１０ｂ テスタ側インダクタ
２１０ｃ テスタ側インダクタ
２１０ｄ テスタ側インダクタ
２１０ｆ テスタ側インダクタ

Claims (16)

  1. 基板と、
    前記基板上に設けられたボンディングパッドと、
    前記基板上で、前記ボンディングパッドに積層して設けられ、電磁誘導により非接触で外部と信号の送受信を行う第１の信号送受信部と、
    を含む半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記基板上に設けられ、少なくとも一の入出力端子を含む内部回路をさらに含み、
    前記ボンディングパッドと前記第１の信号送受信部とは、前記内部回路の前記一の入出力端子に接続された半導体装置。
  3. 請求項１または２に記載の半導体装置において、
    前記基板上で、前記ボンディングパッドに積層して設けられ、電磁誘導により非接触で外部と信号の送受信を行う第２の信号送受信部をさらに含む半導体装置。
  4. 請求項３に記載の半導体装置において、
    前記第１の信号送受信部と前記第２の信号送受信部とは、同層に設けられた半導体装置。
  5. 請求項３に記載の半導体装置において、
    前記第１の信号送受信部と前記第２の信号送受信部とは、異なる層に設けられた半導体装置。
  6. 請求項５に記載の半導体装置において、
    前記第１の信号送受信部と前記第２の信号送受信部とは、互いに積層して設けられた半導体装置。
  7. 請求項３から６いずれかに記載の半導体装置において、
    前記第１の信号送受信部と前記第２の信号送受信部は、検出する信号の位相が異なる半導体装置。
  8. 請求項３から７いずれかに記載の半導体装置において、
    前記第１の信号送受信部および前記第２の信号送受信部は、それぞれ単層に形成された導電体により構成された半導体装置。
  9. 請求項３から８いずれかに記載の半導体装置において、
    前記第１の信号送受信部および前記第２の信号送受信部は、インダクタである半導体装置。
  10. 請求項１から９いずれかに記載の半導体装置において、
    前記第１の信号送受信部は、単層に形成された導電体により構成された半導体装置。
  11. 請求項１から１０いずれかに記載の半導体装置において、
    前記第１の信号送受信部は、インダクタである半導体装置。
  12. 基板と、
    前記基板上に設けられたボンディングパッドと、
    前記基板上で、前記ボンディングパッドに積層して設けられ、電磁誘導により非接触で外部と信号の送受信を行う第１の信号送受信部と、
    を含む半導体装置に対して、前記第１の信号送受信部に対応する位置に設けられ、当該第１の信号送受信部との間で電磁誘導により非接触で信号の送受信を行う第１の外部信号送受信部を含む外部装置を非接触で近づける工程と、
    前記第１の外部信号送受信部と前記第１の信号送受信部との間で前記信号の送受信を行う工程と、
    を含む信号送受信方法。
  13. 請求項１２に記載の信号送受信方法において、
    前記第１の外部信号送受信部と前記第１の信号送受信部との間で送受信される前記信号は、前記半導体装置をテストするための信号である信号送受信方法。
  14. チップ形成領域と、前記チップ形成領域の外周に設けられたスクライブライン領域とが形成された基板と、
    前記基板上に設けられたボンディングパッドと、
    前記基板上で、前記ボンディングパッドに積層して設けられ、電磁誘導により非接触で外部と信号の送受信を行う第１の信号送受信部と、
    を含む半導体装置に対して、前記第１の信号送受信部に対応する位置に設けられ、当該第１の信号送受信部との間で電磁誘導により非接触で信号の送受信を行う第１の外部信号送受信部を含む外部装置を非接触で近づける工程と、
    前記第１の外部信号送受信部と前記第１の信号送受信部との間で前記信号の送受信を行う工程と、
    前記半導体装置を前記スクライブライン領域に沿って切断してチップ化する工程と、
    チップ化した前記半導体装置の各チップにおいて、前記ボンディングパッドをボンディングワイヤにより外部の端子と接続する工程と、
    を含む半導体装置の製造方法。
  15. 基板と、
    前記基板上に設けられたボンディングパッドと、
    前記基板上で、前記ボンディングパッドに積層して設けられ、電磁誘導により非接触で外部と信号の送受信を行う第１の信号送受信部と、
    を含む半導体装置をテストするためのテスタ装置であって、
    前記第１の信号送受信部に対応する位置に設けられ、当該第１の信号送受信部との間で電磁誘導により非接触で信号の送受信を行う第１の外部信号送受信部を含むテスタ装置。
  16. 請求項１５に記載のテスタ装置において、
    前記半導体装置は、前記基板上で、前記ボンディングパッドに積層して設けられ、電磁誘導により非接触で外部と信号の送受信を行う第２の信号送受信部をさらに含み、
    前記テスタ装置は、前記第２の信号送受信部に対応する位置に設けられ、当該第２の信号送受信部との間で電磁誘導により非接触で信号の送受信を行う第２の外部信号送受信部を含むテスタ装置。
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US12/320,054 US8334759B2 (en) 2008-01-29 2009-01-15 Semiconductor device, method of manufacturing thereof, signal transmission/reception method using such semiconductor device, and tester apparatus
CN2009100037679A CN101499472B (zh) 2008-01-29 2009-02-01 半导体器件、其制造方法、使用该半导体器件的信号传送/接收方法以及测试器装置
CN201210251313.5A CN102790031B (zh) 2008-01-29 2009-02-01 半导体器件
US13/711,178 US8729651B2 (en) 2008-01-29 2012-12-11 Semiconductor device, method of manufacturing thereof, signal transmission/reception method using such semiconductor device, and tester apparatus
US14/279,603 US9105501B2 (en) 2008-01-29 2014-05-16 Semiconductor device, method of manufacturing thereof, signal transmission/reception method using such semiconductor device, and tester apparatus

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012168153A (ja) * 2011-01-25 2012-09-06 Institute Of National Colleges Of Technology Japan Ｃｍｏｓ論理ｉｃパッケージおよび検査方法

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5578797B2 (ja) 2009-03-13 2014-08-27 ルネサスエレクトロニクス株式会社 半導体装置
IT1404233B1 (it) 2010-12-29 2013-11-15 St Microelectronics Srl Assemblaggio di substrati provvisto di interconnessioni capacitive, e relativo metodo di fabbricazione
US8982574B2 (en) 2010-12-29 2015-03-17 Stmicroelectronics S.R.L. Contact and contactless differential I/O pads for chip-to-chip communication and wireless probing
CN104681537B (zh) * 2015-01-06 2017-07-11 武汉新芯集成电路制造有限公司 三维堆叠封装芯片中的变压器及其制备方法
CN107924870B (zh) 2015-07-16 2022-04-05 Pezy计算股份有限公司 半导体装置
KR102581480B1 (ko) * 2016-07-27 2023-09-21 삼성전자주식회사 반도체 패키지를 위한 테스트 보드, 테스트 시스템 및 반도체 패키지의 제조 방법
US10930535B2 (en) * 2016-12-02 2021-02-23 Applied Materials, Inc. RFID part authentication and tracking of processing components
US10852344B2 (en) 2017-12-12 2020-12-01 Micron Technology, Inc. Inductive testing probe apparatus for testing semiconductor die and related systems and methods
US11677312B2 (en) * 2018-01-26 2023-06-13 Mitsubishi Electric Corporation Semiconductor device and power converter

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002246547A (ja) * 2001-02-05 2002-08-30 Megic Corp 半導体基板の表面をオーバーレイする高性能集積回路のためのインダクターを形成する方法
JP2007073600A (ja) * 2005-09-05 2007-03-22 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2007221036A (ja) * 2006-02-20 2007-08-30 Fujikura Ltd 半導体パッケージ及びその製造方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0969512B1 (fr) * 1998-06-30 2009-05-13 Asulab S.A. Capteur inductif
SG93278A1 (en) * 1998-12-21 2002-12-17 Mou Shiung Lin Top layers of metal for high performance ics
US6303423B1 (en) * 1998-12-21 2001-10-16 Megic Corporation Method for forming high performance system-on-chip using post passivation process
TW506045B (en) * 2000-08-14 2002-10-11 Megic Corp Method for forming high performance system-on-chip using post passivation process
DE10249192A1 (de) 2002-10-22 2004-05-13 Infineon Technologies Ag Elektronisches Bauelement mit integriertem passiven elektronischen Bauelement und Verfahren zu dessen Herstellung
JP2005030877A (ja) 2003-07-11 2005-02-03 Hitachi Ltd 無線制御テスト機能を備えた半導体集積回路装置
EP1673812A2 (de) 2003-07-19 2006-06-28 Infineon Technologies AG Integrierte sensor-chip-einheit
JP4444683B2 (ja) * 2004-02-10 2010-03-31 株式会社日立製作所 コイル状アンテナを有する半導体チップ及びこれを用いた通信システム
JP4566794B2 (ja) 2004-03-26 2010-10-20 株式会社半導体エネルギー研究所 半導体装置
JP4592542B2 (ja) 2005-09-08 2010-12-01 三菱電機株式会社 半導体装置
JP4907292B2 (ja) 2005-10-14 2012-03-28 株式会社半導体エネルギー研究所 半導体装置及び前記半導体装置を用いた通信システム
CN101401112B (zh) * 2006-03-10 2013-01-02 株式会社半导体能源研究所 半导体器件
US20070296055A1 (en) 2006-06-23 2007-12-27 Albert Kuo Huei Yen Rf integrated circuit with esd protection and esd protection apparatus thereof
US7479698B2 (en) * 2007-05-24 2009-01-20 Faraday Technology Corp. Bonding pad structure disposed in semiconductor device and related method
JP5403903B2 (ja) * 2007-12-04 2014-01-29 ルネサスエレクトロニクス株式会社 半導体装置、その製造方法、および当該半導体装置を用いた信号送受信方法
US8120142B2 (en) * 2008-04-18 2012-02-21 Alpha & Omega Semiconductor, Ltd. Applying trenched transient voltage suppressor (TVS) technology for distributed low pass filters

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002246547A (ja) * 2001-02-05 2002-08-30 Megic Corp 半導体基板の表面をオーバーレイする高性能集積回路のためのインダクターを形成する方法
JP2007073600A (ja) * 2005-09-05 2007-03-22 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2007221036A (ja) * 2006-02-20 2007-08-30 Fujikura Ltd 半導体パッケージ及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012168153A (ja) * 2011-01-25 2012-09-06 Institute Of National Colleges Of Technology Japan Ｃｍｏｓ論理ｉｃパッケージおよび検査方法

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