CN102569260A - 检测穿通芯片通孔的缺陷的集成电路 - Google Patents

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Abstract

本发明提供一种在晶片级检测穿通硅通孔是否具有缺陷的集成电路。所述集成电路包括：半导体衬底；穿通硅通孔，被配置为形成在半导体衬底中以从半导体衬底的表面延伸至特定深度；输出焊盘；以及电流路径提供单元，被配置为在测试模式期间将半导体衬底与穿通硅通孔之间流动的电流提供至输出焊盘。

Description

检测穿通芯片通孔的缺陷的集成电路
相关申请的交叉引用
本申请要求2010年12月17日提出的韩国专利申请No.10-2010-0130120的优先权，其内容通过引用合并于此。
技术领域
本发明的示例性实施例涉及一种半导体设计技术，更具体而言，涉及一种包括穿通芯片通孔的集成电路。
背景技术
用于封装半导体集成电路的技术已开发出来以满足对可靠的、小尺寸封装的需求。具体地，最近已响应于对电气/电子装置的微型化及高性能的需求而开发出了与层叠封装有关的各种技术。
半导体技术领域中的“层叠封装”是指一种具有两个或更多个沿竖直方向层叠的芯片或封装体的装置。通过实施层叠封装，可形成容量为经由典型半导体工艺实现的容许存储容量的两倍以上的半导体存储装置。由于层叠封装在存储容量、封装密度及封装尺寸方面的优点，已经加速了对层叠封装的研究和开发。
层叠封装可以通过层叠半导体芯片然后封装上述层叠的半导体芯片来形成。或者，层叠封装可以通过首先封装半导体芯片然后层叠上述经封装的半导体芯片来形成。层叠封装中的各个半导体芯片经由金属线或穿通芯片通孔、例如穿通硅通孔(下文称为“TSV”)而彼此电连接。使用TSV的层叠封装具有使得半导体芯片借助于形成在半导体衬底内的TSV而沿竖直方向彼此物理连接和电连接的结构。由于经由TSV与信号和电源接口的可用带宽增加，因此包括TSV的层叠封装可以减少功耗及信号延迟，并提高操作性能。
图1表示包括TSV的相关集成电路的剖面图。为方便起见，将图示并描述仅包括一个TSV的集成电路。
参考图1，集成电路10包括半导体衬底12、TSV 14和隔离层16。半导体衬底12用P型杂质掺杂。TSV 14竖直地形成且填充在半导体衬底12中，使得TSV 14从半导体衬底12的表面延伸至预定深度。隔离层16包围TSV 14的侧壁，以将TSV 14与半导体衬底12隔离。
这里，将说明集成电路10的制造过程。首先，在衬底12内形成孔。接下来，沿孔的侧壁形成隔离层16。然后，通过填充具有沿着侧壁的隔离层16的剩下的孔来形成TSV14。最后，在半导体衬底12的背面执行研磨操作，直至暴露TSV 14的背面为止，以便完成用于层叠封装的半导体芯片。相应地，将按上述制造的半导体芯片层叠以形成层叠封装。
然而，现有的集成电路10可能具有如下所述的缺点。
首先，在讨论现有的集成电路10的缺点之前，先描述可能在TSV 14的插入工艺期间产生的TSV缺陷。
图2A和图2B表示在如图1所示的TSV 14中产生的缺陷的实例。此处，所说的TSV14具有缺陷是指形成在半导体衬底12中的TSV 14被异常地形成。这些缺陷可能取决于工艺方案、工艺环境、TSV 14所使用的材料等而产生。
举例而言，如图2A所示，TSV 14可能形成得与半导体衬底12的表面不一致。更具体而言，由于TSV 14未将孔填满，因此在TSV 14上方可能产生EM1部分。即，TSV 14并非与半导体衬底12的表面齐平，而是可能仅填充至低于半导体衬底12表面的高度。由于此原因，形成在半导体衬底12的有源区(未示出)中的电路可能无法经由导线与TSV 14连接。因此，经由TSV 14接口的信号或电源可能无法被提供至特定的电路。)
此外，如图2B所示，TSV 14可能形成有一个或更多个的空的中间部分EM2。即，TSV 14可能没有均匀且平滑地填充半导体衬底12中的孔。由于此原因，TSV 14的电阻可能增加。因此，经由TSV 14接口的信号或电源可能无法被正确地提供至特定的电路。
如上文所述，在晶片级中，在TSV 14的形成过程期间可能产生TSV缺陷。然而，只能在晶片级之后所进行的封装级中检测TSV 14是否具有缺陷。在封装级中，即使检测到TSV 14的缺陷，当前也没有合适的解决方案来修复这些缺陷。此外，即使存在合适的解决方案，仍需要额外的成本和时间来实现所述方案。因此，期望在晶片级而非在封装级检测TSV 14是否具有缺陷。
发明内容
本发明的示例性实施例涉及一种集成电路，其在晶片级检测穿通芯片通孔是否具有缺陷。
根据本发明的示例性实施例，一种集成电路包括：半导体衬底；穿通芯片通孔，所述穿通芯片通孔被配置为形成在半导体衬底中，以从半导体衬底的表面延伸至特定深度；输出焊盘；以及电流路径提供单元，电流路径提供单元被配置为在测试模式期间将在半导体衬底与穿通硅通孔之间流动的电流提供至输出焊盘。可以在测试模式期间将第一偏置电压施加至半导体衬底的第一阱区，且第一偏置电压可以大于半导体衬底与穿通硅通孔之间的势垒。
根据本发明的另一个示例性实施例，一种集成电路包括：半导体衬底，所述半导体衬底被配置为包括第一阱区和第二阱区，第一阱区用第一杂质掺杂，且第二阱区用不同于第一杂质的第二杂质掺杂；多个穿通硅通孔，所述多个穿通硅通孔形成在第一阱区中；输出焊盘，所述输出焊盘选择性地耦接至所述穿通硅通孔中的每个；以及电流路径提供单元，所述电流路径提供单元被配置为在测试模式期间将在半导体衬底与所述多个穿通硅通孔中选中的一个之间流动的电流提供至输出焊盘。
根据本发明的又一个示例性实施例，一种集成电路包括：半导体衬底；穿通硅通孔，所述穿通硅通孔被配置为形成在半导体衬底中，以从半导体衬底的表面延伸至特定深度；输出焊盘；电流形成单元，所述电流形成单元被配置为在测试模式期间形成半导体衬底与穿通硅通孔之间的电流；以及电流路径提供单元，所述电流路径提供单元被配置为在测试模式期间将电流形成单元所形成的电流提供至输出焊盘。
附图说明
图1表示包括穿通硅通孔(TSV)的相关集成电路的剖面图；
图2A和图2B表示在图1所示的穿通硅通孔(TSV)中产生的缺陷的实例；
图3表示根据本发明的示例性实施例的集成电路；
图4表示包括多个穿通硅通孔(TSV)、开关单元及输入/输出单元的结构的框图；
图5A和图5B表示半导体衬底和穿通硅通孔(TSV)的能带。
具体实施方式
下面将参照附图更加详细地描述本发明的示例性实施例。然而，本发明可以用不同的方式来实施，并且不应当理解为限于本文所描述的实施例。确切地说，提供这些实施例使得对于本领域技术人员而言本说明书清楚且完整，并且将充分传达本发明的范围。在整个说明书中，相同的附图标记在本发明的各幅附图和各个实施例中涉及相同的部件。
图3表示根据本发明的一个示例性实施例的集成电路。在图3中，仅描述一个穿通芯片通孔，尽管集成电路中可以包括若干个穿通芯片通孔。
参见图3，集成电路100包括半导体衬底110、穿通硅通孔(TSV)120、隔离层130、第一阱偏置区140和电流路径提供单元160。半导体衬底110由第一类型杂质(例如，P型杂质)掺杂。TSV 120通过将孔填充而沿竖直方向形成，所述孔从半导体衬底110的表面延伸进半导体衬底110至预定深度。隔离层130包围TSV 120的侧壁，以将TSV 120与半导体衬底110隔离。第一阱偏置区140接收偏置电压VBT，用以减小半导体衬底110与TSV 120之间的势垒(即，肖特基势垒)。第一阱偏置区140可以是包括TSV 120的同一半导体衬底110中的P阱。电流路径提供单元160形成电流路径IPATH，并将半导体衬底110与TSV 120之间流动的电流提供至输出焊盘150，所述输出焊盘150可以连接至测试装置170。电流路径提供单元160响应于测试模式信号TM而经由电流路径IPATH提供电流，所述测试模式信号TM指示集成电路100的测试模式。此外，集成电路100包括电流形成单元180，用以在测试模式期间响应于施加至第一阱偏置区140的偏置电压VBT而形成从半导体衬底110流至TSV 120的电流。电流形成单元180可以是耦接在半导体衬底110与TSV 120之间的肖特基二极管。
TSV 120的功能是与信号(例如，数据信号)、电源等接口。因此，TSV 120可以是具有高导电性的金属，例如铜(Cu)或钽(Ta)。
第一阱偏置区140掺杂有高浓度的P型杂质。第一阱偏置区140在测试模式期间接收偏置电压VBT，而在正常模式期间接收接地电压VSS。偏置电压VBT是比半导体衬底110与TSV 120之间的势垒大的电压。举例而言，如果半导体衬底110与TSV 120之间的势垒为约0.679V，则偏置电压VBT可以是大于0.679V的电源电压VDD。在测试模式期间，将偏置电压VBT施加至第一阱偏置区140会减小半导体衬底110与TSV 120之间的势垒，使得电流可以在半导体衬底110与TSV 120之间流动。下文中将更详细地描述集成电路100的操作。
电流路径提供单元160包括开关控制器162、开关单元164和输入/输出单元166。开关控制器162响应于测试模式信号TM而产生被依次使能的多个开关控制信号SW_<0:N>。开关单元164电耦接在TSV 120与输出焊盘150之间，且响应于所述多个开关控制信号SW_<0:N>中选中的一个SW_N而接通或断开。输入/输出单元166在测试模式期间响应于使能信号SEL而被禁止。此处，由于仅存在一个TSV 120，因此仅存在一个开关单元164。若存在若干个TSV 120，则将存在若干个开关单元164和输入/输出单元166。在此情形下，将开关控制器162所产生的所述多个开关控制信号SW_<0:N>中的每个施加至所述多个开关单元164中的相应的一个，如图4所示。电流路径提供单元160形成在半导体衬底110的第二阱区D_NWELL中，所述第二阱区D_NWELL掺杂有N型杂质。第二阱区D_NWELL包括接收接地电压VSS的第二阱偏置区(未示出)。通过将接地电压VSS施加至第二阱偏置区，第二阱区D_NWELL可以与接收偏置电压VBT的半导体衬底110电分离。下文中，将更详细地说明电流路径提供单元160的元件。
开关控制器162响应于测试模式信号TM而产生被依次使能的多个开关控制信号SW_<0:N>。可以用移位寄存器或译码器来实现开关控制器162。
开关单元164接收多个开关控制信号SW_<0:N>中选中的一个SW_N。可以用NMOS晶体管来实现开关单元164，所述NMOS晶体管具有：栅极端子，所述栅极端子接收多个开关控制信号SW_<0:N>中选中的一个SW_N；漏极端子，所述漏极端子经由导线ML(例如，金属线)连接至TSV 120；以及源极端子，所述源极端子连接至输出焊盘150。
输入/输出单元166响应于使能信号SEL而被禁止，所述使能信号SEL在测试模式期间是被禁止的。被禁止的输入/输出单元166不影响在测试模式期间形成的电流路径IPATH。输入/输出单元166响应于在正常模式期间被使能的使能信号SEL而被使能。被使能的输入/输出单元166执行信号接收/传送操作。具体地，被使能的输入/输出单元166接收从外部接收来的信号CMD，并将信号CMD传送至TSV 120。另外，被使能的输入/输出单元166接收从TSV 120接收来的信号，并将所接收的信号传送至外部。即，被使能的输入/输出单元166在封装级中针对其它的层叠半导体芯片执行信号接口操作。
尽管未示出，但电流路径提供单元160还可以包括在开关单元164与输出焊盘150之间的输出缓冲单元。
图4是表示包括多个TSV、开关单元和输入/输出单元的结构的框图。
参见图4，多个单位模块TSV_BK0至TSV_BKN共同连接至输出焊盘150。多个单位模块TSV_BK0至TSV_BKN中的每个包括TSV、输入/输出单元和开关单元。多个单位模块TSV_BK0至TSV_BKN中的每个所包括的TSV、输入/输出单元和开关单元具有如图3所示的结构。即，多个单位模块TSV_BK0至TSV_BKN中的每个所包括的TSV是通过填充半导体衬底110中的孔而沿竖直方向形成的，所述孔从半导体衬底110的表面延伸至预定深度。多个单位模块TSV_BK0至TSV_BKN中的每个所包括的输入/输出单元和开关单元形成在半导体衬底110的第二阱区D_NWELL中，所述第二阱区掺杂有N型杂质。多个单位模块TSV_BK0至TSV_BKN中的每个响应于由开关控制器162产生的多个开关控制信号SW_<0:N>而依次连接至输出焊盘150。
下文中将参照图5A和图5B来描述如图3所示的集成电路100的操作。
图5A表示在正常模式期间图3的半导体衬底110和TSV 120的能带。图5B表示在测试模式期间图3的半导体衬底110和TSV 120的能带。
如图3所示，电流形成单元180是由于半导体-金属结的缘故而形成在半导体衬底110与TSV 120之间的寄生肖特基二极管。
在正常模式中，如图5A所示，半导体衬底110与TSV 120之间存在约0.679V的内部势垒。换言之，尽管半导体衬底110的费米能级EF与TSV 120的相同，但由于二者的功函数之差而使能带偏离。因此，半导体衬底110与TSV 120之间存在内部势垒。由于内部势垒的缘故，TSV 120的电子不能朝着半导体衬底110移动。
然而，当将偏置电压VBT施加至第一阱偏置区140时，半导体衬底110的能带移动，如图5B所示。即，半导体衬底110与TSV 120之间的内部势垒减小。因此，TSV 120的电子能够朝着半导体衬底110移动，从而形成从半导体衬底110流至TSV 120的电流。
此时，电流路径提供单元160响应于测试模式信号TM而将TSV 120电连接至输出焊盘150，以在TSV 120与输出焊盘150之间形成电流路径IPATH。更具体而言，开关控制器162响应于测试模式信号TM而产生多个开关控制信号SW_<0:N>。开关单元164响应于多个开关控制信号SW_<0:N>中选中的一个SW_N而导通，以连接在与TSV 120连接的导电线ML与输出焊盘150之间。此时，由于输入/输出单元166响应于使能信号SEL而被禁止，因此被禁止的输入/输出单元166不影响电流路径IPATH。
连接至输出焊盘150的测试装置170基于经由输出焊盘150输出的电流来检测电流电平或电压电平。当检测到的电平大于或等于预定电平时，确定TSV 120是符合要求的。另一方面，当检测到的电平小于预定电平时，确定TSV 120有缺陷且因此不符合要求。
如图4所示，在存在多个TSV 120的情况下，也存在与所述多个TSV 120相对应的多个导电线ML、开关单元164和输入/输出单元166。在此情形下，开关控制器162在测试模式期间依次产生多个开关控制信号SW_<0:N>。多个开关单元中的每个可以响应于多个开关控制信号SW_<0:N>而依次导通，以对输出焊盘150提供相应的电流路径。连接至输出焊盘150的测试装置170基于经由输出焊盘150输出的电流而依次检测电流电平或电压电平。因此，可以确定TSV中的每个是否符合要求。
如上所述，本发明的示例性实施例可以在晶片级检测一个或更多个TSV的状态。即，在封装级之前，本发明的示例性实施例可以检测TSV的状态以减少制造成本和时间。
虽然已经结合具体的实施例描述了本发明，但是本领域的技术人员将清楚的是，在不脱离所附权利要求所确定的主旨和范围的情况下，可以进行各种修改和变型。
举例而言，在图3的示例性实施例中，尽管半导体衬底由P型杂质掺杂，但其也可由N型杂质掺杂。
另外，尽管如图3所示，测试模式信号TM被施加至开关控制器162，但也可以施加多个测试模式信号。
此外，尽管对于TSV 120而言需要输入/输出单元来传送信号、例如传送命令，但是也可以实现为更适于经由TSV 120传送电源功率的其他的电路。

Claims (25)

1.一种集成电路，包括：
半导体衬底；
穿通硅通孔，所述穿通硅通孔被配置为形成在所述半导体衬底中以从所述半导体衬底的表面延伸至特定深度；
输出焊盘；以及
电流路径提供单元，所述电流路径提供单元被配置为在测试模式期间将在所述半导体衬底与所述穿通硅通孔之间流动的电流提供至所述输出焊盘。
2.如权利要求1所述的集成电路，其中，在所述测试模式期间将第一电压施加至所述半导体衬底的第一阱区，所述第一电压大于所述半导体衬底与所述穿通硅通孔之间的势垒。
3.如权利要求2所述的集成电路，其中，在正常模式期间所述半导体衬底的第一阱区接收接地电压。
4.如权利要求2所述的集成电路，其中，所述电流路径提供单元形成在所述穿通硅通孔与所述输出焊盘之间且形成在第二阱区中，所述第二阱区由第二杂质掺杂，所述第二杂质不同于将所述第一阱区掺杂的第一杂质。
5.如权利要求4所述的集成电路，其中，在所述测试模式期间所述第二阱区接收与所述第一电压不同的第二电压，以将所述第一阱区与所述第二阱区电分离。
6.如权利要求1所述的集成电路，还包括隔离层，所述隔离层被配置为包围所述穿通硅通孔的侧壁，且将所述穿通硅通孔与所述半导体衬底隔离。
7.如权利要求1所述的集成电路，其中，所述电流路径提供单元包括MOS晶体管，所述MOS晶体管的源极端子与所述穿通硅通孔电耦接，而漏极与所述输出焊盘电耦接，所述MOS晶体管响应于指示所述集成电路是否处于所述测试模式的测试模式信号而导通或关断。
8.如权利要求7所述的集成电路，其中，所述电流路径提供单元还包括与所述穿通硅通孔电耦接的输入/输出单元，所述输入/输出单元被配置为在正常模式中被使能，而在所述测试模式中被禁止。
9.一种集成电路，包括：
半导体衬底，所述半导体衬底被配置为包括第一阱区和第二阱区，所述第一阱区由第一杂质掺杂，而所述第二阱区由与所述第一杂质不同的第二杂质掺杂；
多个穿通硅通孔，所述多个穿通硅通孔形成在所述第一阱区中；
输出焊盘，所述输出焊盘选择性地耦接至所述穿通硅通孔中的每个；以及
电流路径提供单元，所述电流路径提供单元被配置为在测试模式期间将在所述半导体衬底与所述多个穿通硅通孔中选中的一个之间流动的电流提供至所述输出焊盘。
10.如权利要求9所述的集成电路，其中，所述电流路径提供单元包括：
开关控制器，所述开关控制器形成在所述第二阱区中，并被配置为响应于测试模式信号而产生多个开关控制信号，以及
多个开关单元，所述多个开关单元形成在所述第二阱区中，并被配置为响应于所述多个开关控制信号而依次将所述多个穿通硅通孔连接至所述输出焊盘。
11.如权利要求10所述的集成电路，其中，所述电流路径提供单元还包括分别与所述穿通硅通孔电耦接的多个输入/输出单元，所述输入/输出单元中的每个被配置为在正常模式中被使能，而在所述测试模式中被禁止。
12.如权利要求9所述的集成电路，还包括：
第一阱偏置区，所述第一阱偏置区形成在所述第一阱区中，并被配置为接收第一电压；以及
第二阱偏置区，所述第二阱偏置区形成在所述第二阱区中，并被配置为在测试模式期间接收与所述第一电压不同的第二电压以将所述第一阱区与所述第二阱区电分离。
13.如权利要求12所述的集成电路，其中，在测试模式期间，所述第一电压大于所述半导体衬底与选中的所述穿通硅通孔之间的势垒。
14.如权利要求13所述的集成电路，其中，在正常模式期间，所述第一电压是接地电压。
15.如权利要求14所述的集成电路，其中，所述第二电压是接地电压。
16.如权利要求9所述的集成电路，还包括多个隔离层，所述多个隔离层中的每个被配置为包围所述多个穿通硅通孔中的相应一个的侧壁，以将相应的穿通硅通孔与所述半导体衬底隔离。
17.如权利要求9所述的集成电路，其中，所述多个穿通硅通孔中的每个包括穿通硅通孔TSV。
18.一种集成电路，包括：
半导体衬底；
穿通硅通孔，所述穿通硅通孔被配置为形成在所述半导体衬底中，以从所述半导体衬底的表面延伸至特定深度；
输出焊盘；
电流形成单元，所述电流形成单元被配置形成所述半导体衬底与所述穿通硅通孔之间的电流；以及
电流路径提供单元，所述电流路径提供单元被配置为在测试模式期间将所述电流形成单元所形成的电流提供至所述输出焊盘。
19.如权利要求18所述的集成电路，其中，在所述测试模式期间，所述电流形成单元响应于比所述半导体衬底与所述穿通硅通孔之间的势垒大的偏置电压而形成所述半导体衬底与所述穿通硅通孔之间的所述电流。
20.如权利要求19所述的集成电路，其中，所述电流形成单元包括电连接在所述半导体衬底与所述穿通硅通孔之间的肖特基二极管。
21.如权利要求20所述的集成电路，其中，所述穿通硅通孔和所述肖特基二极管形成在所述半导体衬底的第一区中，并且
所述电流路径提供单元形成在所述半导体衬底的第二区中，所述第二区由第二杂质掺杂，所述第二杂质与将所述第一区掺杂的第一杂质不同，所述第二区在所述测试模式期间与所述第一区电分离。
22.如权利要求21所述的集成电路，其中，所述第一区包括P型阱，且所述第二区包括N型阱。
23.如权利要求22所述的集成电路，其中，在所述测试模式期间，所述半导体衬底的所述第二区接收接地电压。
24.如权利要求19所述的集成电路，其中，所述电流路径提供单元包括开关单元，所述开关单元电连接在所述穿通硅通孔与所述输出焊盘之间，并被配置为响应于指示所述测试模式的控制信号而允许电流通过。
25.如权利要求24所述的集成电路，其中，所述电流路径提供单元还包括与所述穿通硅通孔电耦接的输入/输出单元，所述输入/输出单元被配置为在正常模式中被使能，而在所述测试模式中被禁止。
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