CN103003938B - 形成包括具有与另一芯片前后接合的薄的间置芯片的多芯片层叠结构的方法 - Google Patents

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Abstract

通过回流第一焊球（250）阵列，具有第一焊料衬垫（192）阵列的临时衬底（901）接合到第一衬底（101）的正面。通过去除背面来减薄第一衬底（101），第二焊料衬垫（142）阵列形成在第一衬底（101）的背侧表面上。第一衬底（101）和临时衬底（901）的组件被划片以形成多个层叠，其每一个包括第一半导体芯片（100）和处理部分（900）的组件。第二半导体芯片（200）通过第二焊球（150）阵列接合到组件。通过回流第一焊球（250）阵列从每个组件去除处理部分（900），同时第二焊球（150）阵列不会回流。组件随后利用第一焊球（250）阵列被安装在封装衬底（300）上。

Description

形成包括具有与另一芯片前后接合的薄的间置芯片的多芯片层叠结构的方法
背景技术
本发明通常涉及制造半导体结构的方法，具体来说涉及形成包括薄的间置芯片的多芯片层叠结构的方法，其中所述薄的间置芯片具有与另一芯片前后（face-to-back）接合。
三维（3D）芯片层叠技术的最近发展使用了薄的半导体芯片，以使得能够纵向层叠多个半导体芯片。三维芯片层叠技术的一个难点源于制造半导体芯片时使用的半导体衬底的厚度。通常半导体加工工序制造的典型半导体衬底具有从约500μm到约1,000μm的厚度。形成延伸穿过半导体衬底的整个厚度的穿通晶片通孔（TWV）需要特殊的加工工序和高的加工成本。
备选方案为：在半导体衬底上完成半导体器件和互连的形成之后以及在将所述半导体切割为半导体芯片或者"管芯"之前，减薄半导体衬底。通过将半导体衬底减薄至小于300μm的厚度，在半导体制造工序期间使用的、高度小于半导体衬底的全部厚度的穿通晶片通路（TWV）可以被用于允许多个半导体芯片之间的电连接。此外，减薄的半导体衬底提供了额外的优点，例如改善了散热并且改善了位于纵向地层叠的不同半导体芯片中的半导体器件两端的器件耦合。
半导体芯片的减薄受到了处理减薄半导体芯片的能力的限制。这是由于非常薄的半导体衬底或厚度小于200微米的半导体芯片易于破损。厚度小于100微米的半导体芯片对于以通常的机械处理设备进行处理来说过于脆弱，由于破损而会遭受显著的成品率损失。
尽管如此，厚度小于100微米的薄的半导体芯片通过降低穿过衬底的通孔（TSV）的电阻和电容值二者而提供了显著的性能优点。此外，由于更短的TSV更易于电迁移，因此减小半导体芯片中的TSV的长度改善了TSV的电迁移阻力。因此，尽管处理中有困难，减薄的半导体芯片对于高性能的多芯片层叠的半导体结构仍然是有利的。
发明内容
在本发明的一个实施例中，提供了一种用于在处理薄的半导体芯片期间在不会导致显著的成品率损失的情况下，在封装衬底上连接薄的半导体芯片（此处称为间置芯片）和另一半导体芯片的方法，以使得间置芯片的背面接合到另一半导体芯片的正面。
第一衬底包括第一金属互连结构和半导体衬底，其中嵌入有导电柱阵列。第一焊料衬垫阵列和具有低的回流温度的第一焊球阵列形成在第一金属互连结构的前表面上。通过回流第一焊球阵列，具有焊料衬垫阵列的临时衬底被接合到第一衬底。通过去除所述半导体衬底的背面减薄第一衬底，暴露导电柱阵列，其变成穿过衬底的通孔（TSV）阵列。第二焊料衬垫的第二阵列形成在减薄之后的半导体衬底的背侧表面上。使用临时衬底提供机械支撑，第一衬底和临时衬底的组件被划片以形成多个层叠临时结构，其每一个包括第一半导体芯片和处理部分的组件。第二焊球阵列形成在第二焊料衬垫的第二阵列上，第二半导体芯片通过第二焊球阵列被接合到层叠临时结构，以使得第二半导体芯片的正面面对第一半导体芯片的背面。第二焊球阵列具有比第一焊球阵列更高的回流温度。通过以提高的温度回流第一焊球阵列来从每一组件去除处理部分，而在该温度第二焊球阵列不回流。组件随后使用第一焊球阵列安装在封装衬底上。
根据本发明的实施例，提供了一种形成半导体芯片的多芯片组件的方法。该方法包括通过第一焊球阵列将半导体衬底接合到临时衬底从而形成层叠衬底组件，其中第一焊球阵列接合到所述半导体衬底上的第一焊料衬垫阵列；划片所述层叠衬底组件以形成多个层叠临时结构，所述多个层叠临时结构中的每一个包括第一半导体芯片和处理部分，所述第一半导体芯片是所述半导体衬底的一部分，所述处理部分是所述临时衬底的一部分；将第二半导体芯片接合到所述多个层叠临时结构中的一个层叠临时结构，其中第二焊球阵列接合到位于所述层叠临时结构中所述第一半导体芯片上的第二焊料衬垫阵列和位于所述第二半导体芯片上的第三焊料衬垫阵列；从所述层叠临时结构分离所述处理部分以形成层叠半导体芯片结构；以及通过接合包括所述层叠半导体芯片结构的至少一个层叠半导体芯片结构到封装衬底从而形成半导体芯片的多芯片组件。
附图说明
图1示出了根据本发明第一实施例的在形成第一焊球阵列和第一焊料衬垫的第一阵列之后的第一示例性结构的纵向剖视图。
图2示出了根据本发明第一实施例的在接合临时衬底到半导体衬底以形成层叠衬底组件之后的第一示例性结构的纵向剖视图。
图3示出了根据本发明第一实施例的在减薄半导体衬底并且形成第二焊料衬垫的第二阵列之后的第一示例性结构的纵向剖视图。
图4示出了根据本发明第一实施例的在切割层叠衬底组件以形成多个层叠的临时结构之后的第一示例性结构的纵向剖视图。
图5示出了根据本发明第一实施例的在接合第二半导体芯片到层叠临时结构之后的第一示例性结构的纵向剖视图。
图6示出了根据本发明第一实施例的在分离层叠临时结构的处理部分以形成层叠半导体芯片结构以及在将层叠半导体芯片结构连附到封装衬底之后的第一示例性结构的纵向剖视图。
图7示出了根据本发明第二实施例的在连附多个层叠半导体芯片结构到封装衬底之后的第二示例性结构的纵向剖视图。
具体实施方式
本发明通常涉及制造半导体结构的方法，具体来说涉及形成包括薄的中间芯片的多芯片层叠结构的方法，其中所述薄的中间芯片具有与另一芯片前后接合。如此处使用的，当介绍本发明的部件或者其优选实施例时，冠词"一种"、"一个"、"该"和"所述"意图是指存在一个或多个所述部件。在全部附图中，相同参考数字或者字母被用于表示相同的或等效的部件。为了清楚，已经省略不必要地模糊本发明主体的已知的功能和结构的具体实施方式。附图不一定是按比例描绘的。
参考图1，根据本发明第一实施例的第一示例性结构包括半导体衬底101，其自下而上包括第一半导体层110和第一金属互连结构层的层叠。第一半导体层110至少在接触第一金属互连结构层的上部中包括半导体材料。半导体材料的非限制性例子包括硅、锗、硅锗合金、硅碳合金、硅锗碳合金、砷化镓、砷化铟、磷化铟、第III-V族化合物半导体材料、第II-VI族化合物半导体材料、有机半导体材料、及其他化合物半导体材料。优选地，至少第一半导体层110的上部是单晶的，即，在第一半导体层110上部内原子外延地在一个晶格中对准。第一半导体层110可以是体半导体衬底，绝缘体上半导体（SOI）衬底或混合式衬底。例如，第一半导体层110可以是单晶硅体衬底或单晶硅SOI衬底。优选地，所提供的第一半导体层110足够厚，从而能够在不会不利地影响成品率（也即在机械处理期间防止破损）的情况下进行机械处理。在一个实施例中，尽管此处同时考虑了较小和较大的厚度，第一半导体层110的初始厚度为500微米到1,000微米。第一半导体层110的上部可以具有固有（built-in）应力。
至少一个第一半导体器件120形成在第一半导体层110上和/或中。至少一个第一半导体器件120可以包括场效应晶体管、双极晶体管、存储器单元（例如静态随机存取存储器（SRAM）单元或嵌入式动态随机存取存储器（eDRAM）单元）、电容器、电阻器、电感器、可变电抗器、电熔丝、电光学半导体器件和/或任何其他类型的半导体器件。在一个实施例中，至少一个第一半导体器件120形成多个处理器芯片。
例如，通过在第一半导体层110的正面（即，在其上形成至少一个第一半导体器件120的一侧）上蚀刻沟槽阵列，从而在第一半导体层110内形成导电柱111阵列。沟槽的深度可以小于第一半导体层110的厚度，或可以与第一半导体层110的厚度相同。优选地，沟槽的深度小于第一半导体层110的厚度。例如，尽管还可以使用更小和更大的深度，但是沟槽的深度可以是30微米到300微米。沟槽的横截面形状可以是多边形、圆形、椭圆或其各部分的组合。沟槽的横向尺寸（例如直径）可以是0.5微米到10微米，尽管也可以使用更小和更大的尺寸。电介质衬里（未示出）形成在沟槽的侧壁上，并且导电材料沉积在沟槽内以形成导电柱111阵列。每个导电柱111可以包括掺杂的半导体材料、金属材料或其组合。一些导电柱可以接触至少一个第一半导体器件120的一部分，以使得能够在其间出现导电通路。
第一金属互连结构层形成在第一半导体层110的邻近至少一个第一半导体器件120的表面上。与不接触第一金属互连结构层的第一半导体层110表面（即，第一半导体层110的底表面）相比，至少一个第一半导体器件120更接近于第一金属互连结构层。第一金属互连结构层包括至少一个第一电介质材料层130和嵌入在其中的至少一个第一金属互连结构132。至少一个第一金属互连结构132通过第一金属互连结构层内的至少一个导电通路提供至少一个第一半导体器件120之间的电连接。此外，至少一个第一金属互连结构132提供直到至少一个第一电介质材料层130的最外表面上的多个位置的多个导电连接。至少一个第一金属互连结构132的一部分可以直接接触一部分导电柱111。
至少一个第一电介质材料层130可以包括基于氧化物的电介质材料或低k电介质材料，基于氧化物的电介质材料具有从3.6到3.9的介电常数k，低k电介质材料具有3.0或更小的介电常数k，优选地小于2.8以及更优选地小于2.5。基于氧化物的电介质材料的非限制性例子包括未掺杂的硅玻璃（USG），氟硅酸盐玻璃（FSG），硼磷硅玻璃（BPSG）和磷硅酸盐玻璃（PSG）。低k电介质材料可以是CVD低k电介质材料，即，化学气相淀积（CVD）沉积的低k电介质材料或旋涂低k电介质材料。CVD低k电介质材料的组分和沉积方法在现有技术中是公知的。例如，CVD低k电介质材料可以是包含氢化氧化硅碳材料（SiCOH）基质的SiCOH电介质，其包括Si、C、O和H原子的共价键合的三维网络。旋涂低k电介质材料和CVD低k电介质材料二者可以是多孔的，其降低至少一个第一电介质材料层130的介电常数。至少一个第一电介质材料层130可以包括基于氧化物的现有电介质材料、旋涂低k电介质材料和CVD低k电介质材料中至少两种的层叠。
至少一个第一金属互连结构132中的每一个包括金属材料，例如Al、W和Cu。至少一个金属互连结构132中的每一个可以包括导电金属线和导电金属通孔的组。导电金属线提供水平电连接，导电金属通孔提供至少一个第一电介质材料层130内的纵向电连接。
随后，第一焊料衬垫192的第一阵列被形成在至少一个第一电介质材料层130的最外表面上的多个位置处。该多个位置包括至少一个第一金属互连结构132的暴露部分。第一焊料衬垫192的阵列直接形成在第一金属互连结构层（130，132）的外表面上。可以通过沉积和光刻图案化至少一个金属材料层来形成第一焊料衬垫192的第一阵列。第一焊料衬垫192可以具有正方形形状、矩形形状、多边形形状、圆形形状、椭圆形形状或其各部分的任何组合。每个第一焊料衬垫192的横向尺寸可以是大约80微米到200微米。尽管还可以使用更小和更大的间距，但是第一焊料衬垫阵列的间距可以是100微米到300微米。
在一个实施例中，至少一个金属层的上部包括以相对高的温度回流的材料。例如，至少一个金属材料层的上部可以包括高铅焊料，其包括大约重量90%的Pb和10%的Sn以及具有大约300°C的回流温度。在图案化至少一个金属材料层之后，每个第一焊料衬垫192都包括具有与至少一个金属层相同成分的材料层叠。
在另一实施例中，至少一个金属材料层包括可润湿的外表面，即，可以在回流时由焊料材料润湿的表面。例如，至少一个金属材料可以是具有可润湿Cu表面的Cu层，具有可润湿Ni表面的Cu和Ni层的层叠，具有可润湿Au表面的Cu层、Ni层和Au层的层叠或任何其他的具有可润湿金属表面的材料层叠。在图案化至少一个金属材料层以形成第一焊料衬垫192后，第一焊料衬垫192中的每一个的暴露表面包括可润湿表面，即，在回流时焊料材料润湿的表面。尽管也可以使用更小和更大的厚度，至少一个金属层中的可润湿材料层的厚度可以为大约25nm到100nm。
第一焊球250阵列随后被直接置于第一焊料衬垫192的第一阵列中的各第一焊料衬垫192上。第一焊球250阵列由具有相对低的回流温度的第一焊料材料构成。例如，第一焊球250阵列可以由低共熔的Sn/Pb焊料材料构成，其具有范围为183°C到205°C的低回流温度。每个第一焊球250可以大体上是球形的，并且可以具有60微米到150微米的直径，尽管也可以使用更小和更大的直径。
参考图2，提供临时衬底901，其可以包括半导体材料、电介质材料、导电材料或其任意组合。临时衬底901的水平范围优选地至少与半导体衬底101的水平范围同延。例如，如果半导体衬底101是直径为300mm的圆形衬底，则临时衬底可以是直径至少为300mm的圆形衬底。临时衬底901是足够刚性的，以在处理期间提供足够的机械强度。通常，临时衬底901的厚度至少为500微米，并且优选地为800微米或更大。优选地，临时衬底901包括在随后的切割步骤期间能够被容易地切割的材料。临时衬底901是用后即可丢弃的（disposable）结构，其不被包括在第一示例性结构的最终结构中。因此，临时衬底901中通常不包括任何半导体器件。例如，临时衬底901可以是其中不包括任何半导体器件的硅衬底。
焊料衬垫992阵列形成在临时衬底992上。在一个实施例中，焊料衬垫992的外表面包括以相对低的温度回流的材料。例如，焊料衬垫992的外表面可以包括回流温度在范围为183°C到205°C的低共熔焊料材料。
在另一实施例中，临时衬底901上的每个焊料衬垫992的面积小于第一焊料衬垫192的面积。例如，每个焊料衬垫992的横向尺寸可以为10微米到60微米，尽管也可以使用更小和更大的面积。在这种情况下，焊料衬垫992的外表面是可润湿的表面，即，可以由焊料材料润湿的表面。尽管也可以使用更小和更大的厚度，至少一个金属层中的可润湿材料层的厚度可以为大约25nm到100nm。
临时衬底901通过第一焊球250阵列接合到半导体衬底101从而形成层叠衬底组件。接合是这样执行的，以足够高的温度回流第一焊球250阵列的焊料材料以实现第一焊球250阵列和第一焊料衬垫192的第一阵列之间的接合。第一焊球250阵列和焊料衬垫992阵列之间的接合可以以范围为从183°C到205°C的回流温度实现。
参考图3，通过抛光、研磨、蚀刻或其任意组合去除半导体衬底101的背面以减薄第一半导体层110。在执行第一半导体层110的减薄的同时，将临时衬底901接合到半导体衬底101，以使得临时衬底901在减薄使用的处理步骤期间提供机械支撑。在某些情况下，临时衬底901提供的机械支撑对于获得最佳的工艺结果来说是关键性的。在一个实施例中，临时衬底901提供的机械强度可以使得半导体衬底101能够减薄到没有明显成品率损失的厚度，而这在不存在临时衬底901时将是不可能的。例如，通过利用临时衬底901作为处理衬底进行抛光，半导体衬底101可以被减薄到20微米到80微米之间的厚度。
优选地，进行第一半导体层110的减薄直到导电柱111阵列的底表面在底侧（即第一半导体层110的减薄表面）暴露。在这种情况下，导电柱111阵列中的每个导电柱112至少从第一半导体层110和第一金属互连结构层之间的分界面（130,132）延伸到第一半导体层110的暴露底表面。导电柱111阵列构成至少从与第一半导体层110的暴露表面的分界面延伸的穿过衬底的通孔112（TSV）阵列。减薄之后的第一半导体层110的厚度取决于TSV的纵向长度并且可以为从30到300微米，尽管也可以使用更小和更大的厚度。
第二焊料衬垫142的第二阵列直接形成在第一半导体层110的底表面上。可以通过沉积和光刻图案化第一半导体层110的背面上的至少一个金属材料层来形成第二焊料衬垫142的第二阵列。第二焊料衬垫142可以具有方形形状、矩形形状、多边形形状、圆形形状、椭圆形形状或其各部分的任何组合。每个第二焊料衬垫142的横向尺寸可以为大约40微米到200微米。第二焊料衬垫142的第二阵列的间距可以从50微米到300微米，尽管也可以使用更小和更大的间距。在一个实施例中，第二焊料衬垫142阵列的间距可以是第一焊料衬垫192阵列的间距的一部分。换言之，第一焊料衬垫192阵列的间距可以是第二焊料衬垫142阵列的间距的倍数，以使得存在比第一焊料衬垫192更多的第二焊料衬垫142。
因为第二焊料衬垫142的第二阵列形成在第一半导体层110的底侧上，所以第二焊料衬垫142的第二阵列不接触第一金属互连结构层（130，132）。第二焊料衬垫142的第二阵列直接接触TSV112阵列。第二焊料衬垫142的第二阵列是具有Cu、Ni或Au的暴露表面或者可以与焊料材料接合的另一金属的暴露表面的金属凸起结构。
参考图4，包括半导体衬底101和临时衬底901的层叠衬底组件被划片以形成多个层叠的临时结构。层叠临时结构中的每一个包括第一半导体芯片100和处理部分900，第一半导体芯片100是半导体衬底101的一部分，而处理部分900是临时衬底901的一部分。每个第一半导体芯片100通过第一焊球250阵列接合到处理部分900。
在划片加工期间，临时衬底901对于层叠衬底组件的机械支撑。划片路线通常对应于第一半导体芯片100中的每一个的边缘，其在划片之前共同地被嵌入半导体衬底101中。由于切割在划片期间是纵向方向上进入层叠衬底组件中而进行的，因此同一个层叠临时结构内的处理部分900和第一半导体芯片100在从纵向方向上看时具有相同的形状和尺寸。换言之，层叠临时结构内的处理部分900和第一半导体芯片100具有彼此等同的横向的横截面形状。通常，层叠临时结构的横截面形状是矩形或者正方形。在一个实施例中，第一半导体芯片100是处理器芯片。
参考图5，提供了第二半导体芯片200，其包括第二半导体层210和第二金属互连结构层的层叠。第二半导体层210可以包括可以被用于半导体衬底101中第一半导体层110的上部的任何半导体材料。第二半导体层210可以是体半导体衬底，绝缘体上半导体（SOI）衬底或者混合衬底。例如，第二半导体层210可以是单晶硅体衬底或者单晶硅SOI。优选地，提供的第二半导体层210充分厚，从而允许在没有对成品率有不良影响的情况下进行机械处理。在一个实施例中，第二半导体层210的厚度为从500微米到1,000微米，尽管此处同时考虑了较小和较大的厚度。
至少一个第二半导体器件220形成在第二半导体层210上和/或形成在第二半导体层210中。至少一个第二半导体器件220可以包括场效应晶体管、双极晶体管、存储单元，例如静态随机存取存储器（SRAM）单元或者嵌入式的动态随机存取存储器（eDRAM）单元、电容器、电阻器、电感器、可变电抗器、电熔丝、电光半导体器件和/或其他任何类型的半导体器件。在一个实施例中，至少一个第二半导体器件220形成静态随机存取存储器（SRAM）芯片、动态随机存取存储器（DRAM）芯片或者非易失性存储器芯片。可选地，导电柱的另一阵列（未示出）可以被配置在第二半导体层210内，以允许将附加的半导体芯片接合在第二半导体芯片200上。
第二金属互连结构层形成在第二半导体层210的邻近至少一个第二半导体器件220的表面上。与不接触第二金属互连结构层的第二半导体层210表面相比，至少一个第二半导体器件220更靠近第二金属互连结构层。第二金属互连结构层包括至少一个第二电介质材料层230和嵌入在其中的至少一个第二金属互连结构232。至少一个第二金属互连结构232通过第二金属互连结构层内的至少一个导电通路提供至少一个第二半导体器件220间的电连接。此外，至少一个第二金属互连结构232提供了到至少一个第二电介质材料层230的最外表面上的多个位置的多个导电连接。
至少一个第二电介质材料层230可以包括可以用于半导体衬底101中的至少一个第一电介质材料层130的任何电介质材料。至少一个第二金属互连结构232中的每一个包括例如Al、W和Cu的金属材料。至少一个金属互连结构232中的每一个可以包括一组导电金属线和导电金属通孔。在至少一个第二电介质材料层230内，导电金属线提供横向电连接，导电金属通孔提供纵向电连接。
第三焊料衬垫242的第三阵列形成在至少一个第二电介质材料层230的最外表面的多个位置处。该多个位置包括至少一个第二金属互连结构232的各暴露部分。第三焊料衬垫242的第三阵列直接形成在第二金属互连结构层（230,232）的外表面上。可以通过沉淀和光刻图案化至少一个金属材料层来形成第三焊料衬垫242的第三阵列。每个第三焊料衬垫242的横向尺寸可以为大约40微米到200微米。第三焊料衬垫242阵列的间距可以从50微米到300微米，尽管也可以使用更小和更大的间距。第三焊料衬垫242阵列的间距与第二焊料衬垫142的第二阵列的间距匹配。
在一个实施例中，第三焊料衬垫242的第三阵列的暴露表面不包括任何回流的材料。在另一实施例中，第三焊料衬垫242的第三阵列的暴露表面包括以中间回流温度范围（即，从225°C到260°C的回流温度）回流的材料。
第二半导体芯片200通过第二焊球150阵列接合到层叠的临时结构。为了实现接合，第二焊球150被配置在第二焊料衬垫142和第三焊料衬垫242之间。第二焊球150阵列由回流温度高于第一焊料材料的第二焊料材料构成。例如，第二焊球150阵列可以由回流温度为225°C到260°C的高铅含量Sn/Pb焊料材料构成。每个第二焊球150可以大体上是球形的，并且可以具有从30微米到150微米的直径，尽管也可以使用更小和更大的直径。第二焊球150阵列接合到位于层叠临时结构中的第一半导体芯片100上第二焊料衬垫142的第二阵列和位于第二半导体芯片200上的第三焊料衬垫142的第三阵列。
参考图6，处理部分900从层叠临时结构分离以形成层叠的半导体芯片结构400。自上而下，层叠半导体芯片结构包括第二半导体芯片200、第三焊料衬垫242的第三阵列、第二焊球150阵列、第二焊料衬垫142的第二阵列、第一半导体芯片100、第一焊料衬垫192的第一阵列的一部分和第一焊球250阵列的一部分。
例如，可以通过部分地回流第一焊球250阵列和施加足够物理地从第一焊球250阵列分离焊料衬垫992阵列的剪力，同时保持第一焊球250阵列连附于第一焊料衬垫192的第一阵列，从而分离处理部分900。例如，可以通过提升第一焊球250阵列的温度直到或者稍微低于第一焊球250中第一焊料材料的回流温度，从而实现第一焊球250阵列的部分回流。例如，如果对于第一焊料材料使用低共熔的Sn/Pb，则部分回流温度的范围可以为183°C到205°C。
本发明可以使用任何如下的方案实现，在所述方案中，在半导体衬底110和处理部分900之间提供差别的接合强度，以使得与处理部分900相比，半导体衬底110更坚固地接合到第一焊球250的第一阵列。例如，在第一焊球250和焊料衬垫992的分界面处的焊料材料回流的温度处，第一焊球250阵列和第一焊料衬垫192的第一阵列之间的接合强度大于第一焊球250阵列与焊料衬垫992阵列之间的接合强度。接合强度的差异可能受到如下方面的影响，在第一焊料衬垫192的第一阵列的表面上和焊料衬垫992阵列的表面上具有不同的回流温度的不同的可润湿材料，第一焊料衬垫192和焊料衬垫992的不同尺寸或者两个方面的组合。
提供封装衬底300，其可以是陶瓷封装衬底或者叠层封装衬底。封装侧接合衬垫292阵列形成在封装衬底300的一侧上。层叠半导体芯片结构400随后通过位于第一半导体芯片100上的第一焊球250阵列（其是位于图1中的半导体衬底101上的第一焊球250阵列的子集）接合到封装衬底300。可以通过提升第一焊球250的温度到第一焊料材料的回流温度从而实现层叠半导体芯片结构400到封装衬底300的接合。
随后，第一电介质下填充层152被形成为填充第一半导体芯片100和第二半导体芯片200之间的空间。随后，第二电介质下填充层252被形成为填充第一半导体芯片100和衬底300之间的空间。第一电介质下填充层152和第二电介质下填充层252封闭第一半导体芯片100和第二半导体芯片200，从而提供对于湿气和/或污染物侵入的保护。包括第一半导体芯片100、第二半导体芯片200和封装衬底300的第一示例性结构是半导体芯片的多芯片组件。
参考图7，通过将多个层叠半导体芯片400连接到封装衬底300从而形成了根据本发明第二实施例的第二示例性结构。自上而下，每个层叠半导体芯片结构400包括第二半导体芯片200、第三焊料衬垫242的第三阵列、第二焊球150阵列、第二焊料衬垫142的第二阵列、第一半导体芯片100、第一焊料衬垫192阵列的一部分和第一焊球250阵列的一部分。
尽管已经具体地根据本发明的优选实施例显示和描述了本发明，然而本领域技术人员应该理解，可以做出形式和细节的前述及其他改变而不背离本发明的精神和保护范围。因此，本发明并不限于所描述和阐明的确切形式和细节，而是落入所附的权利要求书的范围。

Claims (19)

1.一种形成半导体芯片的多芯片组件的方法，包括：
通过第一焊球(250)阵列将半导体衬底(101)接合到临时衬底(901)从而形成层叠衬底组件，其中第一焊球阵列接合到所述半导体衬底(101)上的第一焊料衬垫(192)阵列；
划片所述层叠衬底组件以形成多个层叠临时结构，所述多个层叠临时结构中的每一个包括第一半导体芯片(100)和处理部分(900)，所述第一半导体芯片是所述半导体衬底(101)的一部分，所述处理部分是所述临时衬底(901)的一部分；
将第二半导体芯片(200)接合到所述多个层叠临时结构中的一个层叠临时结构，其中第二焊球(150)阵列接合到位于所述层叠临时结构中所述第一半导体芯片(100)上的第二焊料衬垫(142)阵列和位于所述第二半导体芯片(200)上的第三焊料衬垫(242)阵列；
从所述层叠临时结构分离所述处理部分(900)以形成层叠半导体芯片结构(400)；以及
通过接合包括所述层叠半导体芯片结构(400)的至少一个层叠半导体芯片结构到封装衬底(300)从而形成半导体芯片的多芯片组件，
其中所述半导体衬底(101)包括金属互连结构层和半导体层(110)的层叠；以及
其中所述方法进一步包括在所述接合所述半导体衬底(101)到所述临时衬底(901)之前，在所述半导体衬底(101)中的半导体层中形成导电柱(111)阵列，其中所述导电柱(111)阵列至少从所述半导体层(110)和金属互连结构层之间的分界面延伸进入所述半导体层(110)。
2.如权利要求1的方法，其中所述层叠半导体芯片结构(400)包括，自上而下，所述第二半导体芯片(200)、所述第三焊料衬垫(242)阵列、所述第二焊球(150)阵列、所述第二焊料衬垫(142)阵列、第一半导体芯片(100)、所述第一焊料衬垫(192)阵列的一部分和所述第一焊球(250)阵列的一部分。
3.如权利要求1的方法，其中所述层叠半导体芯片结构(400)通过所述第一焊球(250)阵列的一部分接合到所述封装衬底(300)。
4.如权利要求3的方法，进一步包括：在所述封装衬底(300)的表面上形成封装侧接合衬垫(292)阵列，其中通过接合到所述封装侧接合衬垫(292)阵列和接合到所述层叠半导体芯片结构(400)中所述第一半导体芯片(100)上的所述第一焊料衬垫(192)阵列的一部分的所述第一焊球(250)阵列的一部分，所述层叠半导体芯片结构(400)接合到所述封装衬底(300)。
5.如权利要求3的方法，进一步包括：接合另一层叠半导体芯片结构到所述封装衬底(300)，其中所述层叠半导体芯片结构(400)包括，自上而下，所述第二半导体芯片(200)、所述第三焊料衬垫(242)阵列、所述第二焊球(150)阵列、所述第二焊料衬垫(142)阵列、所述第一半导体芯片(100)、所述第一焊料衬垫(192)阵列的一部分、和所述第一焊球(250)阵列的一部分，以及其中所述另一层叠半导体芯片结构包括，自上而下，另一第二半导体芯片、另一第三焊料衬垫阵列、另一第二焊球阵列、另一第二焊料衬垫阵列、另一第一半导体芯片、所述第一焊料衬垫阵列的另一部分、所述第一焊球阵列的另一部分。
6.如权利要求1的方法，其中所述第一焊料衬垫(192)阵列直接形成在所述金属互连结构层的外表面上。
7.如权利要求1的方法，进一步包括在将所述临时衬底(901)接合到所述半导体衬底(101)的同时以及在所述划片之前减薄所述半导体衬底(101)。
8.如权利要求7的方法，其中在所述减薄之后以及所述划片之前，所述第二焊料衬垫(142)阵列形成在减薄的半导体层的表面上。
9.如权利要求1的方法，进一步包括在将所述临时衬底(901)接合到所述半导体衬底(101)的同时以及在所述划片之前减薄所述半导体层(110)，其中所述导电柱(111)阵列构成穿过衬底的通孔TSV(112)阵列，所述TSV至少从所述分界面延伸至所述减薄之后的所述半导体层(110)的暴露表面。
10.如权利要求9的方法，其中在所述减薄之后，所述第二焊料衬垫(142)阵列直接形成在所述半导体层(110)的所述暴露表面上。
11.如权利要求1的方法，其中所述半导体衬底(101)包括第一半导体层(110)和第一金属互连结构层的层叠，所述第二半导体芯片(200)包括第二半导体层(210)和第二金属互连结构层的层叠，所述第一焊料衬垫(192)阵列直接形成在所述第一金属互连结构层上，以及所述第三焊料衬垫(242)阵列直接形成在所述第二金属互连结构层上。
12.如权利要求11的方法，其中所述第二焊料衬垫(142)阵列直接形成在所述第一半导体层(110)的表面上并且不接触所述第一金属互连结构层。
13.如权利要求11的方法，其中所述第一半导体层(110)包括至少一个第一半导体器件(120)，以及所述第二半导体层(210)包括至少一个第二半导体器件(220)。
14.如权利要求13的方法，其中所述临时衬底(901)不包括任何半导体器件。
15.如权利要求1的方法，其中所述层叠临时结构内的所述第一半导体芯片(100)和处理部分具有彼此等同的横向横截面形状。
16.如权利要求1的方法，其中所述第一焊球(250)阵列由第一焊料材料构成，所述第二焊球(150)阵列由第二焊料材料构成，其中所述第一焊料材料的回流温度低于所述第二焊料材料的回流温度。
17.如权利要求1的方法，进一步包括在所述临时衬底(901)上形成焊料衬垫(992)阵列，其中对于所述第一焊球(250)阵列中的每个第一焊球，与所述焊料衬垫(992)阵列中的焊料衬垫的接触面积小于与所述第一焊料衬垫(192)阵列中的第一焊料衬垫的接触面积。
18.如权利要求1的方法，进一步包括：
在所述第一半导体芯片(100)和所述第二半导体芯片(200)之间形成第一电介质下填充层(152)；以及
在所述第一半导体芯片(100)和所述封装衬底(300)之间形成第二电介质下填充层(252)。
19.如权利要求1的方法，其中所述封装衬底(300)是陶瓷封装衬底或者叠层封装衬底，所述第一半导体芯片(100)是处理器芯片，以及所述第二半导体芯片(200)是静态随机存取存储器SRAM芯片、动态随机存取存储器DRAM芯片或者非易失性存储器芯片。
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