JP2013524486A - 半導体チップの多チップ・アセンブリを形成する方法 - Google Patents

半導体チップの多チップ・アセンブリを形成する方法 Download PDF

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Abstract

【課題】別のチップとの表裏接合を有する薄い介在チップを含む多チップ積層半導体構造を形成する方法を提供する。
【解決手段】第１のはんだボール（２５０）のアレイをリフローすることによって、第１のはんだパッド（１９２）のアレイを有する第１の基板（１０１）の前側に暫定基板（９０１）を接合する。裏側を除去することによって第１の基板（１０１）を薄くし、第１の基板（１０１）の裏側面に第２のはんだパッド（１４２）のアレイを形成する。第１の基板（１０１）および暫定基板（９０１）のアセンブリをダイシングして複数の積層を形成する。その各々は、第１の半導体チップ（１００）およびハンドル部分（９００）のアセンブリを含む。第２のはんだボール（１５０）のアレイを介して、アセンブリに第２の半導体チップ（２００）を接合する。第１のはんだボール（２５０）のアレイをリフローすることによって各アセンブリからハンドル部分（９００）を除去するが、第２のはんだボール（１５０）のアレイはリフローしない。続いて、第１のはんだボール（２５０）のアレイを用いてパッケージング基板（３００）にアセンブリを搭載する。
【選択図】図７

Description

本発明は、一般に、半導体構造を製造する方法に関し、具体的には、別のチップとの表裏接合（ｆａｃｅ−ｔｏ−ｂａｃｋ ｂｏｎｄｉｎｇ）を有する薄い介在チップ（ｉｎｔｅｒｐｏｓｅｒ ｃｈｉｐ）を含む多チップ積層半導体構造を形成する方法に関する。
３次元（３Ｄ）チップ積層技術における最新の開発では、薄い半導体チップを用いることで多数の半導体チップの垂直方向の積層を可能としている。３Ｄチップ積層技術における問題の１つは、半導体チップの製造に用いられる半導体基板の厚さから生じる。通常の半導体処理シーケンスで製造するような典型的な半導体基板は、約５００μｍから約１０００μｍの厚さを有する。半導体基板の厚さ全体に延在するウェハ貫通バイア（ＴＷＶ：ｔｈｒｏｕｇｈ−ｗａｆｅｒ ｖｉａ）の形成には、特別な処理シーケンスおよび高い処理コストが必要である。
１つの代替案は、半導体基板上での半導体デバイスおよび相互接続の形成が完了した後であって、半導体をダイシングして半導体チップまたは「ダイ」とする前に、半導体基板を薄くすることである。半導体基板を３００μｍ未満の厚さまで薄くすることによって、半導体製造シーケンスの間に用いられる半導体基板の全厚よりも低いウェハ貫通バイア（ＴＷＶ）を用いて、多数の半導体チップ間に電気的接続を行うことができる。更に、薄くした半導体基板では、垂直に積層された異なる半導体チップ内に位置する半導体デバイス間における放熱の改善およびデバイス結合の改善等の追加の利点が得られる。
半導体チップを薄くすることは、薄くした半導体チップを処理するための機能によって制限される。これは、厚さが２００ミクロン未満である極めて薄い半導体基板または半導体チップが破損しやすいからである。厚さが１００ミクロン未満の半導体チップでは、壊れやすいために、破壊による著しい歩留まりの損失を生じることなく通常の機械処理機器によって処理することができない。
それにもかかわらず、厚さが１００ミクロン未満の半導体チップは、基板貫通バイア（ＴＳＶ：ｔｈｒｏｕｇｈ−ｓｕｂｓｔｒａｔｅ ｖｉａ）の抵抗および容量の双方を低減することで、著しい性能上の利点を提供する。更に、半導体チップにおけるＴＳＶの長さが縮小すると、ＴＳＶのエレクトロマイグレーション耐性が高まる。ＴＳＶは短い方がエレクトロマイグレーションを生じにくいからである。このため、処理の難しさにもかかわらず、多チップ積層半導体構造において半導体チップを薄くすることは高性能のために有利である。
本発明の一実施形態において、本明細書において介在チップと称する薄い半導体チップおよびパッケージング基板上の別の半導体チップの積層を取り付けるための方法が提供される。この方法では、薄い半導体チップの処理中に著しい歩留まりの損失がなく、介在チップの裏側が他の半導体チップの前側に接合される。
第１の基板は、第１の金属相互接続構造および半導体基板を含み、導電性スタッドのアレイが埋め込まれている。第１の金属相互接続構造の前面上に、はんだパッドの第１のアレイおよび低いリフロー温度を有する第１のはんだボールのアレイを形成する。第１のはんだボールのアレイをリフローすることによって、はんだパッドのアレイを有する暫定基板を第１の基板に接合する。半導体基板の裏側を除去し、基板貫通バイア（ＴＳＶ）のアレイとなる導電性スタッドのアレイを露出させることによって、第１の基板を薄くする。薄くすることの後に半導体基板の裏側面に第２のはんだパッドの第２のアレイを形成する。暫定基板を用いて機械的支持を与えて、第１の基板および暫定基板のアセンブリをダイシングして複数の積層暫定構造を形成し、その各々は第１の半導体チップおよびハンドル部分のアセンブリを含む。第２のはんだパッドの第２のアレイの上に第２のはんだボールのアレイを形成し、第２のはんだボールのアレイを介して積層暫定構造に第２の半導体チップを接合して、第２の半導体チップの前側を第１の半導体チップの裏側に対向させる。第２のはんだボールのアレイは第１のはんだボールのアレイよりも高いリフロー温度を有する。第１のはんだボールのアレイを高温でリフローすることによって各アセンブリからハンドル部分を除去するが、第２のはんだボールのアレイはこの温度ではリフローしない。続いて、第１のはんだボールのアレイを用いてアセンブリをパッケージング基板上に搭載する。
本発明の一実施形態によれば、半導体チップの多チップ・アセンブリを形成する方法が提供される。この方法は、半導体基板上の第１のはんだパッドのアレイに接合する第１のはんだボールのアレイを介して半導体基板を暫定基板に接合することによって、積層基板アセンブリを形成することと、積層基板アセンブリをダイシングして複数の積層暫定構造を形成することであって、複数の積層暫定構造の各々が、半導体基板の部分である第１の半導体チップおよび暫定基板の部分であるハンドル部分を含む、ことと、複数の積層暫定構造間で積層暫定構造に第２の半導体チップを接合することであって、積層暫定構造における第１の半導体チップ上に位置する第２のはんだパッドのアレイおよび第２の半導体チップ上に位置する第３のはんだパッドのアレイに第２のはんだボールのアレイを接合する、ことと、積層暫定構造からハンドル部分を取り外して積層半導体チップ構造を形成することと、積層半導体チップ構造を含む少なくとも１つの積層半導体チップ構造をパッケージング基板に接合することによって半導体チップの多チップ・アセンブリを形成することと、を含む。
本発明の第１の実施形態に従った、第１のはんだパッドの第１のアレイおよび第１のはんだボールのアレイを形成した後の第１の例示的な構造の垂直断面図である。 本発明の第１の実施形態に従った、半導体基板に暫定基板を接合して積層基板アセンブリを形成した後の第１の例示的な構造の垂直断面図である。 本発明の第１の実施形態に従った、半導体基板を薄くして第２のはんだパッドの第２のアレイを形成した後の第１の例示的な構造の垂直断面図である。 本発明の第１の実施形態に従った、積層基板アセンブリをダイシングして複数の積層暫定構造を形成したあとの第１の例示的な構造の垂直断面図である。 本発明の第１の実施形態に従った、積層暫定構造に第２の半導体チップを接合した後の第１の例示的な構造の垂直断面図である。 本発明の第１の実施形態に従った、積層暫定構造のハンドル部分を取り外して積層半導体チップ構造を形成した後、かつ、積層半導体チップ構造をパッケージング基板に取り付けた後の、第１の例示的な構造の垂直断面図である。 本発明の第２の実施形態に従った、複数の積層半導体チップ構造をパッケージング基板に取り付けた後の第２の例示的な構造の垂直断面図である。
上述のように、本発明は半導体構造を製造する方法に関し、具体的には、別のチップとの表裏接合を有する薄い介在チップを含む多チップ積層半導体構造を形成する方法に関する。これについて添付図面を用いてこれより詳細に説明する。本明細書において用いる場合、本発明またはその好適な実施形態の要素を紹介する場合、「１つの（ａ）」、「１つの（ａｎ）」、「その（ｔｈｅ）」、および「ｓａｉｄ（前記）」は、その要素の１つ以上が存在することを意味することが意図される。図面全体を通して、同一の参照番号または記号を用いて同様のまたは同等の要素を示す。本発明の主題を不必要に曖昧にする既知の機能および構成については、明確さのために詳細な説明を省略する。図面は必ずしも一定の縮尺に従って描かれているわけではない。
図１を参照すると、本発明の一実施形態による第１の例示的な構造は半導体基板１０１を含む。半導体基板１０１は、下方から上方に第１の半導体層１１０および第１の金属相互接続層の積層を含む。第１の半導体層１１０は、少なくとも第１の金属相互接続構造層と接触する上部に、半導体材料を含む。半導体材料の例は、限定ではないが、シリコン、ゲルマニウム、シリコン−ゲルマニウム合金、シリコン炭素合金、シリコン−ゲルマニウム−炭素合金、ガリウムヒ素、インジウムヒ素、リン化インジウム、ＩＩＩ−Ｖ族化合物半導体材料、ＩＩ−ＶＩ族化合物半導体材料、有機半導体材料、および他の化合物半導体材料を含む。好ましくは、第１の半導体層１１０の少なくとも上部は単結晶である。すなわち、第１の半導体層１１０の上部内において原子は単結晶格子にエピタキシャル整合している。第１の半導体層１１０は、バルク半導体基板、絶縁体上半導体（ＳＯＩ：ｓｅｍｉｃｏｎｄｕｃｔｏｒ−ｏｎ−ｉｎｓｕｌａｔｏｒ）基板、またはハイブリッド基板とすることができる。例えば、第１の半導体層１１０は単結晶シリコン・バルク基板または単結晶シリコンＳＯＩ基板とすることができる。好ましくは、提供されたような第１の半導体層１１０は充分に厚いので、歩留まりに悪影響を与えることなく機械的処理を可能とする、すなわち機械的処理の間の破損は防止される。一実施形態において、第１の半導体層１１０は５００ミクロンから１０００ミクロンの初期厚を有するが、本明細書ではこれよりも小さい厚さおよび大きい厚さも想定される。第１の半導体層１１０の上部は固有の応力を有する場合がある。
第１の半導体層１１０の上または内部あるいはその両方に、少なくとも１つの第１の半導体デバイス１２０が形成されている。少なくとも１つの第１の半導体デバイス１２０は、電界効果トランジスタ、バイポーラ・トランジスタ、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）・セルまたは埋め込みダイナミック・ランダム・アクセス・メモリ（ｅＤＲＡＭ）・セル等のメモリ・セル、コンデンサ、抵抗、インダクタ、バラクタ、電気ヒューズ、電気光学半導体デバイス、または他のいずれかの半導体デバイスあるいはそれら全てを含むことができる。一実施形態において、少なくとも１つの第１の半導体デバイス１２０は複数のプロセッサ・チップを形成する。
例えば、第１の半導体層１１０の前側すなわち少なくとも１つの半導体デバイス１２０が形成されている側にトレンチのアレイをエッチングすることによって、第１の半導体層１１０内に導電性スタッド１１１のアレイが形成されている。トレンチの深さは、第１の半導体層１１０の厚さ未満とすることができ、または第１の半導体層１１０の厚さと同じとすることができる。好ましくは、トレンチの深さは第１の半導体層１１０の厚さ未満である。例えば、トレンチの深さは３０ミクロンから３００ミクロンとすることができるが、これよりも小さい深さおよび大きい深さも用いることができる。トレンチの断面形状は、多角形、円形、楕円形、またはそれらの要素の組合せとすることができる。トレンチの横方向の寸法、例えば直径は、０．５ミクロンから１０ミクロンとすることができるが、これより小さい寸法および大きい寸法も使用可能である。トレンチの側壁に誘電ライナ（図示せず）を形成し、トレンチ内に導電材料を堆積して、導電性スタッド１１１のアレイを形成する。各導電性スタッド１１１は、ドーピングした半導体材料、金属材料、またはそれらの組み合わせを含むことができる。導電性スタッドのいくつかが少なくとも１つの第１の半導体デバイス１２０のいくつかと接触して、それらの間に導電経路が存在するようにすることができる。
少なくとも１つの半導体デバイス１２０に近接した第１の半導体層１１０の表面上に、第１の金属相互接続構造層が形成されている。少なくとも１つの第１の半導体デバイス１２０は、第１の金属相互接続構造層に接触しない第１の半導体層１１０の表面すなわち第１の半導体層１１０の下面よりも第１の金属相互接続構造層に近い。第１の金属相互接続構造層は、少なくとも１つの第１の誘電材料層１３０およびこれに埋め込まれた少なくとも１つの第１の金属相互接続構造１３２を含む。少なくとも１つの第１の金属相互接続構造１３２は、第１の金属相互接続構造層内の少なくとも１つの導電経路を介して、少なくとも１つの第１の半導体デバイス１２０間に電気的接続を与える。更に、少なくとも１つの第１の金属相互接続構造１３２は、少なくとも１つの第１の誘電層１３０の最も外側の表面上の複数の位置まで複数の導電接続を与える。少なくとも１つの第１の金属相互接続構造１３２のいくつかは、導電性スタッド１１１のいくつかと直接接触することができる。
少なくとも１つの第１の誘電材料層１３０は、誘電率ｋが３．６から３．９までである酸化物ベースの誘電材料、または、誘電率ｋが３．０以下、好ましくは２．８以下、更に好ましくは２．５以下である低ｋ誘電材料を含むことができる。酸化物ベースの誘電材料の例は、限定ではないが、ドーピングしていないシリケート・ガラス（ＵＳＧ）、フルオロシリケート・ガラス（ＦＳＧ）、ホウリン珪酸ガラス（ＢＰＳＧ）、およびリン珪酸ガラス（ＰＳＧ）を含む。低ｋ誘電材料は、スピン・オン低ｋ誘電材料またはＣＶＤ低ｋ誘電材料すなわち化学気相堆積（ＣＶＤ）により堆積された低ｋ誘電材料とすることができる。ＣＶＤ低ｋ誘電材料の組成および堆積方法は、当技術分野では周知である。例えば、ＣＶＤ低ｋ誘電材料は、共有結合３次元ネットワークにＳｉ、Ｃ、Ｏ、およびＨの原子を含む水素添加酸化シリコン炭素材料（ＳｉＣＯＨ）のマトリックスを含有するＳｉＣＯＨ誘電体とすることができる。スピン・オン低ｋ誘電材料およびＣＶＤ低ｋ誘電材料は双方とも多孔性とすることができ、この場合、少なくとも１つの第１の誘電材料層１３０の誘電率が低くなる。少なくとも１つの第１の誘電材料層１３０は、酸化物ベースの従来の誘電材料、スピン・オン低ｋ誘電材料、およびＣＶＤ低ｋ誘電材料の少なくとも２つの積層を含むことができる。
少なくとも１つの第１の金属相互接続構造１３２の各々は、Ａｌ、Ｗ、およびＣｕ等の金属材料を含む。少なくとも１つの金属相互接続構造１３２の各々は、導電金属ラインおよび導電金属バイアのセットを含むことができる。少なくとも１つの第１の誘電材料層１３０内において、導電金属ラインは水平方向の電気的接続を提供し、導電金属バイアは垂直方向の電気的接続を提供する。
続いて、少なくとも１つの第１の誘電材料層１３０の最も外側の表面上の複数の位置に、第１のはんだパッド１９２の第１のアレイが形成されている。これらの複数の位置は、少なくとも１つの第１の金属相互接続構造１３２の露出部分を含む。第１のはんだパッド１９２のアレイは、第１の金属相互接続構造層（１３０、１３２）の外側表面上に直接形成されている。第１のはんだパッド１９２の第１のアレイは、少なくとも１つの金属材料層を堆積しリソグラフィでパターニングすることによって形成することができる。第１のはんだパッド１９２は、方形、矩形、多角形、円形、楕円形、またはそれらの要素の組み合わせを有することができる。各第１のはんだパッド１９２の横方向の寸法は約８０ミクロンから２００ミクロンとすることができる。第１のはんだパッドのアレイのピッチは１００ミクロンから３００ミクロンとすることができるが、これより小さいピッチおよび大きいピッチも用いることができる。
一実施形態においては、少なくとも１つの金属層の上部は、比較的高温でリフローする材料を含む。例えば、少なくとも１つの金属材料層の上部は、重量で約９０％のＰｂおよび１０％のＳｎを含みリフロー温度が約３００℃である高鉛はんだを含むことができる。少なくとも１つの金属材料層をパターニングした後、第１のはんだパッド１９２の各々は、少なくとも１つの金属層と同じ組成を有する材料積層を含む。
別の実施形態においては、少なくとも１つの金属材料層は、濡れ性の外側表面すなわちリフロー時にはんだ材料で濡れることができる表面を含む。例えば、少なくとも１つの金属材料は、濡れ性のＣｕ表面を有するＣｕ層、Ｃｕおよび濡れ性のＮｉ表面を有するＮｉ層の積層、Ｃｕ層、Ｎｉ層、および濡れ性のＡｕ表面を有するＡｕ層の積層、または濡れ性の材料表面を有する他のいずれかの材料積層とすることができる。少なくとも１つの金属材料層をパターニングして第１のはんだパッド１９２を形成すると、第１のはんだパッド１９２の各々の露出表面は、濡れ性の表面すなわちリフロー時にはんだ材料が濡れる表面を含む。少なくとも１つの金属層における濡れ性の材料層の厚さは約２５ｎｍから１００ｎｍとすることができるが、これよりも小さい厚さおよび大きい厚さも使用可能である。
その後、第１のはんだパッド１９２の第１のアレイにおける各第１のはんだパッド１９２の直接上に、第１のはんだボール２５０のアレイを配置する。第１のはんだボール２５０のアレイは、比較的低いリフロー温度を有する第１のはんだ材料で構成されている。例えば、第１のはんだボール２５０のアレイは、１８３℃から２０５℃までの範囲の低いリフロー温度を有する共晶Ｓｎ／Ｐｂはんだ材料で構成することができる。各第１のはんだボール２５０は、実質的に球形とすることができ、６０ミクロンから１５０ミクロンまでの直径を有することができるが、これよりも小さい直径および大きい直径も使用可能である。
図２を参照すると、半導体材料、誘電材料、導電材料、またはそれらのいずれかの組み合わせを含むことができる暫定基板（ｔｅｍｐｏｒａｒｙ ｓｕｂｓｔｒａｔｅ）９０１が設けられている。暫定基板９０１の水平方向の範囲は、好ましくは半導体基板１０１の水平方向の範囲と同一である。例えば、半導体基板１０１が３００ｍｍの直径を有する円形の基板である場合、暫定基板は少なくとも３００ｍｍの直径を有する円形の基板とすることができる。暫定基板９０１は、処理中に充分な機械的強度を与えるのに充分な剛性を有する。典型的に、暫定基板９０１の厚さは少なくとも５００ミクロンであり、好ましくは８００ミクロン以上である。好ましくは、暫定基板９０１は、以降のダイシング・ステップ中に容易に切断することができる材料を含む。暫定基板９０１は、第１の例示的な構造の最終構造に含まれない使い捨ての構造である。このため、暫定基板９０１は典型的に半導体デバイスを含まない。例えば、暫定基板９０１は半導体デバイスを含まないシリコン基板とすることができる。
暫定基板９０１上にはんだパッド９９２のアレイが形成されている。一実施形態において、はんだパッド９９２の外側表面は比較的低温でリフローする材料を含む。例えば、はんだパッド９９２の外側表面は、１８３℃から２０５℃までの範囲のリフロー温度を有する共晶はんだ材料を含むことができる。
別の実施形態では、暫定基板９０１上の各はんだパッド９９２の面積は第１のはんだパッド１９２の面積よりも小さい。例えば、各はんだパッド９９２の横方向の寸法は１０ミクロンから６０ミクロンとすることができるが、これよりも小さい面積および大きい面積も使用可能である。この場合、はんだパッド９９２の外側表面は、濡れ性の表面すなわちはんだ材料によって濡れることができる表面である。少なくとも１つの金属層における濡れ性の材料層の厚さは約２５ｎｍから１００ｎｍとすることができるが、これよりも小さい厚さおよび大きい厚さも使用可能である。
暫定基板９０１を半導体基板１０１に接合して、第１のはんだボール２５０のアレイを介した積層基板アセンブリを形成する。この接合は、第１のはんだボール２５０のアレイと第１のはんだパッド１９２の第１のアレイとの間で接合を実現するために充分に高い温度で第１のはんだボール２５０のアレイのはんだ材料をリフローすることによって行われる。第１のはんだボール２５０のアレイとはんだパッド９９２のアレイとの間の接合は、１８３℃から２０５℃の範囲のリフロー温度で実行することができる。
一実施形態においては、第１のはんだボール２５０のアレイにおける各第１のはんだボール２５０について、はんだパッド９９２との接触面積は、第１のはんだパッド１９２との対応する接触面積よりも小さい。典型的に、第１のはんだボール２５０とはんだパッド９９２との界面におけるはんだ材料がリフローする温度またはその温度未満のいずれかの温度において、第１のはんだボール２５０のアレイは、暫定基板９０１よりも半導体基板１０１に対して強い接合を提供する。
図３を参照すると、例えば、研磨、研削、エッチング、またはそれらのいずれかの組み合わせによって第１の半導体層１１０を薄くすることによって、第１の半導体基板１０１の裏側が除去されている。第１の半導体層１１０を薄くすることは、暫定基板９０１が半導体基板１０１に接合されている間に行うので、薄くするために用いた処理ステップ中に暫定基板９０１が機械的支持を与える。場合によっては、暫定基板９０１が与える機械的支持は、最適な処理結果を与えるために不可欠である場合がある。一実施形態では、暫定基板９０１が与える機械的支持によって、著しい歩留まりの損失なしに、暫定基板９０１が存在しない場合には不可能である厚さまで半導体基板１０１を薄くすることができる。例えば、暫定基板９０１をハンドル基板として用いることで、半導体基板１０１は研磨によって２０ミクロンと８０ミクロンとの間の厚さまで薄くすることができる。
好ましくは、第１の半導体層１１０を薄くすることは、少なくとも導電性スタッド１１１のアレイの下面が第１の半導体層１１０の下側すなわち薄くした表面において露出するまで行う。この場合、導電性スタッド１１１のアレイにおける各導電性スタッド１１１は、少なくとも第１の半導体層１１０と第１の金属相互接続構造層（１３０、１３２）との間の界面から第１の半導体層１１０の露出した下面まで延在する。導電性スタッド１１１のアレイは、少なくとも界面から第１の半導体層１１０の露出表面まで延在する基板貫通バイア（ＴＳＶ）１１２のアレイを構成する。薄くした後の第１の半導体層１１０の厚さは、ＴＳＶの垂直方向の長さに応じて異なり、３０から３００ミクロンまでとすることができるが、これよりも小さい厚さおよび大きい厚さも使用可能である。
第１の半導体層１１０の下面の直接上に、第２のはんだパッド１４２の第２のアレイが形成されている。第２のはんだパッド１４２の第２のアレイは、第１の半導体層１１０の裏側に少なくとも１つの金属材料層を堆積しリソグラフィでパターニングすることによって形成することができる。第２のはんだパッド１４２は、方形、矩形、多角形、円形、楕円形、またはそれらの要素のいずれかの組み合わせを有することができる。各第２のはんだパッド１４２の横方向の寸法は、約４０ミクロンから２００ミクロンとすることができる。第２のはんだパッド１４２の第２のアレイのピッチは、５０ミクロンから３００ミクロンとすることができるが、これよりも小さいピッチおよび大きいピッチも使用可能である。一実施形態において、第２のはんだパッド１４２のアレイのピッチは、第１のはんだパッド１９２のアレイのピッチの分数とすることができる。換言すると、第１のはんだパッド１９２のアレイのピッチを第２のはんだパッド１４２のアレイのピッチの倍数として、第１のはんだパッド１９２よりも多くの第２のはんだパッド１４２を設けるようにする。
第１の半導体層１１０の下側に第２のはんだパッド１４２の第２のアレイが形成されているので、第２のはんだパッド１４２の第２のアレイは第１の金属相互接続構造層（１３０、１３２）に接触しない。第２のはんだパッド１４２の第２のアレイは、ＴＳＶ１１２のアレイに直接接触する。第２のはんだパッド１４２の第２のアレイは、Ｃｕ、Ｎｉ、またはＡｕ、またははんだ材料によって接合することができる別の材料の露出表面を有する金属バンプ構造である。
図４を参照すると、半導体基板１０１および暫定基板９０１を含む積層基板アセンブリをダイシングして複数の積層暫定構造が形成されている。積層暫定構造の各々は、半導体基板１０１の部分である第１の半導体チップ１００と、暫定基板９０１の部分であるハンドル部分９００と、を含む。各第１の半導体チップ１００は、第１のはんだボール２５０のアレイによってハンドル部分９００に接合されている。
暫定基板９０１は、ダイシング・プロセス中に積層基板アセンブリに対して機械的支持を与える。ダイシングの箇所は典型的に第１の半導体チップの各々の縁部に対応し、これらはダイシングの前に一括して半導体基板１０１に埋め込まれている。ダイシングの間に垂直方向に積層基板アセンブリを切断するので、同一の積層暫定構造内の第１の半導体チップ１００およびハンドル部分９００は、垂直方向で見ると同一の形状および大きさを有する。換言すると、積層暫定構造内の第１の半導体チップ１００およびハンドル部分９００は、相互に一致する水平方向の断面形状を有する。典型的に、積層暫定構造の断面形状は矩形または方形である。一実施形態では、第１の半導体チップ１００はプロセッサ・チップである。
図５を参照すると、第２の半導体層２１０および第２の金属相互接続構造層の積層を含む第２の半導体チップ２００が提供されている。第２の半導体層２１０は、半導体基板１０１における第１の半導体層１１０の上部のために使用可能ないずれかの半導体材料を含むことができる。第２の半導体層２１０は、バルク半導体基板、絶縁体上半導体（ＳＯＩ）基板、またはハイブリッド基板とすることができる。例えば、第２の半導体層２１０は、単結晶シリコン・バルク基板または単結晶シリコンＳＯＩ基板とすることができる。好ましくは、提供されたような第２の半導体層２１０は充分に厚いので、歩留まりに悪影響を与えることなく機械的処理を可能とする。一実施形態において、第２の半導体層２１０の厚さは５００ミクロンから１０００であるが、本明細書ではこれよりも小さい厚さおよび大きい厚さも想定される。
第２の半導体層２１０の上または内部あるいはその両方に、少なくとも１つの第２の半導体デバイス２２０が形成されている。少なくとも１つの第２の半導体デバイス２２０は、電界効果トランジスタ、バイポーラ・トランジスタ、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）・セルまたは埋め込みダイナミック・ランダム・アクセス・メモリ（ｅＤＲＡＭ）・セル等のメモリ・セル、コンデンサ、抵抗、インダクタ、バラクタ、電気ヒューズ、電気光学半導体デバイス、または他のいずれかの半導体デバイスあるいはそれら全てを含むことができる。一実施形態において、少なくとも１つの第２の半導体デバイス２２０は、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）・チップ、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）・チップ、または不揮発性メモリ・チップを形成する。任意に、第２の半導体層２１０内に導電性スタッドの別のアレイ（図示せず）を提供して、第２の半導体チップ２００上に追加の半導体チップの接合を可能とすることができる。
少なくとも１つの第２の半導体デバイス２２０に近接した第２の半導体層２１０の表面上に、第２の金属相互接続構造層が形成されている。少なくとも１つの第２の半導体デバイス２２０は、第２の金属相互接続構造層に接触しない第２の半導体層２１０の表面よりも第２の金属相互接続構造層に近い。第２の金属相互接続構造層は、少なくとも１つの第２の誘電材料層２３０およびこれに埋め込まれた少なくとも１つの第２の金属相互接続構造２３２を含む。少なくとも１つの第２の金属相互接続構造２３２は、第２の金属相互接続構造層内の少なくとも１つの導電経路を介して、少なくとも１つの第２の半導体デバイス２２０間に電気的接続を与える。更に、少なくとも２つの第１の金属相互接続構造２３２は、少なくとも１つの第２の誘電層２３０の最も外側の表面上の複数の位置まで複数の導電接続を与える。
少なくとも１つの第２の誘電材料層２３０は、半導体基板１０１における少なくとも１つの第１の誘電材料層１３０のために使用可能ないずれかの誘電材料を含むことができる。少なくとも１つの第２の金属相互接続構造２３２の各々は、Ａｌ、Ｗ、およびＣｕ等の金属材料を含む。少なくとも１つの金属相互接続構造２３２の各々は、導電金属ラインおよび導電金属バイアのセットを含むことができる。少なくとも１つの第２の誘電材料層２３０内において、導電金属ラインは水平方向の電気的接続を提供し、導電金属バイアは垂直方向の電気的接続を提供する。
続いて、少なくとも１つの第２の誘電材料層２３０の最も外側の表面上の複数の位置に、第３のはんだパッド２４２の第３のアレイが形成されている。複数の位置は、少なくとも１つの第２の金属相互接続構造２３２の露出部分を含む。第３のはんだパッド２４２の第３のアレイは、第２の金属相互接続構造層（２３０、２３２）の外側表面上に直接形成されている。第３のはんだパッド２４２の第３のアレイは、少なくとも１つの金属材料層を堆積しリソグラフィでパターニングすることによって形成することができる。各第３のはんだパッド２４２の横方向の寸法は、約４０ミクロンから２００ミクロンとすることができる。第３のはんだパッド２４２のアレイのピッチは、５０ミクロンから３００ミクロンとすることができるが、これより小さいピッチおよび大きいピッチも用いることができる。第３のはんだパッド２４２のアレイのピッチは、第２のはんだパッド１４２の第２のアレイのピッチと一致する。
一実施形態においては、第３のはんだパッド２４２の第３のアレイの露出表面は、リフローする材料を含まない。別の実施形態では、第３のはんだパッド２４２の第３のアレイの露出表面は、中程度の範囲のリフロー温度、すなわち２２５℃から２６０℃までのリフロー温度でリフローする材料を含む。
第２の半導体チップ２００は、第２のはんだボール１５０のアレイを介して積層暫定構造に接合する。この接合を実行するため、第２のはんだパッド１４２と第３のはんだパッド２４２との間に第２のはんだボール１５０が配置されている。第２のはんだボール１５０のアレイは、第１のはんだ材料よりも高いリフロー温度を有する第２のはんだ材料で構成されている。例えば、第２のはんだボール１５０のアレイは、２２５℃から２６０℃までのリフロー温度を有する高鉛含有Ｓｎ／Ｐｂはんだ材料で構成することができる。各第２のはんだボール１５０は実質的に球形とすることができ、３０ミクロンから１００ミクロンまでの直径を有することができるが、これよりも小さい直径および大きい直径も使用可能である。第２のはんだボール１５０のアレイは、積層暫定構造における第１の半導体チップ１００上に位置する第２のはんだパッド１４２の第２のアレイおよび第２の半導体チップ２００上に位置する第３のはんだパッド２４２の第３のアレイに接合されている。
図６を参照すると、積層暫定構造からハンドル部分９００が取り外されて積層半導体チップ構造４００が形成されている。積層半導体チップは、上方から下方へ、第２の半導体チップ２００、第３のはんだパッド２４２の第３のアレイ、第２のはんだボール１５０のアレイ、第２のはんだパッド１４２の第２のアレイ、第１の半導体チップ１００、第１のはんだパッド１９２の第１のアレイの部分、および第１のはんだボール２５０のアレイの部分を含む。
ハンドル部分９００の取り外しは、例えば、第１のはんだボール２５０のアレイを第１のはんだパッド１９２の第１のアレイに取り付けたままの状態で、第１のはんだボール２５０のアレイを部分的にリフローし、第１のはんだボール２５０のアレイからはんだパッド９９２のアレイを物理的に取り外すのに充分なせん断力を加えることによって実行可能である。第１のはんだボール２５０のアレイの部分的なリフローは、例えば第１のはんだボール２５０における第１のはんだ材料のリフロー温度またはこれよりわずかに低い温度まで第１のはんだボール２５０のアレイの温度を上昇させることによって実行可能である。例えば、第１のはんだ材料に共晶Ｓｎ／Ｐｂを用いている場合、部分的リフローの温度は１８３℃から２０５℃の範囲とすることができる。
本発明は、半導体基板１１０とハンドル部分９００との間に接合強度の差を与えて、半導体基板１１０がハンドル部分９００よりも第１のはんだボール２５０の第１のアレイに対して強く接合されるようにするいずれかのスキームを用いて実施可能である。例えば、第１のはんだボール２５０とはんだパッド９９２との間の界面におけるはんだ材料がリフローする温度では、第１のはんだボール２５０のアレイと第１のはんだパッド１９２の第１のアレイとの間の接合強度は、第１のはんだボール２５０のアレイとはんだパッド９９２のアレイとの間の接合強度よりも大きい。接合強度の差を与えることは、第１のはんだパッド１９２の第１のアレイの表面上およびはんだパッド９９２のアレイの表面上における異なるリフロー温度を有する異なる濡れ性の材料によって、第１のはんだパッド１９２およびはんだパッド９９２の異なるサイズによって、またはこれら２つの要因の組み合わせによって実現可能である。
セラミック・パッケージング基板またはラミネート・パッケージング基板とすることができるパッケージング基板を提供する。パッケージング基板３００の一方側に、パッケージ側接合パッド２９２のアレイが形成されている。次いで、図１の半導体基板１０１上に位置する第１のはんだボール２５０のアレイのサブセットである、第１の半導体チップ１００上に位置する第１のはんだボール２５０のアレイを介して、パッケージング基板３００に積層半導体チップ構造４００を接合する。パッケージング基板３００に対する積層半導体チップ構造４００の接合は、第１のはんだボール２５０の温度を第１のはんだ材料のリフロー温度まで上昇させることによって実行可能である。
続いて、第１の誘電アンダーフィル層１５２を形成して、第１の半導体チップ１００と第２の半導体チップ２００との間の空間を充填する。第２の誘電アンダーフィル層２５２を形成して、第１の半導体チップ１００とパッケージング基板３００との間の空間を充填する。第１の誘電アンダーフィル層１５２および第２の誘電アンダーフィル層２５２は、第１の半導体チップ１００および第２の半導体チップ２００を密閉して、水分または汚染あるいはその両方の侵入からの保護を与える。第１の半導体チップ１００、第２の半導体チップ２００、およびパッケージング基板３００を含む第１の例示的な構造は、半導体チップの多チップ・アセンブリである。
図７を参照すると、パッケージング基板３００に複数の積層半導体チップ４００を取り付けることによって本発明の第２の実施形態による第２の例示的な構造が形成されている。各積層半導体チップ構造４００は、上方から下方に、第２の半導体チップ２００、第３のはんだパッド２４２の第３のアレイ、第２のはんだボール１５０のアレイ、第２のはんだパッド１４２の第２のアレイ、第１の半導体チップ１００、第１のはんだパッド１９２のアレイの部分、第１のはんだボール２５０のアレイの部分を含む。
本発明について、その好適な実施形態を参照して具体的に図示し説明したが、本発明の精神および範囲から逸脱することなく形態および詳細において前述およびその他の変更を実施可能であることは、当業者には理解されよう。従って、本発明は説明し図示した厳密な形態および詳細に限定されるのではなく、添付の特許請求の範囲の範囲内に該当するものであることが意図される。

Claims (20)

  1. 半導体チップの多チップ・アセンブリを形成する方法であって、
    半導体基板（１０１）上の第１のはんだパッド（１９２）のアレイに接合する第１のはんだボール（２５０）のアレイを介して、前記半導体基板（１０１）を暫定基板（９０１）に接合することによって、積層基板アセンブリを形成することと、
    前記積層基板アセンブリをダイシングして複数の積層暫定構造を形成することであって、前記複数の積層暫定構造の各々が、前記半導体基板（１０１）の部分である第１の半導体チップ（１００）および前記暫定基板（９０１）の部分であるハンドル部分（９００）を含む、ことと、
    前記複数の積層暫定構造間で積層暫定構造に第２の半導体チップ（２００）を接合することであって、前記積層暫定構造における前記第１の半導体チップ（１００）上に位置する第２のはんだパッド（１４２）のアレイおよび前記第２の半導体チップ（２００）上に位置する第３のはんだパッド（２４２）のアレイに第２のはんだボール（１５０）のアレイを接合する、ことと、
    前記積層暫定構造から前記ハンドル部分（９００）を取り外して積層半導体チップ構造（４００）を形成することと、
    前記積層半導体チップ構造（４００）を含む少なくとも１つの積層半導体チップ構造をパッケージング基板（３００）に接合することによって半導体チップの多チップ・アセンブリを形成することと、
    を含む、方法。
  2. 前記積層半導体チップ構造（４００）が、上方から下方に、前記第２の半導体チップ（２００）、前記第３のはんだパッド（２４２）のアレイ、前記第２のはんだボール（１５０）のアレイ、前記第２のはんだパッド（１４２）のアレイ、第１の半導体チップ（１００）、前記第１のはんだパッド（１９２）のアレイの部分、および前記第１のはんだボール（２５０）のアレイの部分を含む、請求項１に記載の方法。
  3. 前記積層半導体チップ構造（４００）が、前記第１のはんだボール（２５０）の前記アレイの部分を介して前記パッケージング基板（３００）に接合される、請求項１に記載の方法。
  4. 前記パッケージング基板（３００）の表面上にパッケージ側接合パッド（２９２）のアレイを形成することを更に含み、前記積層半導体チップ構造（４００）が、前記パッケージ側接合パッド（２９２）のアレイおよび前記積層半導体チップ構造（４００）における前記第１の半導体チップ（１００）上の前記第１のはんだパッド（１９２）のアレイの部分に接合する前記第１のはんだボール（２５０）のアレイの部分を介して、前記パッケージング基板（３００）に接合される、請求項３に記載の方法。
  5. 前記パッケージング基板（３００）に別の積層半導体チップ構造を接合することを更に含み、前記積層半導体チップ構造（４００）が、上方から下方に、前記第２の半導体チップ（２００）、前記第３のはんだパッド（２４２）のアレイ、前記第２のはんだボール（１５０）のアレイ、前記第２のはんだパッド（１４２）のアレイ、前記第１の半導体チップ（１００）、前記第１のはんだパッド（１９２）のアレイの部分、および前記第１のはんだボール（２５０）のアレイの部分を含み、前記別の積層半導体チップ構造が、上方から下方に、別の第２の半導体チップ、別の第３のはんだパッドのアレイ、別の第２のはんだボールのアレイ、別の第２のはんだパッドのアレイ、別の第１の半導体チップ、前記第１のはんだパッドのアレイの別の部分、および前記第１のはんだボールのアレイの別の部分を含む、請求項３に記載の方法。
  6. 前記半導体基板（１０１）が金属相互接続構造層および半導体層（１１０）の積層を含み、前記第１のはんだパッド（１９２）のアレイが前記金属相互接続構造層の外面上に直接形成されている、請求項１に記載の方法。
  7. 前記暫定基板（９０１）が前記半導体基板（１０１）に接合されている間であって前記ダイシングの前に前記半導体基板（１０１）を薄くすることを更に含む、請求項１に記載の方法。
  8. 前記第２のはんだパッド（１４２）のアレイが、前記薄くすることの後であって前記ダイシングの前に、薄くした半導体層の表面上に形成される、請求項７に記載の方法。
  9. 前記暫定基板（９０１）に対する前記半導体基板（１０１）の前記接合の前に、前記半導体基板（１０１）の半導体層において導電性スタッド（１１１）のアレイを形成することを更に含み、前記導電性スタッド（１１１）の前記アレイが、少なくとも前記半導体層（１１０）と金属相互接続構造層との間の界面から前記半導体層（１１０）内のある深さまで延在する、請求項１に記載の方法。
  10. 前記暫定基板（９０１）が前記半導体基板（１０１）に接合されている間であって前記ダイシングの前に前記半導体基板（１０１）を薄くすることを更に含み、前記導電性スタッド（１１１）の前記アレイが、前記薄くすることの後に少なくとも前記界面から前記半導体層（１１０）の露出面まで延在する基板貫通バイア（ＴＳＶ）（１１２）のアレイを構成する、請求項９に記載の方法。
  11. 前記第２のはんだパッド（１４２）の前記アレイが、前記薄くすることの後に前記半導体層（１１０）の前記露出面上に直接形成される、請求項１０に記載の方法。
  12. 前記半導体基板（１０１）が第１の半導体層（１１０）および第１の金属相互接続構造層の積層を含み、前記第２の半導体チップ（２００）が第２の半導体層（２１０）および第２の金属相互接続層の積層を含み、前記第１のはんだパッド（１９２）の前記アレイが前記第１の金属相互接続構造層の上に直接形成され、前記第３のはんだパッド（２４２）の前記アレイが前記第２の金属相互接続構造層の上に直接形成される、請求項１に記載の方法。
  13. 前記第２のはんだパッド（１４２）の前記アレイが、前記第１の半導体層（１１０）の表面上に直接形成され、前記第１の金属相互接続構造層に接触しない、請求項１２に記載の方法。
  14. 前記第１の半導体層（１１０）が少なくとも１つの第１の半導体デバイス（１２０）を含み、前記第２の半導体層（２１０）が少なくとも１つの第２の半導体デバイス（２２０）を含む、請求項１２に記載の方法。
  15. 前記暫定基板（９０１）が半導体デバイスを含まない、請求項１４に記載の方法。
  16. 前記積層暫定構造内の前記第１の半導体チップ（１００）およびハンドル部分が、相互に一致する水平方向の断面形状を有する、請求項１に記載の方法。
  17. 前記第１のはんだボール（２５０）の前記アレイが第１のはんだ材料から成り、前記第２のはんだボール（１５０）の前記アレイが第２のはんだ材料から成り、前記第１のはんだ材料が前記第２のはんだ材料よりもリフロー温度が低い、請求項１に記載の方法。
  18. 前記暫定基板（９０１）上にはんだパッド（９９２）のアレイを形成することを更に含み、前記第１のはんだボール（２５０）のアレイにおける各第１のはんだボールについて、前記はんだパッド（９９２）のアレイのはんだパッドとの接触面積が、前記第１のはんだパッド（１９２）のアレイの第１のはんだパッドとの接触面積よりも小さい、請求項１に記載の方法。
  19. 前記第１の半導体チップ（１００）と前記第２の半導体チップ（２００）との間に第１の誘電アンダーフィル層（１５２）を形成することと、
    前記第１の半導体チップ（１００）と前記パッケージング基板（３００）との間に第２の誘電アンダーフィル層（２５２）を形成することと、
    を更に含む、請求項１に記載の方法。
  20. 前記パッケージング基板（３００）がセラミック・パッケージング基板またはラミネート・パッケージング基板であり、前記第１の半導体チップ（１００）がプロセッサ・チップであり、前記第２の半導体チップ（２００）がスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）・チップ、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）・チップ、または不揮発性メモリ・チップである、請求項１に記載の方法。
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