JP2012518282A5

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Publication number: JP2012518282A5
Application number: JP2011550323A
Authority: JP
Filing date: 2010-02-17
Publication date: 2013-04-04
Anticipated expiration: 2030-02-17

Claims

不動態化層（５５）を有する半導体チップ（１５）を提供することと、
中央部分（６５）及び前記中央部分から空間的に分離される第１のフレーム部分（７０）を伴うポリマ層（６０）を前記不動態化層（５５）上に形成して、前記不動態化層（５５）にまで延びてはいるが前記不動態化層（５５）を貫通してはいない第１のチャネル（８０）を画定することとを備えた製造の方法。
複数の半田構造（９０）を前記中央部分（６５）に結合することを備えた請求項１の方法。
長方形設置面を伴う前記第１のフレーム部分（７０）を形成することを備えた請求項１の方法。
蛇行設置面を伴う前記第１のチャネル（８０’）を画定する前記第１のフレーム部分（７０）を形成することを備えた請求項１の方法。
前記半導体チップ（１５”）の前記不動態化層（５５）から外側に向く前記第１のフレーム部分（７５”）の表面内に溝（２５０ａ）を形成することを備えた請求項１の方法。
前記溝（２５０ａ）は前記第１のフレーム部分（７５”）の周囲にわたって延在する請求項５の方法。
前記第１のフレーム部分（７０）からから空間的に分離される第２のフレーム部分（７５）を伴う前記ポリマ層（６０）を形成して第２のチャネル（８５）を画定することを備えた請求項１の方法。
中央部分（６５）及び前記中央部分から空間的に分離される第１のフレーム部分（７０）を有するポリマ層（６０）を半導体チップ（１５）の不動態化層（５５）上に形成して、前記不動態化層（５５）にまで延びてはいるが前記不動態化層（５５）を貫通してはいない第１のチャネル（８０）を画定することと、
前記不動態化層（５５）が基板（２０）に対向するが接合部領域を残して前記基板（２０）からは分離されている状態で前記半導体チップ（１５）を前記基板（２０）に結合することと、
前記接合部領域内に下層充填（３０）を配置することとを備えた製造の方法であって、
前記下層充填の一部分が前記チャネル（８０）内に侵入して前記ポリマ層（６０）と前記下層充填（３０）の間の機械的な結合を確立する製造の方法。
前記半導体チップ（１５）と前記基板（２０）の間に複数の相互接続（１０５，１１０）を形成することを備えた請求項８の方法。
前記相互接続は半田接合を備えている請求項９の方法。
長方形設置面を伴う前記第１のフレーム部分（７０）を形成することを備えた請求項８の方法。
前記第１のフレーム部分を形成して長方形の設置面を伴う前記第１のチャネル（８０）を画定することを備えた請求項１１の方法。
前記第１のフレーム部分を形成して蛇行設置面を伴う前記第１のチャネル（８０’）を画定することを備えた請求項８の方法。
前記半導体チップ（１５”）の前記不動態化層（５５）から外側に向く前記第１のフレーム部分（７５”）の表面内に溝（２５０ａ）を形成することを備えた請求項８の方法。
前記溝（２５０ａ）は前記第１のフレーム部分の周囲にわたって延在する請求項１４の方法。
前記第１のフレーム部分からから空間的に分離される第２のフレーム部分を伴う前記ポリマ層を形成して第２のチャネルを画定することを備えた請求項８の方法。
不動態化層（５５）を有する半導体チップ（１５）と、前記不動態化層（５５）上のポリマ層（６０）とを備えた装置であって、
前記ポリマ層（６０）は前記不動態化層（５５）にまで延びてはいるが前記不動態化層（５５）を貫通してはいない第１のチャネル（８０）を画定するために中央部分（６５）と前記中央部分（６５）から空間的に分離される第１のフレーム部分（７０）とを有している装置。
前記中央部分に結合される複数の半田構造（１１５）を備えた請求項１７の装置。
前記第１のフレーム部分（７０）は長方形の設置面を備えている請求項１７の装置。
前記第１のチャネル（８０）は長方形の設置面を備えている請求項１９の装置。
前記第１のチャネル（８０’）は蛇行設置面を備えている請求項１７の装置。