JP5576885B2 - 補強層を伴う半導体チップ - Google Patents

Description

この発明は、一般的に半導体処理に関し、更に特定的には半導体チップクラックストップ(crack stops)及びそれを作製する方法に関する。

クラックは従来の半導体チップの精巧な回路構造に大損害をもたらし得る。そのようなクラックは多数の起点(sources)に起因し得る。１つのありふれた起点は単一チップ化(singulation)に際して与えられる応力である。従来の半導体チップは、通常、単一の半導体ウエハの一部分として一斉に大量に製造される。個々のダイス(dice)を形成する処理工程の終盤では、所謂ダイシング又はソーイング動作がウエハに実行されて個々のダイスが切り出される。その後、ダイスはパッキングされるであろうし、あるいはプリント回路基板の１つの形態又は他の形態に直接的に実装されるかもしれない。従来の半導体ダイスは、通常、ウエハから長方形形状として切り出される。当然、従来の半導体ダイ(die)は４辺と４隅を有する。ダイシング動作は、一種の丸鋸又は場合によってはレーザで実行される機械的な切断作業である。ダイシングソーは細心の注意で作製され、そして類似の石工丸鋸よりも正確に動作させられる。これらの精緻さにもかかわらず、ダイシングソーは、個々のダイスが切断されるときにこれらに著しい応力を与える。切断作業の間におけるこれらの応力及び衝撃荷重は、特にダイの隅でダイス内に微視的破壊を引き起こす可能性がある。切断されたダイスが一旦パッケージ基板又はある種の若しくは別のプリント回路基板に実装されると、切断に際して導入されたクラックは、ダイに与えられるであろう熱ストレス及び他の機械的なストレスに起因して、ダイスの中央へと更に伝播するかもしれない。また、特に隅の近くではそれらのジオメトリ(geometries)を理由として所謂応力集中部(stress risers)を生成しており、新たなクラックが生じることがある。

ダイの隅からのクラックの伝播に対処するための従来の技術は、クラックストップ(crack stop)の使用を伴う。従来のクラックストップは、半導体ダイのエッジ内及びその近くに形成されるフレーム状構造からなる。上方から見ると、クラックストップは絵画用額縁のように見える。従来のクラックストップは従来のダイのエッジまでは外に向かって拡がっていない。このジオメトリにより、ダイの隅からのクラックの伝播は、ダイクラックストップに遭遇するまでに顕著な長さに到達する。クラックが従来のクラックストップに遭遇する前に一定の臨界的長さに到達すると、クラックは事実上制御が及ばないものになり得る。クラックは、従来のクラックストップを圧倒して半導体ダイの能動部分に侵入し、そしてその内部に配置される精巧な回路構造に損害を与える可能性がある。

潜在的に損傷の起因となるクラックの別の起点は、バンプ下のポリイミド層と下層充填(underfill)材質層の間の界面(interface)での脆弱性である。制御されたコラプス処理(collapse processing)によってパッケージ基板に実装される典型的な半導体チップにおいては、半田接合のアレイがチップを下層の基板へ電気的に接続する。この実装によって、垂直方向の一方の側はパッケージ基板により境界付けられ且つ他方の側はポリイミド層によって境界付けられる接合部領域(interface region)が確立される。従来のポリイミド層は、半導体チップの正面サイドを覆う連続的なシートである。中立点は、通常必ずしもチップの中央に位置するわけではないが、実質的にゼロ熱歪の区域を代表する。この区域内又はその近くの半田接合は小さい歪を被る。しかし、中立点から外側に向かって進むにつれ、ダイ及び下層の基板は、温度、熱膨張係数（ＣＴＥ）及び中立点からの距離に依存する熱歪を呈するようになる。基板は、通常、チップのＣＴＥより６倍乃至７倍大きいＣＴＥを有している。ＣＴＥ差の問題に対処するために、半導体チップのポリイミド層とパッケージ基板の間に下層充填材質が堆積させられ、そして硬化プロセスによって硬化させられる。

クラック伝播は、ポリイミドから下層充填への界面の近傍で又は近傍内で開始し、そして増大する。クラックが長さ方向で増大するのに従って、その駆動力は増大する。一旦クラックが臨界的な駆動力、又は所謂「臨界エネルギ解放率」を得たならば、クラックは、能動バンプを貫通し且つパッケージングされたデバイスを恒久的に損傷させるのに十分なエネルギを得ることになる。

ポリイミドから下層充填への界面クラックを補償するための従来の技術は、ポリイミドシート表面を粗面化することを伴う。界面強度の増加は界面面積の増大に直接的に比例する。しかし、粗面化したとしても、面積の増大は非常に小さいであろう。

本発明は、前述の１つ以上の不都合の影響を克服し又は低減することに向けられている。

本発明の１つの側面によると、サイドを有する半導体チップを提供することとサイド上にポリマ層を形成することとを含む製造の方法が提供される。ポリマ層は、第１のチャネルを画定するために中央部分及び中央部分から空間的に分離される第１のフレーム部分を有する。

本発明の別の側面によると、サイドを有する半導体チップを提供することとサイド上にポリマ層を形成することとを含む製造の方法が提供される。ポリマ層は、第１のチャネルを画定するために中央部分及び中央部分から空間的に分離される第１のフレーム部分を有する。半導体チップは、サイドが基板に対向するが接合部領域を残して基板からは分離されている状態で基板に結合される。下層充填が接合部領域内に配置される。下層充填の一部分がチャネル内に侵入してポリマ層と下層充填の間の機械的な結合を確立する。

本発明の別の側面によると、サイドを有する半導体チップとサイド上のポリマ層とを含む装置が提供される。ポリマ層は第１のチャネルを画定するために中央部分と中央部分から空間的に分離される第１のフレーム部分とを有している。

本発明の前述の及び他の利点は、以下の詳細な説明を読みそして図面を参照することで明らかになるであろう。

図１はパッケージ基板上に実装された半導体チップを含む半導体チップパッケージの例示的な実施形態の部分分解斜視図である。

図２は図１の半導体チップパッケージを上から見た図である。

図３はひっくり返されてその正面サイド上のクラックストップポリマ層を見せている例示的な半導体チップの斜視図である。

図４は図２における４−４断面での断面図である。

図５は代替的な例示的クラックストップポリマ層を示す半導体チップの代替的な例示的実施形態を上から見た図である。

図６は別の代替的な例示的クラックストップポリマ層を示す半導体チップの別の例示的実施形態を上から見た図である。

図７は図６の選択された一部分を拡大して上から見た図である。

図８は図７における８−８断面での断面図である。

図９はポリマクラックストップ層を製造するための例示的なステップを図８と同様に示す断面図である。

図１０はポリマクラックストップ層を製造するための例示的なステップを図９と同様に示す断面図である。

図１１はポリマクラックストップ層を製造するための例示的なステップを図１０と同様に示す断面図である。

図１２はポリマクラックストップ層を製造するための例示的なステップを図１１と同様に示す断面図である。

図１３はポリマクラックストップ層を製造するための例示的なステップを図１２と同様に示す断面図である。

図１４はポリマクラックストップ層への下層充填の例示的な関与を示す断面図である。

クラック抵抗性のポリマ層を伴う半導体チップの種々の実施形態がここに説明される。１つの例は、その上にポリマ層が適用されるサイドを伴う半導体チップを含む。ポリマ層は、第１のチャネルを画定するために、中央部分と中央部分から空間的に分離される第１のフレーム部分とを有する。後続の下層充填(underfill)プロセスの間、下層充填材質はチャネル内を埋めてクラック抵抗性の接合部(interface)を生成する。追加的な詳細が以下に説明される。

以下に説明する図面においては、同一の要素が２つ以上の図面に現れる場合には、参照番号は一般的に繰り返される。図１はパッケージ基板２０上に実装される半導体チップ１５を含む半導体チップパッケージ１０の例示的な実施形態の部分分解斜視図である。パッケージ１０は、パッケージ基板２０から分解されて図示される蓋２５を備えていてよい。下層充填材質層３０のごく一部が半導体チップ１５の周囲に見えている。図２は随意的な蓋２５のないパッケージ１０を上から見た図である。図１及び図２の両方において、半導体チップ１５の裏面サイド３５が見えている。

半導体チップ１５は、図示されるように基板２０にフリップチップ実装されてよく、そして図１には見えないが後続の図に示されることになる相互接続によって基板２０内の導体に電気的に接続されてよい。半導体チップ１５は、エレクトロニクスにおいて用いられる任意の多種多様な回路デバイス、例えばマイクロプロセッサ、グラフィクスプロセッサ、組み合わされたマイクロプロセッサ／グラフィクスプロセッサ、特定用途向け集積回路、メモリデバイス等であってよく、また単一コア又は多重コアであってよい。半導体チップ１５はシリコン、ゲルマニウム又は他の半導体材質を用いて製造され得る。所望に応じて、チップ１５は、絶縁体基板上半導体として又はバルク半導体として製造されてよい。半導体チップ１５は、図１には見えない多数の導体構造によって、基板２０と電気的に相互接続され得る。

基板２０は所望に応じてセラミックス又は有機材質から構成されてよい。有機材質である場合、基板２０は、実際上は、半導体チップ１５を何らかの他のコンポーネント、例えばボード（図示せず）と電気的に相互接続するメタライゼーション(metallization)材質及び誘電体材質の多重層から構成されてよい。基板２０は、ピングリッドアレイ、ランドグリッドアレイ、ボールグリッドアレイ又は他の構造を介してのような種々の方法において、別の回路ボードのような外部デバイスと電気的に相互接続してよい。基板２０のための個々の層の数は、大抵は設計裁量事項である。特定の例示的な実施形態においては、層の数は４から１６まで変化し得る。そのようなビルドアップ設計が選択される場合、標準コア配列、薄いコア配列又はコアレス配列が用いられてよい。誘電体材質は、例えば、ファイバグラスフィルを伴う又は伴わないエポキシレジンであってよい。言うまでもなく、基板２０は、パッケージ基板以外の何か、例えばマザーボード、子ボード、カード又は何らかの他の種類のボードとして機能するプリント回路ボードとして構成されてもよい。

下層充填材質３０は、チップ１５と基板２０の間のＣＴＥの差の影響を小さくするように設計される。下層充填材質３０は、シリカフィラーを伴う又は伴わないエポキシ樹脂のようなよく知られたエポキシ材質及びフェノール樹脂等から構成されてよい。２つの例として、ネイミックス(Namics)から入手可能なタイプ８４３７−２及びタイプ２ＢＤがある。

随意的な蓋２５は、図示されるようにシルクハット(top hat)設計として、バスタブ設計又は何らかの他の構成として構成されてよい。蓋２５は、所望に応じて、よく知られたプラスチック材質、セラミックス材質又は金属材質から構成されてよい。幾つかの例示的な材質としては、ニッケルメッキされた銅、陽極酸化アルミニウム、アルミニウム・シリコン・炭素、窒化アルミニウム、窒化ホウ素、等が挙げられる。蓋２５は、所望に応じて、十分に知られたチキソトロピック(thixotropic)接着剤又は他の十分に知られた種類のパッケージ接着剤からなる接着剤によって基板２０に固定され得る。しかし、蓋なし設計が望ましい場合には、蓋２５は除かれてよい。

半導体チップ１５の追加的な詳細は図３を参照することによって理解することができ、図３はひっくり返されて正面サイド４０を見せている半導体チップ１５の斜視図である。この図においては、半導体チップ１５の裏面サイド３５はよく見えていない。半導体チップ１５は、バルク半導体部分４５と、バルク半導体層４５上に位置する能動回路層４７と、能動回路層４７上に位置する相互接続層５０とを含む。チップ１５が絶縁体上半導体設計として実装される場合には、能動回路層４７内又は回路層４７と下層のバルク半導体層４５の間のいずれかに埋め込み絶縁層が配置されてよい。能動回路層４７は、種々の機能を実行する多数のトランジスタ、キャパシタ、抵抗及び他の回路デバイスを含む。相互接続層５０は、複数の積層された導体及び中間誘電体層から構成され得る。

相互接続層５０上には薄い不動態化層５５が設けられ、不動態化層５５は、実際上、デバイス層５０の上部ストレッチへの接着を容易にするシリコンカーバイド接着層で始まる多重層の積層物から構成されてよい。その上には、例えばシリコン窒化物及び二酸化シリコン又は他の種類の誘電体材質のような不動態化層材質の積層物が形成されていてよい。二酸化シリコン及びシリコン窒化物の交互の層の数は、多くの種類に従う。例示的な実施形態においては、二酸化シリコン及びシリコン窒化物の各３層の全体で６層が設けられてよい。デバイス層５０は、半導体材質内に形成される種々の能動デバイスだけでなく、種々の半導体デバイスから順次積み上がる複数の相互接続層を含んでいてもよいことが理解されるべきである。

不動態化層５５上にはポリマ層６０が形成され、ポリマ層６０は中央部分６５、内側フレーム７０及び外側フレーム７５から構成されていてよい。内側フレーム７０は中央部分から空間的に隔てられておりチャネル８０を画定している。外側フレーム７５は内側フレームから空間的に隔てられており別のチャネル８５を画定している。チャネル８０及び８５は、それぞれ中央部分６５及び内側フレーム７０の全周囲の周りに形成されていてよい。随意的には、フレーム７０及び７５は複数の小さなフィンガ（図示せず）によって連結されていてもよい。この例示的な実施形態においては、フレーム７０及び７５並びにチャネル８０及び８６は、概して長方形の設置面(footprints)を有している。しかし、他の形状も可能である。また、フレーム及びチャネルの数は、所望に応じて１つ以上であってよい。別の変形においては、フレーム７０及び７５は区分化されていてもよい。区分化される場合には、クラック伝播の経路が確立されないように区分はオフセットされるべきである。

ポリマ層６０の中央部分６５上には複数の導体構造又はバンプ９０が形成されており、これらは、図３には見えない相互接続層５０内の種々の相互接続構造に電気的に接続されている。数十個の導体構造９０が図示されているが、半導体チップ１５の複雑さ及びサイズに応じて数百乃至は数千の多数のそのような導体構造があってよいことを当業者であれば理解するであろう。

ポリマ層６０は、下層の不動態化構造５５と、デバイス層５０の上部リーチ内にある種々の回路構造とを保護するように設計される。ポリマ層６０のための例示的な材質としては、例えば、ポリイミド、ベンゾシクロブテン等が挙げられる。ポリマ層６０を塗布するために、スピンコーティング、化学的気相堆積又は他の堆積プロセスを用いることができる。内側フレーム７０及び外側フレーム７５並びにチャネル８０及び８５をパターニングするために、よく知られたリソグラフィ技術を用いることができる。この例示的な実施形態においては、ポリマ層６０はポリイミドからなる。内側フレーム７０及び外側フレーム７５は、図１及び２に示される下層充填材質層３０内のクラックがチップ１５の内部リーチ(interior reaches)及び導体構造９０内へ伝播することを防止するためのクラックストップとして機能するように設計される。図４に示される構造の理解を助けるために、内側フレーム７０の脚(leg)９５と外側フレーム７５の脚１００を別個に示すのが有用であろう。脚９５及び１００は図４において見えることになる。

図４は図２における断面４−４に沿った断面図である。相互接続層５０は、１つが１０２で示され且つ見えている相互接続構造の多重層と、多重ビルトアップ層から構成されるであろう中間誘電体層１０４とから構成されてよい。半導体チップ１５は、複数の相互接続によって基板２０に電気的に接続されており、複数の相互接続の２つはそれぞれ１０５及び１１０で示され且つ見えている。相互接続１０５及び１１０は、半導体チップ１５と基板２０の間の複数の相互接続のアレイの一部であり、それらは数百乃至数千を数えるであろう。相互接続１０５及び１１０のアレイは、形状及び間隔において規則正しくてよく又は不規則でよい。ここでの相互接続１０５及び１１０の説明は、半導体チップ１５の残りの例示になる。相互接続１０５は、伝導構造又はバンプ下メタライゼーション層(under bump metallization)（ＵＢＭ）１２０に金属学的に結合される半田接合１１５から構成されてよく、ＵＢＭ１２０はポリマ層６０の中央部分６５内に形成される。半田接合１１５は、図３に示される半田バンプ９０の１つと基板２０上に配置される別の半田構造との金属学的融合(metallurgical union)によって形成され得る。種々の半田を用いることができ、例えば鉛ベース半田又は無鉛半田が２つの例を代表する。例示的なプロセスにおいては、（９７ｐｂ＿３Ｓｎ）のような高鉛半田がバンプ９０のために用いられてよく、また共晶錫・鉛半田組み合わせが基板２０により近い半田の部分のために用いられてよい。同様にＵＢＭ層１２０は、誘電体層１０４内のバンプパッド１２５に金属学的に接続されている。機能に関しては、ＵＢＭ層１２０は、半田接合１１５へのパッド１２５の構成成分の拡散を防止するように設計される。半導体チップ１５は、そのような導体構造又はＵＢＭ構造１２０のアレイを、複数の半田接合を収容するために含んでいる。パッド１２５のための材質として銅が用いられる例示的な実施形態においては、ＵＢＭ１２０は、物理的気相堆積又は他のよく知られた技術によって堆積させられるクロム、銅及びニッケルの積層物から構成され得る。バンプパッド１２５は、銅、金、銀、これらの組み合わせ等から構成され得る。反対の側で、半田接合１１５はバンプパッド１３０に金属学的に結合され、バンプパッド１３０は同様に別のパッド１３５に接続される。パッド１３０及び１３５はニッケル、金、銅、銀、パラジウム、これらの組み合わせ等から構成され得る。相互接続１１０は同一の構成を有していてよいが、接合１００の個別の要素は図示の簡素化のために個別には示されていない。パッド１３０は、図示されない導体構造によってチップ１５の他の部分に電気的に接続される。基板２０内の導体構造の関連におけるパッド１３５についても同じである。別の実施形態においては、相互接続１０５及び１１０は、半田によって半導体チップ１５又は基板２０と結ばれる銅、銀、金、アルミニウム、これらの組み合わせ等の伝導ピラーから構成されてよい。

半導体チップ１５には、内部クラック構造ストップ領域１４０が設けられていてよく、この領域１４０は、半導体チップ１５内の他の導体構造と同時にパターニングされ得る多重レベル金属相互接続構造の１つ以上のセットから従来的に製造される絵画用額縁スタイルのクラックストップ構造から構成され得る。クラックストップ領域１４０の目的は、半導体チップ１５の臨界的回路構造が配置される内部１４５内へエッジ１５０から伝播し得るクラックから、半導体チップ１５の内部部分１４５を保護することである。クラックストップ領域１４０は、多重層導体構造のよく知られた集合体から構成することができ、それらの２つが１６０及び１６５で示されており、各々は多重導体構造１７５、１８０、１８５、１９０、１９５、２００、２０５、２１０、２１５及び２１７からなる。クラックストップ領域１４０は、バンプパッド１３０と構造的には類似しており且つバンプパッド１３０と同時に製造されるバンプパッド２１８で蓋をされていてよい。導体構造１７５、１８０、１８５、１９０、１９５、２００、２０５、２１０、２１５及び２１７は誘電体１０４内に散在させられていてよく、誘電体１０４は、多重レベルではあろうが、図示の簡素化のために単一の構造として示されている。導体構造１７５、１８０、１８５、１９０、１９５、２００、２０５、２１０、２１５及び２１７は、種々の材質から構成され得る。幾つかの望ましい特性は、異なる熱膨張及びクラック伝播に関連する応力に抗する機械的強度、半導体チップ１５及び基板２０の熱膨張特性と不整合でない熱膨張特性、並びに製造の容易性を含む。例示的な材質としては、銅、アルミニウム、金、銀、パラジウム、白金、これらの組み合わせ等が挙げられる。可能性のある別の材質は、エポキシマトリックス内のカーボンナノチューブである。クラックストップ領域１４０の層の数は変わり得ることが理解されるべきである。例えば、相互接続層（例えば構造１０２）を製造するために用いられるのと同一のマスキング、エッチング及び材質堆積のプロセスを用いてクラックストップ領域１４０を複数の層に積み重ねるのが有利であろう。

例示を目的として、下部充填３０内にクラック２２０が形成されてしまっており、それがポリマ層の外側フレームの壁部分１００に向かって横方向に進行中であるものとする。外側壁部分１００と内側壁部分９５の間でクラック２２０がチャネル８５に直面すると、点２２５での下層充填３０の存在は、クラック２２０が下層充填３０と脚１００の間の界面に沿って更に進行するのを止める傾向にあることになる。例えば、クラックが横方向に更に進んでしまって下層充填３０内の点２３０に直面した場合にも同様であろう。このことは、下層充填３０が侵入して機械的な接合を形成することをチャネル８０及び８５が可能にするという事実によって得られ、形成される機械的な結合が、半導体チップ１５の内部部分並びに／又は相互接続１０５及び１１０へ横方向に向かうクラックの進行を妨げることになる。

以下の例示的な実施形態においては、内側フレーム７０及び外側フレーム７５の間のチャネル８０及び８５は概して長方形の設置面を有している。しかし、チャネル及びフレームは種々の配置を有していてよい。そのような代替的な実施形態の１つが図５に示されており、図５は、中央部分６５’、内側フレーム部分７０’及び外側フレーム部分７５’から構成され得るポリマ層６０’が設けられる半導体チップ１５’の底面図である。この場合にも、半田バンプ９０は中央部分６５’から突出しているものとして図示されている。内側フレーム７０’はチャネル８０’によって中央部分６５’から分離されており、また外側フレーム７５’はチャネル８５’によって内側フレーム７０’から横方向に分離されている。ここで、チャネル８０’及び８５’は蛇行配置(serpentine arrangement)で製造されている。蛇行配置は、より大きな周囲長をもたらし、それにより、続いて堆積させられる下層充填とポリマ層６０’の間での単なる化学的結合とは対照的により大きな機械的面積をもたらすので、有利であり得る。言うまでもなく、異なる形状が組み合わされてよい。例えば、一方のフレーム又はチャネルは蛇行、そして他方は長方形又は何らかの他の形状であってもよい。

半導体チップ１５”の別の代替案としての例示的な実施形態が図６に示されており、図６は図５と同様の底面図である。この例示的な実施形態は、図３に図示されるチップ１５の実施形態に極めて類似している。この点において、半導体チップ１５”は、中央部分６５”、内側フレーム７０”及び外側フレーム７５”からなるポリマ層６０”を含んでいてよく、ここでは内側フレーム７０”と中央部分６５”はチャネル８０”によって分離されており、また外側フレーム７５”はチャネル８５”によって内側フレーム７０”から分離されていてよい。この場合にも、半田バンプ９０は中央部分６５”から上に向かって突出している。チップ１５”のごく一部が破線の円２３５によって囲まれている。破線の円２３５によって囲まれる部分は、外側フレーム７５”の付加的な特徴が図示され得るように、図７に大きく拡大されて図示されることになる。

次に図７に注目すると、この図は直前に述べたように破線の円２３５によって囲まれる図６の一部分をより拡大して示している。外側フレーム７５”がチャネル８５”及びチップ１５”のエッジ２４０の部分と共に見えている。フレーム７５”の右に位置すると共に符号２４５が付された半導体チップ１５”の部分は、図３及び４において符号５５が付されて図示されるタイプの不動態化積層物から構成されていてよい。外側フレーム７５”は、複数の溝(grooves)２５０ａ、２５０ｂ、２５０ｃ、２５０ｄ、２５０ｅ及び２５０ｆを含んでいてよい。溝２５０ａ、２５０ｂ、２５０ｃ、２５０ｄ、２５０ｅ及び２５０ｆの目的は、この後に堆積させられる下部充填材質が侵入しそして下部充填と外側フレーム７５”の間に複数の微小機械的接合(micro-mechanical joints)を形成し得る複数の空間をもたらすことにある。溝２５０ａ、２５０ｂ、２５０ｃ、２５０ｄ、２５０ｅ及び２５０ｆの数は主として設計裁量の事項であり、そして１以上であってよい。溝２５０ａ、２５０ｂ、２５０ｃ、２５０ｄ、２５０ｅ及び２５０ｆ並びに外側フレーム７５”は軸２５３に沿って連続的なものとして図示されているが、溝２５０ａ、２５０ｂ、２５０ｃ、２５０ｄ、２５０ｅ及び２５０ｆ並びに外側フレーム７５”は、軸２５３に沿って延在する複数の区分のそれぞれの群として製造されてもよいことが理解されるべきである。実際上は、ここに開示されるこの実施形態又は他の実施形態に対して、全体的な外側フレーム７５”が区分化されてもよい。望ましい場合には、溝２５０ａ、２５０ｂ、２５０ｃ、２５０ｄ、２５０ｅ及び２５０ｆは、全周囲にわたって延在していてよい。対応する溝又は一連の溝（図示せず）が同様に内側フレーム７０”内に設けられてよい。

溝２５０ａ、２５０ｂ、２５０ｃ、２５０ｄ、２５０ｅ及び２５０ｆの付加的な詳細は、図７における断面８−８での断面図である図８もまた参照することによって理解されるであろう。図示の簡素化のために、半導体チップ１５”は、不動態化層２４５がその上に形成される単一のモノリシック構造２５５で図示されている。モノリシック構造２５５は、実際には例えば図３及び４に４５、４７、５０及び５５で示される多重層からなるであろうことが理解されるべきである。溝２５０ａ、２５０ｂ、２５０ｃ、２５０ｄ、２５０ｅ及び２５０ｆは、上部２５５ａ、２５５ｂ、２５５ｃ、２５５ｄ、２５５ｅ及び２５５ｆ並びに相対的に広い下部２６０ａ、２６０ｂ、２６０ｃ、２６０ｄ、２６０ｅ及び２６０ｆから構成され得る。下部充填（図示せず）が溝２５０ａ、２５０ｂ、２５０ｃ、２５０ｄ、２５０ｅ及び２５０ｆに進入して、そして硬化プロセスの間に固まるとき、それぞれの上部２５５ａ、２５５ｂ、２５５ｃ、２５５ｄ、２５５ｅ及び２５５ｆ並びに下部２６０ａ、２６０ｂ、２６０ｃ、２６０ｄ、２６０ｅ及び２６０ｆは、小さなさね継ぎ(tongue and groove joints)に似た機械的接合を確立することになる。

溝２５０ａ、２５０ｂ、２５０ｃ、２５０ｄ、２５０ｅ及び２５０ｆを製造するための例示的な方法を図９、１０、１１、１２及び１３と共に以下に説明する。説明は外側フレーム７５”に焦点を当てるが、図６に示される内側フレーム７０”にも同様に適用可能である。図９で開始し、チップ１５”の主要部分２５５上の不動態化積層物２４５の形成に続き、外側フレーム７５”及びチャネル８５”がよく知られた材質堆積ステップ及びリソグラフィステップによって製造され得る。この段階で、よく知られた化学的気相堆積技術又は他の材質堆積技術によって犠牲酸化物層２６５が外側フレーム７５”上に形成される。次に図１０を参照すると、犠牲酸化物層２６５は適切にマスキングされて、そしてエッチングプロセスに曝されて複数の区分２７０ａ、２７０ｂ、２７０ｃ、２７０ｄ、２７０ｅ及び２７０ｆを画定する。このエッチングはドライエッチング又はウエットエッチングであってよい。チャネル８５”、主要チップ部分２５５上の不動態化積層物２４５、及び外側フレーム７５”は、侵食を避けるためにエッチングの間マスキングされてよい。

次に図１１を参照すると、先行して形成された犠牲酸化物の区分２７０ａ、２７０ｂ、２７０ｃ、２７０ｄ、２７０ｅ及び２７０ｆを覆う材質堆積ステップによって、外側フレーム７５”の高さが増加させられる。このことは、ポリマ材質の付加的体積を単に堆積させることによって達成され得る。幾らかの付加的なポリマ材質２７５が実際上はチャネル８５”内へ及び不動態化積層物２４５の他の部分上に堆積させられるかもしれない。この付加的なポリマ材質２７５は、必要であれば続いて適切なマスキング及びエッチングによって除去されてよい。次に図１２を参照すると、外側フレーム７５”は、適切にマスキングされてよく、そして一方向的にエッチングされてフレーム７５”内に犠牲酸化物区分２７０ａ、２７０ｂ、２７０ｃ、２７０ｄ、２７０ｅ及び２７０ｆまで上部溝(trench)部分２５５ａ、２５５ｂ、２５５ｃ、２５５ｄ、２５５ｅ及び２５５ｆを確立してよい。そのエッチングは、半導体チップ１５”の部分、例えばチャネル８５”及び、不動態化積層物２４５の他の部分から過剰なポリマを除去するために用いられてよい。

次に図１３を参照すると、犠牲酸化物区分を除去しそしてこれに伴い前述の溝２５０ａ、２５０ｂ、２５０ｃ、２５０ｄ、２５０ｅ及び２５０ｆを外側フレーム７５”内に残すために、ウエット化学的プロセスが実行される。上部溝部分２５５ａ、２５５ｂ、２５５ｃ、２５５ｄ、２５５ｅ及び２５５ｆは、ウエットエッチャント溶液が犠牲酸化物区分２７０ａ、２７０ｂ、２７０ｃ、２７０ｄ、２７０ｅ及び２７０ｆに到達しそしてこれらをエッチングすることを可能にする。開示される任意の実施形態の内側フレーム及び外側フレームのパターニングは、半導体チップ１５”がウエハのような大きな半導体ワークピースの一部である間、あるいは望ましい場合には単一チップ化の後に行われてよいことが理解されるべきである。ここに開示される任意の実施形態に対して同様である。

外側フレーム７５”内の複数の溝２５０ａ、２５０ｂ、２５０ｃ、２５０ｄ、２５０ｅ及び２５０ｆの機械的な利点を説明するために、次いで図１４に注目すると、下層充填材質３０の堆積の後の半導体チップ１５”であって、パッケージ基板２０にフリップチップ実装された半導体チップ１５”が示されている。下層充填３０の堆積に先立ち、半導体チップ１５”が基板２０に相対する位置に移動させられ、そして例えば制御されたコラプス及びリフローのプロセスが実行されて、図３に符号１０５でその例が示されている複数の半田接合が確立される。この時点で下層充填材質３０が堆積させられてよく、そして毛細管作用が用いられて、下層充填は半導体チップ１５”と基板２０の間の接合部(interface)２７５を通って拡がる。随意的には無フロー(flowless)下層充填プロセスが用いられてよく、このプロセスにおいては、下層充填材質はバンプ接合(bumping)に先立ち基板２０上に堆積させられる。下層充填３０は溝２５０ａ、２５０ｂ、２５０ｃ、２５０ｄ、２５０ｅ及び２５０ｆに侵入して外側フレーム７５”との複数の微小機械的接合を形成する。これらのＴ形状接合は、下層充填３０と外側フレーム７５”の間での構造的接合及び化学的結合の両方をもたらす。当業者であれば、利用可能なプロセス、最小特徴サイズ及びリソグラフィ技術等に大きく依存して溝２５０ａ、２５０ｂ、２５０ｃ、２５０ｄ、２５０ｅ及び２５０ｆの数及び間隔が変わり得ることを理解するであろう。

本発明は種々の修正及び代替的な形態を受け入れ得る一方で、特定の実施形態が例示を目的として図面に示されそしてここで詳細に説明されてきた。しかし、本発明は開示されている特定の形態に限定されることを意図するものでないことが理解されるべきである。むしろ、本発明は、以下の添付の特許請求の範囲によって画定される本発明の精神及び範囲内に含まれる全ての修正、均等なもの及び代替案に及ぶことになる。

Claims (21)

1. 不動態化層（５５）を有する半導体チップ（１５）を提供することと、
   中央部分（６５）及び前記中央部分から空間的に分離される第１のフレーム部分（７０）を伴うポリマ層（６０）を前記不動態化層（５５）上に形成して、前記不動態化層（５５）にまで延びてはいるが前記不動態化層（５５）を貫通してはいない第１のチャネル（８０）を画定することとを備えた製造の方法。
2. 複数の半田構造（９０）を前記中央部分（６５）に結合することを備えた請求項１の方法。
3. 長方形設置面を伴う前記第１のフレーム部分（７０）を形成することを備えた請求項１の方法。
4. 蛇行設置面を伴う前記第１のチャネル（８０’）を画定する前記第１のフレーム部分（７０）を形成することを備えた請求項１の方法。
5. 前記半導体チップ（１５”）の前記不動態化層（５５）から外側に向く前記第１のフレーム部分（７５”）の表面内に溝（２５０ａ）を形成することを備えた請求項１の方法。
6. 前記溝（２５０ａ）は前記第１のフレーム部分（７５”）の周囲にわたって延在する請求項５の方法。
7. 前記第１のフレーム部分（７０）からから空間的に分離される第２のフレーム部分（７５）を伴う前記ポリマ層（６０）を形成して第２のチャネル（８５）を画定することを備えた請求項１の方法。
8. 中央部分（６５）及び前記中央部分から空間的に分離される第１のフレーム部分（７０）を有するポリマ層（６０）を半導体チップ（１５）の不動態化層（５５）上に形成して、前記不動態化層（５５）にまで延びてはいるが前記不動態化層（５５）を貫通してはいない第１のチャネル（８０）を画定することと、
   前記不動態化層（５５）が基板（２０）に対向するが接合部領域を残して前記基板（２０）からは分離されている状態で前記半導体チップ（１５）を前記基板（２０）に結合することと、
   前記接合部領域内に下層充填（３０）を配置することとを備えた製造の方法であって、
   前記下層充填の一部分が前記チャネル（８０）内に侵入して前記ポリマ層（６０）と前記下層充填（３０）の間の機械的な結合を確立する製造の方法。
9. 前記半導体チップ（１５）と前記基板（２０）の間に複数の相互接続（１０５，１１０）を形成することを備えた請求項８の方法。
10. 前記相互接続は半田接合を備えている請求項９の方法。
11. 長方形設置面を伴う前記第１のフレーム部分（７０）を形成することを備えた請求項８の方法。
12. 前記第１のフレーム部分を形成して長方形の設置面を伴う前記第１のチャネル（８０）を画定することを備えた請求項１１の方法。
13. 前記第１のフレーム部分を形成して蛇行設置面を伴う前記第１のチャネル（８０’）を画定することを備えた請求項８の方法。
14. 前記半導体チップ（１５”）の前記不動態化層（５５）から外側に向く前記第１のフレーム部分（７５”）の表面内に溝（２５０ａ）を形成することを備えた請求項８の方法。
15. 前記溝（２５０ａ）は前記第１のフレーム部分の周囲にわたって延在する請求項１４の方法。
16. 前記第１のフレーム部分からから空間的に分離される第２のフレーム部分を伴う前記ポリマ層を形成して第２のチャネルを画定することを備えた請求項８の方法。
17. 不動態化層（５５）を有する半導体チップ（１５）と、前記不動態化層（５５）上のポリマ層（６０）とを備えた装置であって、
    前記ポリマ層（６０）は前記不動態化層（５５）にまで延びてはいるが前記不動態化層（５５）を貫通してはいない第１のチャネル（８０）を画定するために中央部分（６５）と前記中央部分（６５）から空間的に分離される第１のフレーム部分（７０）とを有している装置。
18. 前記中央部分に結合される複数の半田構造（１１５）を備えた請求項１７の装置。
19. 前記第１のフレーム部分（７０）は長方形の設置面を備えている請求項１７の装置。
20. 前記第１のチャネル（８０）は長方形の設置面を備えている請求項１９の装置。
21. 前記第１のチャネル（８０’）は蛇行設置面を備えている請求項１７の装置。

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