JP2014220439A5 - - Google Patents
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Claims (17)
- 以下の工程を含む半導体装置の製造方法:
(a)ダイパッド、前記ダイパッドを支持する複数の吊りリードおよび平面視において前記ダイパッドの周囲に配置された複数のリードを備えたリードフレームと、
第1主面、前記第1主面の各辺に沿って前記第1主面上に形成された複数の第1パッドおよび前記第1主面とは反対側の第1裏面を有する第1半導体チップと、
第2主面、前記第2主面の各辺に沿って前記第2主面上に形成された複数の第2パッドおよび前記第2主面とは反対側の第2裏面を有する第2半導体チップと、
をそれぞれ準備する工程;
(b)前記(a)工程の後、前記ダイパッドのチップ搭載面における第1チップ搭載領域に前記第1半導体チップを搭載し、
前記ダイパッドのチップ搭載面において前記第1チップ搭載領域の隣に位置する第2チップ搭載領域に前記第2半導体チップを搭載する工程;
(c)前記(b)工程の後、前記第1半導体チップの前記複数の第1パッドのうちの複数のリード接続用パッドと前記複数のリードのうちの第1リード群とを複数の第1ワイヤを介して、
前記第2半導体チップの前記複数の第2パッドのうちの複数のリード接続用パッドと前記複数のリードのうちの第2リード群とを複数の第2ワイヤを介して、
前記第1半導体チップの前記複数の第1パッドのうちの複数のチップ間接続用パッドと前記第2半導体チップの前記複数の第2パッドのうちの複数のチップ間接続用パッドとを複数の第3ワイヤを介して、
それぞれ電気的に接続する工程;
(d)前記ダイパッドの前記チップ搭載面とは反対側の面および前記複数のリードのそれぞれの一部が露出するように、前記ダイパッド、前記第1半導体チップ、前記第2半導体チップ、前記複数の第1ワイヤ、前記複数の第2ワイヤおよび前記複数の第3ワイヤを樹脂で封止する工程;
ここで、
前記(b)工程では、前記第1主面の第1辺と前記第2主面の第1辺とが互いに隣り合うように、前記第1半導体チップおよび第2半導体チップを搭載し、
前記(c)工程では、前記複数の第3ワイヤのそれぞれにおいて、前記第2半導体チップに前記第3ワイヤの第1部分を電気的に接続した後、前記第1半導体チップに前記第3ワイヤの第2部分を電気的に接続し、
前記第1半導体チップの第1辺に沿って形成された前記第1半導体チップの複数のチップ間接続用パッドから前記第1半導体チップの第1辺までの距離は、前記第2半導体チップの第1辺に沿って形成された前記第2半導体チップの複数のチップ間接続用パッドから前記第2半導体チップの第1辺までの距離よりも大きく、
前記リードフレームの厚さ方向において、前記第1半導体チップおよび前記第2半導体チップの前記第1主面および前記第2主面は、前記複数のリードのそれぞれと前記ダイパッドの間に位置する。 - 請求項1において、
前記第1半導体チップの厚さは、前記第2半導体チップの厚さよりも薄い、半導体装置の製造方法。 - 請求項2において、
前記(a)工程で準備する前記第1半導体チップの前記第1主面の周縁部には、金属パターンが形成されている、半導体装置の製造方法。 - 請求項3において、
前記(d)工程では、成形金型が有するキャビティ内に、前記第1半導体チップ、第2半導体チップ、前記ダイパッド、前記複数の第1ワイヤ、前記複数の第2ワイヤ、前記複数の第3ワイヤ、および前記複数のリードそれぞれの一部を配置した状態で、前記キャビティ内に樹脂を圧入して封止体を形成する、半導体装置の製造方法。 - 請求項1において、
前記(a)工程では、前記複数のチップ間接続用パッドのそれぞれに、突起電極が予め形成された前記第1半導体チップを準備する、半導体装置の製造方法。 - 請求項1において、
前記(a)工程で準備する前記第1半導体チップには、前記第1主面の第2辺に沿って、前記第1半導体チップの複数のリード接続用パッドの一部が配置されており、
前記第1半導体チップの前記第2辺に沿って配置される前記第1半導体チップの複数のリード接続用パッドから前記第1半導体チップの前記第2辺までの距離は、前記第1半導体チップの複数のチップ間接続用パッドから前記第1半導体チップの第1辺までの距離よりも小さい、半導体装置の製造方法。 - 請求項1において、
前記(a)工程で準備する前記リードフレームの前記複数の吊りリードのそれぞれには、第1折り曲げ加工部と、第2折り曲げ加工部と、が形成されている、半導体装置の製造方法。 - 請求項1において、
前記(a)工程で準備する前記リードフレームの前記ダイパッドには、前記第1チップ搭載領域および前記第2チップ搭載領域の周囲に、複数の窪み部が形成されている、半導体装置の製造方法。 - 請求項3において、
前記(a)工程で準備する前記第2半導体チップの前記第2主面の周縁部には、金属パターンが形成されている、半導体装置の製造方法。 - ダイパッドと、
前記ダイパッドに接続される複数の吊りリードと、
平面視において前記ダイパッドの周囲に配置されている複数のリードと、
第1主面、前記第1主面の各辺に沿って前記第1主面上に形成された複数の第1パッドおよび前記第1主面とは反対側の第1裏面を有し、前記ダイパッドのチップ搭載面の第1チップ搭載領域に搭載されている第1半導体チップと、
第2主面、前記第2主面の各辺に沿って前記第2主面上に形成された複数の第2パッドおよび前記第2主面とは反対側の第2裏面を有し、前記ダイパッドの前記チップ搭載面の第2チップ搭載領域に搭載されている第2半導体チップと、
前記第1半導体チップの前記複数の第1パッドのうちの複数のリード接続用パッドと前記複数のリードのうちの第1リード群とに接続されている複数の第1ワイヤと、
前記第2半導体チップの前記複数の第2パッドのうちの複数のリード接続用パッドと前記複数のリードのうちの第2リード群とに接続されている複数の第2ワイヤと、
前記第1半導体チップの前記複数の第1パッドのうちの複数のチップ間接続用パッドと前記第2半導体チップの前記複数の第2パッドのうちの複数のチップ間接続用パッドとに電気的に接続されている複数の第3ワイヤと、
前記ダイパッドの前記チップ搭載面とは反対側の面および前記複数のリードのそれぞれの一部が露出するように、前記ダイパッド、前記第1半導体チップ、前記第2半導体チップ、前記複数の第1ワイヤ、前記複数の第2ワイヤ、および前記複数の第3ワイヤを封止する封止体と、
を有し、
前記第1半導体チップおよび前記第2半導体チップは、前記第1主面の第1辺と前記第2主面の第1辺とが互いに隣り合うように、前記ダイパッドに搭載されており、
前記第1半導体チップの第1辺に沿って形成された前記第1半導体チップの複数のチップ間接続用パッドから前記第1半導体チップの第1辺までの距離は、前記第2半導体チップの第1辺に沿って形成された前記第2半導体チップの複数のチップ間接続用パッドから前記第2半導体チップの第1辺までの距離よりも大きく、
前記封止体の厚さ方向において、前記第1半導体チップおよび前記第2半導体チップの前記第1主面および前記第2主面は、前記複数のリードのそれぞれと前記ダイパッドの間に位置する、半導体装置。 - 請求項10において、
前記第1半導体チップの厚さは、前記第2半導体チップの厚さよりも薄い、半導体装置。 - 請求項11において、
前記第1半導体チップの前記第1主面の周縁部には、金属パターンが形成されている、半導体装置。 - 請求項10において、
前記第1半導体チップの複数のチップ間接続用パッドのそれぞれには、突起電極が形成され、前記複数の第3ワイヤのそれぞれは、一方の端部が前記突起電極に接合されている、半導体装置。 - 請求項10において、
前記第1半導体チップには、前記第1主面の第2辺に沿って、前記第1半導体チップの複数のリード接続用パッドの一部が配置されており、
前記第1半導体チップの前記第2辺に沿って配置される前記第1半導体チップの複数のリード接続用パッドから前記第1半導体チップの前記第2辺までの距離は、前記第1半導体チップの複数のチップ間接続用パッドから前記第1半導体チップの第1辺までの距離よりも小さい、半導体装置。 - 請求項10において、
前記複数の吊りリードのそれぞれには、第1折り曲げ加工部と、第2折り曲げ加工部と、が形成されている、半導体装置。 - 請求項10において、
前記ダイパッドには、前記第1チップ搭載領域および前記第2チップ搭載領域の周囲に、複数の窪み部が形成されている、半導体装置。 - 請求項12において、
前記第2半導体チップの前記第2主面の周縁部には、金属パターンが形成されている、半導体装置。
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JP5302175B2 (ja) | 2009-12-14 | 2013-10-02 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
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JP5266371B2 (ja) * | 2011-08-04 | 2013-08-21 | ルネサスエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
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