DE102017202770B4 - Halbleiterchipgehäuse mit einem sich wiederholenden Grundflächenmuster - Google Patents

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Chooi Mei Chong
Teck Sim Lee
Xaver Schlögel
Klaus Schiess
Amirul Afiq HUD
Lee Shuang Wang
Matthias Strassburg
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Abstract

Halbleiterchipgehäuse (100, 200, 300, 500, 700), umfassend:einen Träger (110);einen Halbleiterchip (120), der über einer ersten Hauptfläche (110a) des Trägers (110) angeordnet ist;einen Verkapselungskörper (140), der den Halbleiterchip (120) einkapselt, wobei der Verkapselungskörper (140) eine erste Hauptfläche (140a), eine zweite Hauptfläche (140b), die der ersten Hauptfläche (140a) gegenüberliegt, und eine Vielzahl von Seitenflächen (140.1, 140.2, 140.3, 140.4) aufweist;erste elektrische Kontaktelemente (150), die mit dem Halbleiterchip (120) elektrisch verbunden sind und durch eine erste Seitenfläche (140.1) des Verkapselungskörpers (140) aus dem Verkapselungskörper (140) herausragen;zweite elektrische Kontaktelemente (160), die mit dem Halbleiterchip (120) elektrisch verbunden sind und durch eine zweite Seitenfläche (140.2) des Verkapselungskörpers (140), die der ersten Seitenfläche (140.1) gegenüberliegt, aus dem Verkapselungskörper (140) herausragen;wobei eine erste Gruppe von benachbarten ersten elektrischen Kontaktelementen (150.1, 150.2, 150.3) und eine zweite Gruppe von benachbarten ersten elektrischen Kontaktelementen (150.4, 150.5, 150.6) durch einen Abstand D voneinander getrennt sind, der größer ist als ein Abstand P zwischen benachbarten ersten elektrischen Kontaktelementen (150.1, 150.2, 150.3) der ersten Gruppe und zwischen benachbarten ersten elektrischen Kontaktelementen (150.4, 150.5, 150.6) der zweiten Gruppe, wobei die Abstände D und P zwischen Zentralachsen der elektrischen Kontaktelemente (150, 160) gemessen werden und wobei der Abstand D zwischen einem äußeren Kontaktelement (150.3) der ersten Gruppe und einem äußeren Kontaktelement (150.4) der zweiten Gruppe gemessen wird, wobei die äußeren Kontaktelemente (150.3, 150.4) direkt benachbart sind,wobei eine zweite Hauptfläche (110b) des Trägers (110), die der ersten Hauptfläche (110a) des Trägers (110) gegenüberliegt, mindestens teilweise von dem Verkapselungskörper (140) freigelassen wird,wobei das Halbleiterchipgehäuse (100) als eine Oberflächenmontagevorrichtung konfiguriert ist, wobei eine Grundfläche des Halbleiterchipgehäuses (100) eine Grundflächensymmetrielinie aufweist, die sich senkrecht zur ersten Seitenfläche (140.1) und zur zweiten Seitenfläche (140.2) erstreckt und die erste Seitenfläche (140.1) in der Mitte des Abstands D schneidet,wobei der Abstand D ein ganzzahliges Vielfaches des Abstands P ist, undwobei ein seitlich äußerstes erstes Kontaktelement (150.1) der ersten Gruppe der ersten elektrischen Kontaktelemente (150) und ein seitlich äußerstes erstes Kontaktelement (150.6) der zweiten Gruppe der ersten elektrischen Kontaktelemente (150) sich jeweils in einem Abstand von D/2 von einer entsprechenden Ecke des Verkapselungskörpers (140) befinden.

Description

  • TECHNISCHES GEBIET
  • Diese Offenbarung bezieht sich allgemein auf die Technik der Einhausung (Packaging) von Halbleitervorrichtungen und insbesondere auf Aspekte eines Halbleiterchipgehäuses (Halbleiterchip-Package), das den Benutzern eine breite Anwendungsvariabilität bietet.
  • HINTERGRUND
  • Die Hersteller von Halbleitervorrichtungen streben ständig danach, die Leistungsfähigkeit ihrer Produkte zu verbessern und gleichzeitig ihre Herstellungskosten zu verringern. Ein kostenintensiver Bereich bei der Herstellung von Halbleitervorrichtungsgehäusen ist das Einhausen (Packaging) des Halbleiterchips. Somit sind Halbleitervorrichtungsgehäuse und Verfahren zum Herstellen derselben zu niedrigen Kosten und einem hohen Ertrag wünschenswert. Insbesondere die Leistungsfähigkeit von Gehäusen für Leistungshalbleitervorrichtungen hängt von der Wärmeableitungsfähigkeit ab, die von den Gehäusen bereitgestellt wird. Die Geometrie des Gehäuses hinsichtlich der Gehäusegestaltung, der Grundfläche, der Verteilung der Anschlüsse usw. kann die Leistungsfähigkeit des Gehäuses stark beeinträchtigen. Wünschenswert sind Einhausungskonzepte für die Leistungsvorrichtungen, die eine hohe thermische Widerstandsfähigkeit zu niedrigen Kosten und größeren Benutzervorteilen hinsichtlich der Anwendungsvariabilität bereitstellen. Die US 2012 / 0 326 289 A1 offenbart ein Halbleiterchipgehäuse mit einem Halbleiterchip, der in einem Verkapselungskörper verkapselt ist und elektrischen Kontaktelementen, die an gegenüberliegenden Seitenflächen aus dem Verkapselungskörper herausragen. Eine erste und eine zweite Gruppe der Kontaktelemente weisen zueinander einen Abstand auf, der größer als ein Abstand zwischen benachbarten Kontaktelementen innerhalb der jeweiligen Gruppe ist. Vergleichbare Halbleiterchipgehäuse sind auch in der US 2014 / 0 264 819 A1 , der US 5 793 099 A , der US 2013 / 0 154 084 A1 , der US 2009 / 0 294 936 A1 , der US 2016 / 0 233 149 A1 und der EP 0 696 818 A2 offenbart.
  • KURZDARSTELLUNG
  • Ein Aspekt der Offenbarung bezieht sich auf ein Halbleiterchipgehäuse. Das Halbleiterchipgehäuse umfasst einen Träger und einen Halbleiterchip, der über einer ersten Hauptfläche des Trägers angeordnet ist. Das Halbleiterchipgehäuse umfasst außerdem einen Verkapselungskörper, der den Halbleiterchip einkapselt. Der Verkapselungskörper weist eine erste Hauptfläche, eine zweite Hauptfläche, die der ersten Hauptfläche gegenüberliegt, und eine Vielzahl von Seitenflächen auf. Erste elektrische Kontaktelemente, die mit dem Halbleiterchip elektrisch verbunden sind, ragen durch eine erste Seitenfläche des Verkapselungskörpers aus dem Verkapselungskörper heraus. Zweite elektrische Kontaktelemente, die mit dem Halbleiterchip elektrisch verbunden sind, ragen durch eine zweite Seitenfläche des Verkapselungskörpers, die der ersten Seitenfläche gegenüberliegt, aus dem Verkapselungskörper heraus. Eine erste Gruppe von benachbarten ersten elektrischen Kontaktelementen und eine zweite Gruppe von benachbarten ersten elektrischen Kontaktelementen sind durch einen Abstand D voneinander getrennt, der größer ist als ein Abstand P zwischen benachbarten ersten elektrischen Kontaktelementen der ersten Gruppe und zwischen benachbarten ersten elektrischen Kontaktelementen der zweiten Gruppe. Die Abstände D und P werden zwischen Zentralachsen der elektrischen Kontaktelemente gemessen, wobei der Abstand D zwischen einem äußeren Kontaktelement der ersten Gruppe und einem äußeren Kontaktelement der zweiten Gruppe gemessen wird, wobei die äußeren Kontaktelemente direkt benachbart sind. Außerdem wird eine zweite Hauptfläche des Trägers, die gegenüber der ersten Hauptfläche des Trägers liegt, mindestens teilweise von dem Verkapselungskörper freigelassen. Das Halbleiterchipgehäuse ist als eine Oberflächenmontagevorrichtung konfiguriert, wobei eine Grundfläche des Halbleiterchipgehäuses eine Grundflächensymmetrielinie aufweist, die sich senkrecht zur ersten Seitenfläche und zur zweiten Seitenfläche erstreckt und die erste Seitenfläche in der Mitte des Abstands D schneidet, wobei der Abstand D ein ganzzahliges Vielfaches des Abstands P ist. Ein seitlich äußerstes erstes Kontaktelement der ersten Gruppe der ersten elektrischen Kontaktelemente und ein seitlich äußerstes erstes Kontaktelement der zweiten Gruppe der ersten elektrischen Kontaktelemente befinden sich jeweils in einem Abstand von D/2 von einer entsprechenden Ecke des Verkapselungskörpers.
  • Ein weiterer Aspekt der Offenbarung bezieht sich auf ein Halbleiterchipgehäuse, das mindestens zwei Halbleiterchips umfasst. Insbesondere umfasst das Halbleiterchipgehäuse einen Träger, einen ersten Halbleiterchip und einen zweiten Halbleiterchip, die über einer ersten Hauptfläche des Trägers angeordnet sind. Das Halbleiterchipgehäuse umfasst außerdem einen Verkapselungskörper, der den ersten Halbleiterchip und den zweiten Halbleiterchip einkapselt. Der Verkapselungskörper weist eine erste Hauptfläche, eine zweite Hauptfläche, die der ersten Hauptfläche gegenüberliegt, und eine Vielzahl von Seitenflächen auf. Erste elektrische Kontaktelemente, die alle mit mindestens einem des ersten Halbleiterchips und des zweiten Halbleiterchips elektrisch verbunden sind, ragen durch eine erste Seitenfläche des Verkapselungskörpers aus dem Verkapselungskörper heraus. Zweite elektrische Kontaktelemente, die alle mit mindestens einem des ersten Halbleiterchips und des zweiten Halbleiterchips elektrisch verbunden sind, ragen durch eine zweite Seitenfläche des Verkapselungskörpers, die der ersten Seitenfläche gegenüberliegt, aus dem Verkapselungskörper heraus. Eine erste Gruppe von benachbarten ersten elektrischen Kontaktelementen und eine zweite Gruppe von benachbarten ersten elektrischen Kontaktelementen sind durch einen Abstand D voneinander getrennt, der größer ist als ein Abstand P zwischen benachbarten ersten elektrischen Kontaktelementen der ersten Gruppe und zwischen benachbarten ersten elektrischen Kontaktelementen der zweiten Gruppe. Die Abstände D und P werden zwischen Zentralachsen der elektrischen Kontaktelemente gemessen, wobei der Abstand D zwischen einem äußeren Kontaktelement der ersten Gruppe und einem äußeren Kontaktelement der zweiten Gruppe gemessen wird, wobei die äußeren Kontaktelemente direkt benachbart sind. Außerdem wird eine zweite Hauptfläche des Trägers, die gegenüber der ersten Hauptfläche des Trägers liegt, mindestens teilweise von dem Verkapselungskörper freigelassen. Das Halbleiterchipgehäuse ist als eine Oberflächenmontagevorrichtung konfiguriert, wobei eine Grundfläche des Halbleiterchipgehäuses eine Grundflächensymmetrielinie aufweist, die sich senkrecht zur ersten Seitenfläche und zur zweiten Seitenfläche erstreckt und die erste Seitenfläche in der Mitte des Abstands D schneidet, wobei der Abstand D ein ganzzahliges Vielfaches des Abstands P ist. Ein seitlich äußerstes erstes Kontaktelement der ersten Gruppe der ersten elektrischen Kontaktelemente und ein seitlich äußerstes erstes Kontaktelement der zweiten Gruppe der ersten elektrischen Kontaktelemente befinden sich jeweils in einem Abstand von D/2 von einer entsprechenden Ecke des Verkapselungskörpers.
  • Figurenliste
  • Die begleitenden Zeichnungen sind beigefügt, um ein besseres Verständnis von Aspekten bereitzustellen, und sie wurden in die Beschreibung eingefügt und bilden einen Teil derselben. Die Zeichnungen stellen Aspekte dar und dienen zusammen mit der Beschreibung dazu, die Prinzipien der Aspekte zu erklären. Weitere Aspekte und viele der vorgesehenen Vorteile der Aspekte sind einfach zu verstehen, wenn sie in Bezug auf die nachfolgende detaillierte Beschreibung besser nachvollziehbar sind. Die Elemente in den Zeichnungen sind in Bezug zueinander nicht unbedingt maßstabsgetreu gezeichnet. Gleiche Bezugszeichen können entsprechende ähnliche Teile bezeichnen. Es ist selbstverständlich, dass die Merkmale der verschiedenen Beispiele der unten beschriebenen Ausführungsformen miteinander kombiniert werden können, außer wenn dies ausdrücklich anders vermerkt wird.
    • 1A ist eine Ansicht von unten (Grundfläche) eines Beispiels eines Halbleiterchipgehäuses 100 gemäß der Offenbarung.
    • 1B ist eine Querschnittsansicht des Halbleiterchipgehäuses 100 entlang einer Linie A-A in 1A.
    • 2 ist eine Querschnittsansicht eines Beispiels eines Halbleiterchipgehäuses 200 entlang einer Linie A-A.
    • 3 ist eine Querschnittsansicht eines Beispiels eines Halbleiterchipgehäuses 300 entlang einer Linie A-A.
    • 4A ist eine Ansicht von unten (Grundfläche) eines Beispiels eines Halbleiterchipgehäuses 400, wobei der Umriss einer Chipinsel (Die-Pad) durch gestrichelte Linien angezeigt wird.
    • 4B ist eine Draufsicht auf das Halbleiterchipgehäuse 400 während einer Herstellungsstufe nach dem Bonden des Halbleiterchips auf die Chipinsel (Die-Pad) eines Leiterrahmens und vor einem Verkapseln und Teilen des Leiterrahmens.
    • 5A ist eine Ansicht von unten (Grundfläche) eines Beispiels eines Halbleiterchipgehäuses 500, wobei die Umrisse von zwei Chipinseln (Die-Pads), die jeweils parallel zur Richtung der elektrischen Kontaktelemente ausgerichtet sind, durch gestrichelte Linien angezeigt werden.
    • 5B ist eine Draufsicht auf das Halbleiterchipgehäuse 500 während einer Herstellungsstufe nach dem Bonden der Halbleiterchips auf die Chipinsel (Die-Pad) eines Leiterrahmens und vor einem Verkapseln und Teilen des Leiterrahmens.
    • 6 ist eine Draufsicht auf ein Beispiel eines Halbleiterchipgehäuses 600 während einer Herstellungsstufe nach dem Bonden der Halbleiterchips auf die Chipinsel (Die-Pad) eines Leiterrahmens und vor einem Verkapseln und Teilen des Leiterrahmens.
    • 7A ist eine Ansicht von unten (Grundfläche) eines Beispiels eines Halbleiterchipgehäuses 700, wobei die Umrisse von zwei Chipinseln (Die-Pads), die jeweils senkrecht zur Richtung der elektrischen Kontaktelemente ausgerichtet sind, durch gestrichelte Linien angezeigt werden.
    • 7B ist eine Draufsicht auf das Halbleiterchipgehäuse 700 während einer Herstellungsstufe nach dem Bonden der Halbleiterchips auf die Chipinsel (Die-Pads) eines Leiterrahmens und vor einem Verkapseln und Teilen des Leiterrahmens.
    • 8A ist eine Ansicht von unten (Grundfläche) eines Beispiels eines Halbleiterchipgehäuses 800, wobei der Umriss einer Chipinsel (Die-Pad) durch gestrichelte Linien angezeigt wird.
    • 8B ist eine Draufsicht auf das Halbleiterchipgehäuse 800 während einer Herstellungsstufe nach dem Bonden der Halbleiterchips auf die Chipinsel (Die-Pad) eines Leiterrahmens und vor einem Verkapseln und Teilen des Leiterrahmens.
    • 9 ist eine Draufsicht auf ein Beispiel eines Halbleiterchipgehäuses 900 während einer Herstellungsstufe nach dem Bonden der Halbleiterchips auf die Chipinseln (Die-Pads) eines Leiterrahmens und vor einem Verkapseln und Teilen des Leiterrahmens.
    • 10A ist eine Ansicht von unten (Grundfläche) eines Beispiels eines Halbleiterchipgehäuses 1000, wobei der Umriss einer Chipinsel (Die-Pad) durch gestrichelte Linien angezeigt wird.
    • 10B ist eine Draufsicht auf das Halbleiterchipgehäuse 1000 während einer Herstellungsstufe nach dem Bonden der Halbleiterchips auf die Chipinsel (Die-Pad) eines Leiterrahmens und vor einem Verkapseln und Teilen des Leiterrahmens.
    • 11 ist eine Draufsicht auf ein Beispiel eines Halbleiterchipgehäuses 1100 während einer Herstellungsstufe nach dem Bonden der Halbleiterchips auf die Chipinseln (Die-Pads) eines Leiterrahmens und vor einem Verkapseln und Teilen des Leiterrahmens.
    • 12 ist eine perspektivische Ansicht eines Beispiels eines Halbleiterchipgehäuses 1200, die eine Rückseite einer Chipinsel (Die-Pad) zeigt, die an der oberen Hauptfläche des Halbleiterchipgehäuses von einem Verkapselungskörper freigelassen wird.
    • 13 ist eine perspektivische Ansicht eines Beispiels eines Halbleiterchipgehäuses 1300, die eine Rückseite einer Chipinsel (Die-Pad) zeigt, die an der unteren Hauptfläche des Halbleiterchipgehäuses von einem Verkapselungskörper freigelassen wird.
  • DETAILLIERTE BESCHREIBUNG
  • In der folgenden detaillierten Beschreibung wird auf die beigefügten Zeichnungen Bezug genommen, die einen Teil der Beschreibung bilden und in denen zur Veranschaulichung spezifische Ausführungsformen gezeigt werden, mit denen die Erfindung in die Praxis umgesetzt werden kann. In dieser Hinsicht wird richtungsbezogene Terminologie wie zum Beispiel „oben“, „unten“, „vorne“, „hinten“, „höher“, „niedriger“ usw. in Bezug auf die Ausrichtung in der (den) beschriebenen Figur(en) verwendet. Da die Komponenten der Ausführungsformen in einer Vielzahl von verschiedenen Ausrichtungen platziert werden können, wird die richtungsbezogene Terminologie zu Zwecken der Anschaulichkeit verwendet, aber sie ist auf keinen Fall als einschränkend zu verstehen. Es ist selbstverständlich, dass andere Ausführungsformen verwendet werden können und strukturelle oder logische Veränderungen vorgenommen werden können, ohne vom Umfang der vorliegenden Erfindung abzuweichen. Die nachfolgende detaillierte Beschreibung ist daher nicht in einem einschränkenden Sinn zu verstehen und der Umfang der vorliegenden Erfindung wird durch die angefügten Ansprüche definiert.
  • So wie die Begriffe „gebondet“, „befestigt“, „angeschlossen“, „verbunden“ und/oder „elektrisch angeschlossen/elektrisch verbunden“ in dieser Beschreibung eingesetzt werden, sind sie nicht so zu verstehen, dass die Elemente oder Schichten einen direkten Kontakt zueinander aufweisen müssen; dementsprechend können dazwischenliegende Elemente oder Schichten jeweils zwischen den „gebondeten“, „befestigten“, „angeschlossenen“, „verbundenen“ und/oder „elektrisch angeschlossenen/elektrisch verbundenen“ Elementen bereitgestellt werden. Jedoch können die oben erwähnten Begriffe gemäß der Offenbarung auch die spezifische Bedeutung haben, dass die Elemente oder Schichten einen direkten Kontakt zueinander aufweisen; d.h., dass dementsprechend keine dazwischenliegende Elemente oder Schichten zwischen den „gebondeten“, „befestigten“, „angeschlossenen“, „verbundenen“ und/oder „elektrisch angeschlossenen/elektrisch verbundenen“ Elementen bereitgestellt werden.
  • Außerdem kann der Begriff „über“, der in Bezug auf ein Bauteil, ein Element oder eine Materialschicht verwendet wird, das oder die „über“ einer Oberfläche gebildet oder angebracht wird, hier in der Bedeutung verwendet werden, dass das Bauteil, das Element oder die Materialschicht „direkt auf“ z.B. in direktem Kontakt mit der betroffenen Oberfläche angebracht (z.B. platziert, gebildet, abgeschieden usw.) wird. Der Begriff „über“, der in Bezug auf ein Bauteil, ein Element oder eine Materialschicht verwendet wird, das oder die „über“ einer Oberfläche gebildet oder angebracht wird, kann hier auch in der Bedeutung verwendet werden, dass das Bauteil, das Element oder die Materialschicht „indirekt auf“ der betroffenen Oberfläche angebracht (z.B. platziert, gebildet, abgeschieden usw.) wird, wobei zusätzliche Bauteile, Elemente oder Schichten zwischen der betroffenen Oberfläche und dem Bauteil, dem Element oder der Materialschicht angebracht werden.
  • Außerdem können die Begriffe „senkrecht“ und „parallel“ hier in Bezug auf eine relative Orientierung von zwei oder mehr Komponenten verwendet werden. Es ist selbstverständlich, dass diese Begriffe nicht unbedingt bedeuten, dass die festgelegte geometrische Beziehung in einem perfekten geometrischen Sinne verwirklicht wird. Stattdessen müssen in diesem Zusammenhang Herstellungstoleranzen der betroffenen Komponenten berücksichtigt werden. Wenn zum Beispiel zwei Oberflächen eines Verkapselungsmaterials eines Halbleitergehäuses so spezifiziert werden, dass sie senkrecht (oder parallel) zueinander liegen, kann ein aktueller Winkel zwischen diesen Oberflächen von einem genauen Wert von 90 (oder 0) Grad um einen Abweichungswert abweichen, der insbesondere von den Toleranzen abhängig ist, die typischerweise auftreten, wenn Techniken zum Herstellen eines Gehäuses angewandt werden, das aus dem Verkapselungsmaterial gefertigt wird.
  • Hier werden unter anderem Halbleiterchipgehäuse beschrieben die einen oder mehrere Halbleiterchips enthalten. Insbesondere können ein oder mehrere Leistungshalbleiterchips eingebunden sein. Leistungshalbleiterchips können zum Beispiel als Leistungs-Isolierschicht-Feldeffekttransistoren (Power Metal Insulator Semiconductor Field Effect Transistors, Leistungs-MISFETs) Leistungs-Metall-Oxid-Halbleiter-Feldeffekttransistoren (Power Metal Oxide Semiconductor Field Effect Transistors, Leistungs-MOSFETs), Bipolartransistoren mit isolierter Gate-Elektrode (Insulated Gate Bipolar Transistors, IGBTs), Sperrschicht-Feldeffekttransistoren (Junction Gate Field Effect Transistors, JFETs), Transistoren mit hoher Elektronenbeweglichkeit (High Electron Mobility Transistors, HEMTs), Leistungsbipolartransistoren oder Leistungsdioden wie z.B. PIN-Dioden oder Schottky-Dioden konfiguriert sein.
  • Die hier beschriebenen Halbleiterchipgehäuse können einen oder mehrere integrierte Logikschaltkreise umfassen, um den (die) Leistungshalbleiterchip(s) zu steuern. Der integrierte Logikschaltkreis kann einen oder mehrere Treiberschaltkreise umfassen, um einen oder mehrere der Leistungshalbleiterchips anzutreiben. Der integrierte Logikschaltkreis kann z.B. eine Mikrosteuereinheit sein, die z.B. Speicherschaltkreise, Pegelumsetzer usw. umfasst.
  • Leistungshalbleiterchips können z.B. eine vertikale Struktur aufweisen, das heißt, dass die Halbleiterchips so hergestellt werden können, dass elektrische Ströme in einer Richtung senkrecht zu den Hauptflächen der Halbleiterchips fließen können. Ein Halbleiterchip, der eine vertikale Struktur aufweist, besitzt Elektroden auf seinen beiden Hauptflächen, dies bedeutet auf der Oberseite und der Unterseite. Bei vertikalen Vorrichtungen können die Source-Kontaktelektrode und die Gate-Kontaktelektrode eines Leistungs-MISFET oder eines Leistungs-MOSFET oder eines Leistungs-JFET oder eines HEMT beispielhaft auf einer Hauptfläche angebracht sein, während die Drain-Kontaktelektrode des Leistungs-MISFET oder des Leistungs-MOSFET oder des Leistungs-JFET oder des HEMT auf der anderen Hauptfläche angeordnet sein kann. In analoger Weise können bei vertikalen Bipolartransistorvorrichtungen die Emitter-Kontaktelektrode und die Gate-Kontaktelektrode eines Leistungs-JGBT auf einer Hauptfläche angeordnet sein, während die Kollektor-Kontaktelektrode des Leistungs-JGBT auf der anderen Hauptfläche angeordnet sein kann. Im Fall einer Leistungsdiode kann die Anodenkontaktelektrode auf einer Hauptfläche angeordnet sein, während die Kathodenkontaktelektrode der Leistungsdiode auf der anderen Hauptfläche angeordnet sein kann.
  • Halbleiterchipgehäuse, die Halbleiterchips enthalten, die eine horizontale Struktur aufweisen, können einbezogen werden. Ein Halbleiterchip, der eine horizontale Struktur aufweist, weist Chipelektroden nur auf einer seiner beiden Hauptflächen z.B. auf seiner aktiven Oberfläche auf. Chips mit integrierten Logikschaltkreisen sowie Leistungshalbleiterchips (z.B. Leistungs-MISFETs oder Leistungs-MOSFETs oder Leistungs-JFETs oder Leistungs-HEMTs) können eine horizontale Struktur aufweisen.
  • Die Halbleiterchips können aus einem spezifischen Halbleitermaterial wie zum Beispiel Si, SiC, SiGe, GaAs, GaN usw. hergestellt sein und außerdem können sie anorganische und/oder organische Materialien enthalten, die keine Halbleiter sind. Die Halbleiterchips können von unterschiedlicher Art sein und sie können mit unterschiedlichen Technologien hergestellt sein.
  • Die Halbleiterchips können Elektroden (Chipkontaktflächen) aufweisen, die ein Herstellen eines elektrischen Kontakts mit den in den Halbleiterchips enthaltenen integrierten Schaltkreisen erlauben. Die Elektroden können eine oder mehrere Metallschichten umfassen, die auf das Halbleitermaterial der Halbleiterchips appliziert werden. Die Metallschichten können in einer beliebigen gewünschten geometrischen Form und aus einer beliebigen gewünschten Materialzusammensetzung hergestellt werden. Die Metallschichten können zum Beispiel die Form einer Schicht oder einer Anschlussfläche haben, die einen Bereich abdeckt. Beispielsweise kann jedes gewünschte Metall, das in der Lage ist, eine Lötverbindung oder eine Diffusionslötverbindung zu bilden, wie zum Beispiel Cu, Ni, NiSn, Au, Ag, Pt, Pd, In, Sn und eine Legierung aus einem oder mehreren dieser Metalle als das Material verwendet werden. Die Metallschichten müssen weder homogen sein noch aus einem einzigen Material hergestellt sein, das heißt, dass verschiedene Zusammensetzungen und Konzentrationen der in den Metallschichten enthaltenen Materialien möglich sind.
  • Die hier beschriebenen Halbleiterchipgehäuse umfassen einen Träger und mindestens einen Halbleiterchip, der über dem Träger angeordnet ist und/oder auf ihm montiert ist. Bei einer oder mehreren Ausführungsformen kann der Träger eine oder mehrere Chipinseln (Die-Pads) z.B. eines Leiterrahmens umfassen. Jede Chipinsel kann als ein Chipträger dienen. Die hier beschriebenen Halbleiterchipgehäuse können außerdem elektrische Kontaktelemente umfassen, die mit dem (den) Halbleiterchip(s) elektrisch verbunden sind. Die elektrischen Kontaktelemente können ein oder mehrere Anschlusselemente des Leiterrahmens umfassen. Die Anschlusselemente können aus einem Verkapselungskörper herausragen und können externe Anschlüsse des Halbleiterchipgehäuses bilden. Dies bedeutet, dass eine oder mehrere Ausführungsformen des hier beschriebenen Halbleiterchipgehäuses einen bedrahteten Chipträger (Leaded Chip Carrier, LCC) insbesondere einen Leiterrahmen umfassen können, der für eine Oberflächenmontagetechnologie (Surface Mount Technology, SMT) konfiguriert ist.
  • Der Chipträger und der eine oder die mehreren Halbleiterchips können mindestens teilweise von einem Verkapselungsmaterial umgeben sein oder in dieses eingebettet sein, das einen Verkapselungskörper bildet. Das Verkapselungsmaterial kann ein elektrisch isolierendes Material sein und kann ein wärmehärtendes Material oder ein thermoplastisches Material umfassen oder sein. Ein wärmehärtendes Material kann z.B. auf der Basis eines Epoxidharzes eines Siliziumharzes oder eines Acrylharzes hergestellt sein. Ein thermoplastisches Material kann z.B. ein oder mehrere Materialien umfassen, die ausgewählt werden aus einer Gruppe, die aus Polyetherimid(PEI), Polyethersulfon (PES), Polyphenylensulfid (PPS), Polyamidimid (PAI) und Polyethylenterephthalat (PET) besteht. Die thermoplastischen Materialien werden durch die Anwendung von Druck und Wärme während des Formens oder Laminierens geschmolzen und und sie härten (reversibel) beim Kühlen und bei einer Druckentlastung.
  • Das Verkapselungsmaterial kann ein Polymermaterial z.B. ein duroplastisches Polymermaterial umfassen oder sein. Das Verkapselungsmaterial kann mindestens eine aus einem gefüllten oder ungefüllten Spritzgussmaterial, einem gefüllten oder ungefüllten thermoplastischen Material, einem gefüllten oder ungefüllten wärmehärtenden Material, einem gefüllten oder ungefüllten Laminat, einem faserverstärkten Laminat, einem faserverstärkten Polymerlaminat, und einem faserverstärkten Polymerlaminat mit Füllstoffpartikeln umfassen oder sein.
  • Das Verkapselungsmaterial kann über dem einen oder den mehreren Halbleiterchips und z.B. dem Träger z.B. durch ein Gießen oder Laminieren appliziert werden.
  • Im ersten Fall, d.h., wenn das Verkapselungsmaterial ein Spritzgussmaterial ist, können verschiedene Techniken wie z.B. Formpressen, Spritzgießen, Pulverschmelzverfahren, Nasspressen oder filmunterstütztes Formen (Film-Assisted Molding, FAM) verwendet werden, um den Verkapselungskörper zu bilden.
  • Das Spritzgussmaterial wird appliziert um Halbleiterchips und den (die) Träger zu überspritzen, auf den (die) die Halbleiterchips montiert sind. Mindestens ein Teil einer von den Halbleiterchips abgewandten Oberfläche des Trägers kann von dem Verkapselungskörper freigelassen werden und als eine Grenzfläche zur Wärmeableitung dienen.
  • Bei dem zweiten Fall, d.h., wenn das Verkapselungsmaterial aus einem Laminiermaterial hergestellt ist, kann das Verkapselungsmaterial die Form eines Teils einer Schicht z.B. eines Teils einer dünnen Platte oder einer Folie aufweisen, der oder die über die Halbleiterchips und über den Chipträger laminiert werden, auf dem die Halbleiterchips montiert sind. Wärme und Druck können während einer Zeitdauer angewandt werden, die geeignet ist, um den Teil einer Folie oder einer dünnen Platte an der darunterliegenden Struktur zu befestigen. Während des Laminierens ist die elektrisch isolierende Folie oder dünne Platte in der Lage zu fließen (d.h. sie ist in einem plastischen Zustand), was dazu führt, dass die Spalten zwischen dem (den) Halbleiterchip(s) und/oder anderen topologischen Strukturen mit dem Polymermaterial der elektrisch isolierenden Folie oder dünnen Platte gefüllt werden. Die elektrisch isolierende Folie oder dünne Platte kann ein beliebiges geeignetes thermoplastisches oder wärmehärtendes Material umfassen oder daraus bestehen. Bei verschiedenen Ausführungsformen kann die isolierende Folie oder dünne Platte ein Prepreg (kurz für vorimprägnierte Fasern) umfassen oder sein, das heißt, dass sie aus einer Kombination aus einer Fasermatte, zum Beispiel aus Glas- oder Kohlenstofffasern, und einem Harz zum Beispiel einem wärmehärtenden oder einem thermoplastischen Material hergestellt ist. Prepreg-Materialien werden typischerweise verwendet, um gedruckte Leiterplatten (Printed Circuit Boards, PCBs) herzustellen. Auch bei Laminatgehäusen kann wieder mindestens ein Teil einer von den Halbleiterchips abgewandten Oberfläche des Trägers von dem Verkapselungskörper freigelassen werden und als eine Grenzfläche zur Wärmeableitung dienen.
  • Eine oder mehrere Leistungshalbleitervorrichtungen können monolithisch in jeden Halbleiterchip integriert sein. Eine Leistungshalbleitervorrichtung kann z.B. ein Transistor z.B. ein beliebiger oben beschriebener Typ eines Transistors sein.
  • Ein hier offenbartes Halbleiterchipgehäuse kann einen Halbbrückenschaltkreis umfassen, der einen oder mehrere High-Side-Transistoren, einen oder mehrere Low-Side-Transistoren und optional eine integrierte Logikschaltung aufweisen kann. Die integrierte Logikschaltung kann optional eine oder eine Vielzahl von Transistortreiberschaltungen aufweisen.
  • Ein hier offenbarter Halbbrückenschaltkreis kann z.B. in einem elektronischen Schaltkreis zum Wandeln einer Gleichspannung oder einer Wechselspannung in Gleichspannungen, sogenannten DC/DC-Wandlern bzw. AC/DC-Wandlern, umgesetzt werden. DC/DC-Wandler können verwendet werden, um eine DC-Eingangsspannung, die von einer Batterie oder einem Akkumulator bereitgestellt wird, in eine DC-Ausgangsspannung zu wandeln, die auf die Nachfrage von nachgeschalteten elektronischen Schaltkreisen abgestimmt ist. Ein hier beschriebener DC/DC-Wandler kann beispielsweise ein Abwärtsregler oder Abwärtswandler sein. AC/DC-Wandler können verwendet werden, um eine AC-Eingangsspannung, die z.B. von einem AC-Stromnetz bereitgestellt wird, in eine DC-Ausgangsspannung zu wandeln, die auf die Nachfrage von nachgeschalteten elektronischen Schaltkreisen abgestimmt ist.
  • Die 1A und 1B stellen ein Beispiel eines Halbleiterchipgehäuses 100 dar. Das Halbleiterchipgehäuse 100 kann einen Träger 110 umfassen. Der Träger 110 weist eine erste Hauptfläche 110a und eine zweite Hauptfläche 110b auf, die gegenüber der ersten Oberfläche 110a liegt. Ein Halbleiterchip 120 ist über der ersten Hauptfläche 110a des Trägers 110 angeordnet. Der Träger 110 kann zum Beispiel eine Chipinsel eines Leiterrahmens sein und der Halbleiterchip 120 kann ein Leistungshalbleiterchip sein.
  • Das Halbleiterchipgehäuse 100 kann außerdem einen Verkapselungskörper 140 umfassen. Der Verkapselungskörper 140 kann eine erste Hauptfläche 140a, eine zweite Hauptfläche 140b und mindestens vier Seitenflächen 140.1, 140.2, 140.3 und 140.4 umfassen. Die erste und die zweite Hauptfläche 140a, 140b und die Seitenflächen 140.1, 140.2, 140.3 und 140.4 können zum Beispiel so angeordnet sein, dass der Verkapselungskörper 140 die Form eines rechteckigen Quaders aufweist.
  • Der Verkapselungskörper 140 kann den Halbleiterchip 120 teilweise oder ganz einkapseln. Außerdem kann der Verkapselungskörper 140 den Träger 110 mindestens teilweise abdecken. Der Verkapselungskörper 140 kann beispielsweise die erste Hauptfläche 110a des Trägers 110 teilweise oder ganz abdecken und kann die Seitenflächen des Trägers 110 teilweise oder ganz abdecken. Die zweite Hauptfläche 110b des Trägers 110 kann jedoch von dem Verkapselungskörper teilweise oder vollständig unbedeckt bleiben. Dies bedeutet, dass die zweite Hauptfläche 110b des Trägers 110, die der ersten Hauptfläche 110a gegenüberliegt, auf welcher der Halbleiterchip 120 montiert ist, teilweise oder vollständig von dem Verkapselungskörper 140 freigelassen werden kann.
  • Das Halbleiterchipgehäuse 100 kann außerdem erste elektrische Kontaktelemente 150 und zweite elektrische Kontaktelemente 160 umfassen. Die ersten elektrischen Kontaktelemente 150 sind mit dem Halbleiterchip 120 elektrisch verbunden (die Verbindung wird in 1A nicht gezeigt) und sie ragen durch die erste Seitenfläche 140.1 des Verkapselungskörpers 140 aus dem Verkapselungskörper 140 heraus. Auf ähnliche Weise sind die zweiten elektrischen Kontaktelemente 160 mit dem Halbleiterchip 120 elektrisch verbunden (die Verbindung wird in 1A nicht gezeigt) und sie ragen durch die zweite Seitenfläche 140.2 des Verkapselungskörpers 140, die der ersten Seitenfläche 140.1 gegenüberliegt, aus dem Verkapselungskörper 140 heraus. Es wird darauf hingewiesen, dass die dritte Seitenfläche 140.3 und die vierte Seitenfläche 140.4 des Verkapselungskörpers 140 frei von elektrischen Kontaktelementen sein können.
  • Die zweite Hauptfläche 110b des Trägers 110 und die zweite Hauptfläche 140b des Verkapselungskörpers 140 können in einer gemeinsamen Ebene angeordnet sein. Die ersten elektrischen Kontaktelemente 150 und die zweiten elektrischen Kontaktelemente 160 können in einer Ebene aus dem Verkapselungskörper 140 hinausragen, die parallel zu und in einem Abstand von der gemeinsamen Ebene liegt.
  • Wie in 1A gezeigt wird, umfassen die ersten elektrischen Kontaktelemente 150 eine erste Gruppe von ersten elektrischen Kontaktelementen 150.1, 150.2, 150.3 und eine zweite Gruppe der ersten elektrischen Kontaktelemente 150.4, 150.5, 150.6. Ein Abstand zwischen benachbarten ersten elektrischen Kontaktelementen 150.1, 150.2, 150.3 der ersten Gruppe ist P und die benachbarten ersten elektrischen Kontaktelemente 150.4, 150.5, 150.6 der zweiten Gruppe der ersten elektrischen Kontaktelemente 150 können durch den gleichen Abstand P voneinander getrennt sein.
  • Die erste Gruppe der ersten elektrischen Kontaktelemente 150.1 ist durch einen Abstand D von den ersten elektrischen Kontaktelementen 150.4, 150.5, 150.6 der zweiten Gruppe der ersten elektrischen Kontaktelemente 150 getrennt. Der Abstand D ist größer als der Abstand P. Wie in 1A dargestellt wird, werden die Abstände D und P zwischen den Zentralachsen der ersten elektrischen Kontaktelemente 150 gemessen.
  • Die zweiten elektrischen Kontaktelemente 160 können in einer ähnlichen Weise wie die ersten elektrischen Kontaktelemente 150 angeordnet sein. Zum Vermeiden einer Wiederholung wird auf die obige Beschreibung Bezug genommen, die analog auf die zweiten elektrischen Kontaktelemente 160 angewandt werden kann, die in der zweiten Seitenfläche 140.2 angeordnet sind. Dies bedeutet, dass eine erste Gruppe von zweiten elektrischen Kontaktelementen 160.1, 160.2, 160.3 von einer zweiten Gruppe von zweiten elektrischen Kontaktelementen 160.4, 160.5, 160.6 durch einen Abstand D` voneinander getrennt sind, wobei ein Abstand zwischen benachbarten zweiten elektrischen Kontaktelementen 160.1, 160.2, 160.3 und 160.4, 160.5, 160.6 in jeder Gruppe P` sein kann. D' kann gleich oder größer als P' sein. Dies bedeutet, dass im Gegensatz zu den ersten elektrischen Kontaktelementen 150, bei denen D immer größer als P ist, die zweiten elektrischen Kontaktelemente 160 alle optional mit einem gleichen Abstand P' (der dann gleich D` ist) voneinander angeordnet sein können.
  • Allgemein kann D' gleich oder verschieden von P` sein, P kann gleich oder verschieden von P' und die Anzahl von ersten elektrischen Kontaktelementen 150 der ersten Gruppe und/oder der zweiten Gruppe kann gleich oder verschieden von der Anzahl von zweiten elektrischen Kontaktelementen 160 der ersten Gruppe und/bzw. der zweiten Gruppe sein. Bei verschiedenen Ausführungsformen ist jedoch P gleich P' und/oder D ist gleich D` und/oder die Anzahl der ersten und die Anzahl der zweiten elektrischen Kontaktelemente 150, 160 sind gleich.
  • S1 stellt eine Symmetrielinie der Grundfläche (Footprint) des Halbleiterchipgehäuses dar, wie in 1A dargestellt wird. Da das Halbleiterchipgehäuse 100 z.B. eine Oberflächenmontagevorrichtung (Surface Mounting Device, SMD) ist, kann S1 eine Symmetrielinie einer SMD-Grundfläche darstellen. Die Symmetrielinie S1 erstreckt sich senkrecht zur ersten Seitenfläche 140,1 und senkrecht zur zweiten Seitenfläche 140.2. Die Symmetrielinie S1 schneidet die erste Seitenfläche 140.1 und die zweite Seitenfläche 140.2 in der Mitte ihrer jeweiligen Längsdimensionen (die typischerweise die gleiche Länge aufweisen), das heißt in der Mitte des Abstands D bzw. in der Mitte des Abstands D'. Die Grundfläche (Footprint) des Halbleiterchipgehäuses 100 wird durch den Umriss des Halbleiterchipgehäuses 100 definiert, der durch die Seitenflächen 140,1 bis 140.4 und durch die Umrisse der ersten und der zweiten elektrischen Kontaktelemente 150 bzw. 160 dargestellt wird.
  • Der Abstand D kann ein ganzzahliges Vielfaches des Abstands P sein. Außerdem kann der Abstand D/2 gleich einem Abstand E sein, wie er zwischen dem seitlich äußersten ersten elektrischen Kontaktelement 150.1 und der dritten Hauptfläche 140.3 (d.h. von einer Ecke) des Verkapselungskörpers 140 gemessen wird. Außerdem kann das gegenüberliegende seitlich äußerste erste elektrische Kontaktelement 150.6 in einem Abstand von der vierten Seitenfläche 140.4 (d.h. von der gegenüberliegenden Ecke) des Verkapselungskörpers 140 durch den gleichen Abstand E getrennt sein.
  • Analog kann die gleiche Dimensionsbeziehung für die zweiten elektrischen Kontaktelemente 160 an der zweiten Seitenfläche 140.2 des Verkapselungskörpers 140 optional angewandt werden. Dies bedeutet, dass D`/2 gleich E' sein kann, wie sowohl zwischen dem zweiten elektrischen Kontaktelement 160.1 und der dritten Hauptfläche 104.3 als auch zwischen dem zweiten elektrischen Kontaktelement 160.6 und der vierten Hauptfläche 140.4 gemessen wird, wie in 1A dargestellt wird.
  • Als eine Folge der Symmetrielinie S1 weist das Halbleiterchipgehäuse 100 ein „selbstähnliches“ Merkmal hinsichtlich eines wiederkehrenden (sich wiederholenden) Grundflächenmusters auf. Dies bedeutet, dass ein oberer Grundflächenabschnitt, der die dritte Seitenfläche 140.3, die ersten elektrischen Kontaktelemente 150.1, 150.2, 150.3 und die zweiten elektrischen Kontaktelemente 160.1, 160.2, 160.3 umfasst, (unterhalb der Symmetrielinie S1) in einem unteren Grundflächenabschnitt wiederkehrt, der die vierte Seitenfläche 140.4, die ersten elektrischen Kontaktelemente 150.4, 150.5, 150.6 und die zweiten elektrischen Kontaktelemente 160.4, 160.5, 160.6 umfasst. Mit anderen Worten kann jeder der oben erwähnten Grundflächenabschnitte als eine elementare Grundflächeneinheit angesehen werden, die wiederholt wird, um ein „hochskaliertes“ Halbleiterchipgehäuse 100 gemäß den hier beschriebenen Ausführungsformen zu bilden.
  • Es wird darauf hingewiesen, dass dieses Konzept einer elementaren Grundflächeneinheit oder eines elementaren Grundflächenmusters, das, wie hier beschrieben wird, durch Wiederholung größere Grundflächenstrukturen von Halbleiterchipgehäusen einrichtet, bis auf N Wiederholungen erweitert werden kann, wobei N gleich oder größer als zwei ist. Wenn N zum Beispiel drei ist, würde die vierte Seitenfläche eine weitere Symmetrielinie ähnlich wie die Symmetrielinie S1 bilden, und ein weiterer Grundflächenabschnitt mit den gleichen Dimensionsspezifikationen wie der untere Grundflächenabschnitt würde das Gehäuse an dieser Symmetrielinie fortsetzen, um ein Gehäuse zu bilden, das drei wiederkehrende elementare Grundflächenabschnitte aufweist (siehe auch die 10A, 10B, 11, wie sie weiter unten erläutert werden). Obwohl das in 1A gezeigte Beispiel N = 2 verwendet, sind mit anderen Worten auch größere Gehäuse mit N > 2 realisierbar.
  • Es gibt eine Anzahl von Vorzügen eines Gehäusegestaltungskonzepts, wie es oben erläutert wurde: Als Erstes kann ein Designer von Anwendungsplatinen wie z.B. ein PCB-Designer den elementaren Grundflächenabschnitt als ein zusammengesetztes Muster für ein Platinen-Layout verwenden. Dies bedeutet, dass sich der PCB-Designer auf die universelle regelmäßige Wiederholung des Grundflächenmusters verlassen kann, das z.B. durch den Abstand P und/oder den Abstand D gegeben ist. Bei vielen Anwendungsfällen müssen eine Anzahl von Halbleiterchipgehäusen nebeneinander auf eine PCB montiert werden. Da der elementare Grundflächenabschnitt wiederholt wird, kann der PCB-Designer, wenn die Anzahl der auf der PCB nebeneinander anzuordnenden Gehäuse vergrößert wird, ein vorbestimmtes Grundflächenmuster verwenden, bevor er z.B. über die Anzahl und Größen der auf die PCB zu montierenden Halbleiterchipgehäuse entscheidet. In diesem Zusammenhang bedeutet die Größe eines Halbleiterchipgehäuses einfach die Anzahl N von elementaren Grundflächenabschnitten (Footprint-Abschnitte), die in das Gehäuse aufgenommen werden.
  • Ganz allgemein kann der wiederkehrende Grundflächenabschnitt einen Designstandard oder eine Designregel für das PCB-Layout einrichten. Die Designregel kann zumindest für PCB-Gebiete anwendbar sein, die für Halbleiterchipgehäuse mit einer spezifischen elektrischen Funktionalität z.B. für Leistungsschalter vorgesehen sind. Dieser Designstandard oder diese Designregel kann das PCB-Schaltkreislayout vor Ort beim Benutzer (Kunden) erheblich vereinfachen.
  • Zweitens kann das Verwenden eines wiederkehrenden elementaren Grundflächenmusters (wobei mindestens zwei dieser Muster in einem Halbleiterchipgehäuse zusammengefügt werden) substanzielle Kosteneinsparungen am Standort des Halbleiterchipgehäuseherstellers bereitstellen. Viele Halbleiterchipgehäuse werden auf der Grundlage eines Leiterrahmens hergestellt. Vor dem Teilen in einzelne Halbleiterchipgehäuse enthält dieser Leiterrahmen typischerweise wiederkehrende Leiterrahmenmuster, wobei jedes Leiterrahmenmuster eine oder mehrere Chipinseln (Die-Pads) umfasst, die von einer Matrix von Anschlusselementen umgeben sind. Gemäß einigen hier beschriebenen Ausführungsformen sind die Anschlusselemente des Leiterrahmens ausschließlich entlang den Längsseiten des Leiterrahmens angeordnet. Dies und das Konzept eines elementaren wiederkehrenden Grundflächenmusters in der Längsdimension erlauben es, Halbleiterchipgehäuse verschiedener Größen (d.h. Halbleiterchipgehäuse, die eine variable Anzahl von elementaren Grundflächenabschnitten und/oder ersten und/oder zweiten elektrischen Anschlüsse umfassen) mit der virtuell gleichen Herstellungsausrüstung zu fertigen. Die Halbleitergehäusegröße kann einfach auf größere Gehäusegrößen hochskaliert werden, indem ein Verkapselungskörper auf mehr als ein Leiterrahmenmuster z.B. auf 2, 3, ... aufeinanderfolgende Leiterrahmenmuster angewandt wird. Jedes auf diese Weise von einem Verkapselungskörper umschlossene Leiterrahmenmuster wird dann in einen elementaren Grundflächenabschnitt und/oder eine Gruppe von ersten und/oder zweiten elektrischen Anschlüssen umgewandelt, wie oben dargestellt wird. Durch das Verwenden dieses Konzepts sind nur geringe konstruktive Anpassungen erforderlich, um die Herstellungsausrüstung zu ändern oder neu auszurüsten, wenn die Produktion von einer Gehäusegröße auf eine andere Gehäusegröße verändert wird. Insbesondere die Dimensionen P, P' und/oder D, D' und/oder E, E' bleiben unverändert ungeachtet der Größe des herzustellenden Gehäuses (z.B. hinsichtlich der Wiederholungsanzahl N der Grundflächenmuster).
  • 2 stellt schematisch eine Querschnittsseitenansicht eines beispielhaften Halbleiterchipgehäuses 200 dar. Das Halbleiterchipgehäuse 200 kann als eine detailliertere Darstellung des Halbleiterchipgehäuses 100 verstanden werden und daher wird die Beschreibung von Elementen, die jenen entsprechen, die in den 1A und 1B gezeigt werden, der Kürze halber weggelassen.
  • Wie in 2 dargestellt wird, kann die erste Hauptfläche 140a die Unterseite des Halbleiterchipgehäuses 200 sein und die zweite Hauptfläche 140b kann die Oberseite des Halbleiterchipgehäuses 200 sein. Die ersten und die zweiten elektrischen Kontaktelemente 150, 160 sind nach unten in Richtung der ersten Hauptfläche 140a gebogen. Insbesondere die ersten elektrischen Kontaktelemente 150 können Bondabschnitte 250 umfassen, die eine Bondfläche 250a aufweisen, und die zweiten elektrischen Kontaktelemente 160 können Bondabschnitte 260 umfassen, die eine Bondfläche 260a aufweisen. Die Bondflächen 250a, 260a und die erste Hauptfläche 140a des Verkapselungskörpers 140 können in einer im Wesentlichen gemeinsamen Ebene angeordnet sein. In diesem Fall ist die erste Hauptfläche 140a dafür vorgesehen einer Anwendungsplatine zugewandt zu sein, auf die das Halbleiterchipgehäuse 200 montiert werden soll.
  • Die ersten elektrischen Kontaktelemente 150 sind z.B. integraler Bestandteil des Trägers 110, der z.B. eine Chipinsel (Die-Pad) eines Leiterrahmens ist. Der Halbleiterchip 120 kann ein Leistungshalbleiterchip mit z.B. einer Lastelektrode (z.B. einer Drain- oder Kollektor-Elektrode) sein, die auf den Träger 110 montiert ist und mit diesem elektrisch verbunden ist.
  • Die zweiten elektrischen Kontaktelemente 160 können z.B. von dem Träger 110 getrennt sein. Sie können mit dem Halbleiterchip 120 durch Drahtbondverbindungen 210 oder andere elektrische Verbindungselemente verbunden sein. Wie weiter unten beschrieben wird, können zwischen einem oder mehreren zweiten elektrischen Kontaktelementen 160 und z.B. einer Lastelektrode (z.B. einer Source- oder Emitter-Elektrode) des Halbleiterchips 120 und zwischen einem oder mehreren zweiten elektrischen Kontaktelementen 160 und z.B. einer Steuerelektrode (z.B. einer Gate- oder Basis-Elektrode) des Halbleiterchips 120 Verbindungen hergestellt werden. Auf ähnliche Weise ist es in der gesamten Beschreibung möglich, dass die zweiten elektrischen Kontaktelemente 160 integraler Bestandteil des Trägers 110 sind, während die ersten elektrischen Kontaktelemente 150 von dem Träger getrennt sind (in diesem Fall werden die ersten elektrischen Kontaktelemente durch die Kontaktelemente 160 repräsentiert, während die zweiten elektrischen Kontaktelemente durch die Kontaktelemente 150 repräsentiert werden).
  • 3 stellt schematisch eine Querschnittsseitenansicht eines Beispiels eines Halbleiterchipgehäuses 300 dar. Bei dem Halbleiterchipgehäuse 300 ist die erste Hauptfläche 140a die Oberseite des Halbleiterchipgehäuses 300 und die zweite Hauptfläche 140b ist die Unterseite des Halbleiterchipgehäuses 300. Dies bedeutet, dass die ersten elektrischen Kontaktelemente 150 nach unten in Richtung der zweiten Hauptfläche 140b gebogen sind, um einen Bondabschnitt 350 mit einer Bondfläche 350a aufzuweisen, die z.B. im Wesentlichen koplanar mit der zweiten Hauptfläche 140b sein können, und dass die zweiten elektrischen Kontaktelemente 160 nach unten in Richtung der zweiten Hauptfläche 140b gebogen sind, um einen Bondabschnitt 360 mit einer Bondfläche 360a aufzuweisen, die z.B. im Wesentlichen koplanar mit der zweiten Hauptfläche 140b des Verkapselungskörpers 140 sein können.
  • Ein weiterer Unterschied zwischen dem Halbleiterchipgehäuse 200 und dem Halbleiterchipgehäuse 300 ist, dass in dem Halbleiterchipgehäuse 200, die Wärme an einer Gehäusefläche abgeleitet wird, die der Montagefläche (d.h. der ersten Hauptfläche 140a) des Gehäuses gegenüberliegt, während in dem Halbleiterchipgehäuse 300 die Wärme an der Montagefläche (d.h. der zweiten Hauptfläche 140b) des Halbleiterchipgehäuses 300 abgeleitet wird. In beiden Fällen kann eine (nicht gezeigte) Wärmesenke bereitgestellt werden und konfiguriert sein, um mit der freigelassenen Oberfläche 110b des Trägers 110 mechanisch verbunden zu werden.
  • Die übrigen Merkmale des Halbleiterchipgehäuses 300 können ähnlich wie oder identisch mit den entsprechenden Merkmalen der Halbleiterchipgehäuse 100, 200 sein und die Wiederholungen werden hier der Kürze halber weggelassen.
  • 4A stellt die Grundfläche eines Halbleiterchipgehäuses 400 dar. Das Halbleiterchipgehäuse 400 kann identisch mit dem Halbleiterchipgehäuse 100 sein, mit der Ausnahme, dass das Halbleiterchipgehäuse 100 ein Beispiel darstellt, bei dem jede Gruppe von ersten elektrischen Kontaktelementen 150 und jede Gruppe von zweiten elektrischen Kontaktelementen 160 drei Kontaktelemente umfasst, während in dem Halbleiterchipgehäuse 400 jede dieser Gruppen von elektrischen Kontaktelementen beispielhaft fünf elektrische Kontaktelemente umfasst. Die Anzahl der ersten und/oder zweiten elektrischen Kontaktelemente 150 bzw. 160 kann in jeder Gruppe variieren und ist nicht auf die Anzahl von elektrischen Kontaktelementen von einem der hier dargestellten Beispiele beschränkt.
  • Die verbleibenden Merkmale des Halbleiterchipgehäuses 400 können ähnlich wie oder identisch mit den entsprechende Merkmalen der Halbleiterchipgehäuse 100, 200, 300 sein und die Wiederholungen werden hier der Kürze halber weggelassen.
  • Eine Dimension der Grundfläche des Halbleiterchipgehäuses 400 in Längsrichtung X ist durch die Gehäusedimension von z.B. XP = 16 mm gegeben. Eine Dimension YL der Grundfläche des Halbleiterchipgehäuses 400 in Querrichtung Y kann durch die Ausdehnung des Leiterrahmens definiert werden, die von dem Ende der ersten elektrischen Kontaktelemente 150 zu dem Ende der zweiten elektrischen Kontaktelemente 160 mit z.B. YL = 20,96 mm gemessen wird. Ein Spalt der Dimension G mit z.B. G = 4,34 mm kann zwischen benachbarten ersten elektrischen Kontaktelementen 150 der ersten Gruppe und der zweiten Gruppe bereitgestellt werden und der gleiche Spalt G kann zwischen benachbarten zweiten elektrischen Kontaktelementen 160 der ersten Gruppe und der zweiten Gruppe bereitgestellt werden. Es wird darauf hingewiesen, dass D gleich G plus der Dicke der ersten oder der zweiten elektrischen Kontaktelemente 150, 160 ist, da G nicht zwischen der Achse der elektrischen Kontaktelemente gemessen wird, sondern zwischen ihren gegenüberliegenden Kanten. Alle obigen Figuren sind reine Beispiele und die Dimensionen XP, YL, G und D können gleich oder größer oder kleiner als in diesen Figuren sein, die ihrerseits um plus/minus 80%, 50%, 30% oder 10% variieren können.
  • 4A stellt außerdem den Umriss einer Chipinsel (Die-Pad) 410 dar. Bei diesem Beispiel entspricht die Chipinsel 410 dem Träger 110. Der Umriss der Chipinsel 410 wird durch gestrichelte Linien angezeigt. Die Chipinsel 410 kann eine Länge von z.B. XD = 14,0 mm (oder bei einem weiteren Beispiel von 12,1 mm) in der X-Richtung aufweisen und kann eine Querdimension von z.B. YD = 10,6 mm (oder bei einem weiteren Beispiel von 10,7 mm) in der Y-Richtung aufweisen. Diese Figuren sind wiederum reine Beispiele und die Chipinseldimensionen XD, YD, können gleich oder größer oder kleiner als in diesen Figuren sein, die ihrerseits um plus/minus 80%, 50%, 30% oder 10% variieren können. Dies bedeutet, dass die Chipinsel 410 eine Flächengröße von 148 mm2 (oder bei einem weiteren Beispiel von 129 mm2) mit einer Variation von z.B. ±20% aufweisen kann.
  • In 4A gibt es nur eine durchgehende Chipinsel 410, die in dem Halbleiterchipgehäuse 400 enthalten ist. 4B ist eine Draufsicht auf das Halbleiterchipgehäuse 400 während einer Herstellungsstufe, bei welcher der Halbleiterchip 420 (der dem Halbleiterchip 120 entspricht) bereits auf die Chipinsel 410 montiert ist, aber bevor der Verkapselungskörper angebracht und der Leiterrahmen geteilt wurde. Von daher sind der Rahmen 411 des Leiterrahmens und die Rippen (Traversen) 412 des Leiterrahmens noch vorhanden, welche die Chipinsel 410 an ihrem Ort halten. Der Leiterrahmen kann als ein kontinuierliches Band gestaltet werden, das in der Längs- oder X-Richtung eine wiederkehrende Struktur aufweist, wie in 4B gezeigt wird.
  • 4B stellt außerdem dar, dass nur ein einziger Halbleiterchip 410 auf die eine Chipinsel 410 montiert werden kann. Der einzige Halbleiterchip 420 kann eine Länge von z.B. XC = 14,0 mm in der X-Richtung aufweisen und kann eine Querdimension von z.B. YC = 10,7 mm in der Y-Richtung aufweisen. Somit kann der Halbleiterchip 420 z.B. die Chipinsel 410 vollständig überlagern. Diese Figuren sind reine Beispiele und die Chipinseldimensionen XC, YC können gleich oder größer oder kleiner als in diesen Figuren sein, die ihrerseits um plus/minus 80%, 50%, 30% oder 10% variieren können.
  • Der Halbleiterchip 420 kann z.B. zwei Leistungshalbleitervorrichtungen umfassen, die beide monolithisch in den Halbleiterchip 420 integriert sein können. Eine erste Leistungshalbleitervorrichtung kann der ersten Gruppe von ersten und zweiten elektrischen Kontaktelementen 150, 160 (welches die Gruppe von Kontaktelementen 150, 160 ist, die auf der linken Seite in 4B gezeigt wird) zugeordnet sein, und die zweite Leistungshalbleitervorrichtung kann der zweiten Gruppe von ersten und zweiten elektrischen Kontaktelementen 150, 160 (welches die Gruppe von Kontaktelementen 150, 160 ist, die auf der rechten Seite in 4B gezeigt wird) zugeordnet sein. Wie in 4B dargestellt wird, kann insbesondere die erste Gruppe von Kontaktelementen 150, 160 (Anschlusselementen) z.B. 5 Kontaktelemente 150 umfassen, die alle integraler Bestandteil der Chipinsel 410 sind, und sie kann 5 Kontaktelemente 160 umfassen, wobei z.B. 3 dieser 5 Kontaktelemente 160 zu einem gemeinsamen Anschlusssteg 161.1 kombiniert werden, der von den verbleibenden 2 Kontaktelementen 160.1, 160.2 getrennt ist. Außerdem können der gemeinsame Anschlusssteg 161.1 und die verbleibenden 2 Kontaktelemente 160.1, 160.2 von der Chipinsel 410 getrennt sein. Auf ähnliche Weise kann die zweite Gruppe von Kontaktelementen 150, 160 (Anschlusselementen) z.B. 5 Kontaktelemente 150 umfassen, die alle integraler Bestandteil der Chipinsel 410 sind, und sie kann 5 Kontaktelemente 160 umfassen, wobei z.B. 3 dieser 5 Kontaktelemente 160 zu einem gemeinsamen Anschlusssteg 161.2 kombiniert werden, der von den verbleibenden 2 Kontaktelementen 160.1, 160.2 getrennt ist. Außerdem können der gemeinsame Anschlusssteg 161.2 und die verbleibenden 2 Kontaktelemente 160.1, 160.2 von der Chipinsel 410 getrennt sein.
  • Die erste und die zweite Leistungshalbleitervorrichtung können Leistungsschalter (z.B. Leistungstransistoren) sein. In diesem Fall können die 5 Kontaktelemente 150 von jeder Gruppe, die alle integraler Bestandteil der Chipinsel 410 sind, mit der Drain-Elektrode oder der Kollektor-Elektrode des Leistungstransistors verbunden sein. Die 3 Kontaktelemente 160 von jeder Gruppe, die zu dem Anschlusssteg 161.1 (für die erste Gruppe) oder zu dem Anschlusssteg 161.2 (für die zweite Gruppe) kombiniert werden, können mit der Source-Elektrode oder der Emitter-Elektrode des Leistungstransistors verbunden sein. Das Kontaktelement 160.1 der verbleibenden 2 Kontaktelemente 160,1, 160,2 kann z.B. mit der Gate- oder Basis-Elektrode des Leistungstransistors verbunden sein und das Kontaktelement 160.2 kann z.B. ein Erfassungsanschluss sein, die mit der Source- oder Emitter-Elektrode des Leistungstransistors verbunden ist. Eine adäquate Verdrahtung, die diese elektrischen Verbindungen bildet, wird weder in 4B noch in den folgenden 5B, 6B und 7B, aber in den 8B, 9, 10B und 11 gezeigt.
  • Es wird darauf hingewiesen, dass die erste und die zweite Leistungshalbleitervorrichtung die gleiche oder eine unterschiedliche Funktionalität aufweisen können. Wenn sie die gleiche Funktionalität aufweisen (z.B. beide Leistungsschalter sind), stellt die Symmetrielinie S1 auch eine Symmetrielinie hinsichtlich der Gehäusefunktionalität dar. Dies bedeutet, dass das Konzept eines wiederkehrenden elementaren Grundflächenmusters hinsichtlich der Grundflächengeometrie dann auch auf die Funktionsebene des Gehäuses übertragen wird.
  • 5A stellt eine Grundfläche eines Halbleiterchipgehäuses 500 dar. Das Halbleiterchipgehäuse 500 kann identisch mit dem Halbleiterchipgehäuse 400 sein, mit der Ausnahme, dass das Gehäuse 500 zwei getrennte Chipinseln (Die-Pads) 510.1, 510.2 anstatt einer Chipinsel (Die-Pad) 410 umfasst, wie in 4A beispielhaft gezeigt wird. Die Symmetrielinie S1 stellt eine Symmetrielinie hinsichtlich der Grundflächengeometrie und auch hinsichtlich der Chipinseln 510.1, 510.2 und außerdem hinsichtlich der gesamten Leiterrahmengeometrie dar.
  • Jede der beiden Chipinseln (Die-Pads) 510.1, 510.2 kann eine Länge von XD = 5,0 mm in X-Richtung aufweisen und sie kann eine Querdimension von YD = 10,6 mm in Y-Richtung aufweisen. Diese Figuren sind reine Beispiele und die Chipinseldimensionen XD, YD, können gleich oder größer oder kleiner als in diesen Figuren sein, die ihrerseits um plus/minus 80%, 50%, 30% oder 10% variieren können.
  • 5B ist eine Draufsicht auf das Halbleiterchipgehäuse 500 ähnlich wie die Ansicht in 4A. Wie in 5B offensichtlich ist, sind in dem Gehäuse 500 zwei Halbleiterchips 520.1, 520.2 enthalten. Der erste Halbleiterchip 520.1 ist auf die erste Chipinsel 510.1 montiert und kann diese z.B. vollständig überlagern und der zweite Halbleiterchip 520.2 ist auf die zweite Chipinsel 510.2 montiert und kann diese z.B. vollständig überlagern. Der erste Halbleiterchip 520.1 und der zweite Halbleiterchip 520.2 sind nebeneinander hinsichtlich einer X-Richtung angeordnet, die der Richtung der ersten Seitenfläche 140.1 und der zweiten Seitenfläche 140.2 des Verkapselungskörpers 140 entspricht.
  • Sowohl der erste Halbleiterchip 520.1 als auch der zweite Halbleiterchip 520.2 können jeweils eine Halbleitervorrichtung umsetzen, die monolithisch in jeden der Halbleiterchips 520.1 bzw. 520.2, integriert sein können. Diese zwei Halbleitervorrichtungen können die gleichen oder unterschiedliche elektrische Funktionalitäten aufweisen. Wenn ihre Funktionalitäten gleich sind, stellt die Symmetrielinie S1 eine Symmetrielinie hinsichtlich der Grundflächengeometrie, hinsichtlich der Chipinseln 510.1, 510.2 z.B. hinsichtlich der gesamten Leiterrahmengeometrie und hinsichtlich der Funktionalität dar.
  • 6 stellt eine Draufsicht auf ein Halbleiterchipgehäuse 600 dar. Das Halbleiterchipgehäuse 600 ist identisch mit dem Halbleitergehäuse 500, mit der Ausnahme, dass der zweite Halbleiterchip 520.2 um 180° gedreht ist. Infolgedessen sind die Anschlussabschnitte (z.B. der Anschlusssteg 161.2) der Kontaktelemente 150, 160 der zweiten Gruppe um 180° gedreht. Die Symmetrielinie ist nicht länger eine Leiterrahmensymmetrielinie. Sie kann gegebenenfalls eine Symmetrielinie hinsichtlich der Funktionalität bleiben.
  • Die 7A und 7B stellen ein weiteres Beispiel eines Halbleiterchipgehäuses 700 dar. Das Halbleiterchipgehäuse 700 kann ähnlich wie das Halbleiterchipgehäuse 500 sein, mit der Ausnahme, dass eine erste Chipinsel (Die-Pad) 710.1 und eine zweite Chipinsel (Die-Pad) 710.2 in der Längs- oder X-Richtung anstatt in der Quer- oder Y-Dimension wie im Gehäuse 500 angeordnet sind. Jeder Halbleiterchip 720,1, 720.2 kann wiederum eine monolithisch integrierte Halbleitervorrichtung z.B. einen Leistungstransistor umsetzen, wodurch diese Vorrichtungen identisch oder unterschiedlich sein können. Wie in 7B offensichtlich wird, können die Halbleiterchips 720.1, 720.2 die Chipinseln 710.1 bzw. 710.2 teilweise oder vollständig überlagern. Der erste Halbleiterchip 720.1 und der zweite Halbleiterchip 720.2 sind nebeneinander hinsichtlich der Y-Richtung angeordnet, die senkrecht zur X-Richtung der ersten Seitenfläche 140.1 und der zweiten Seitenfläche 140.2 des Verkapselungskörpers 140 steht.
  • Bei dieser Ausführungsform kann die Grundflächensymmetrielinie S1 auch eine Symmetrielinie für den Leiterrahmen sein, aber sie ist keine Symmetrielinie hinsichtlich der Funktionalität des Halbleiterchipgehäuses 700. Das Halbleiterchipgehäuse 700 kann insbesondere zwei Leistungshalbleitervorrichtungen mit der gleichen Funktionalität umfassen, wobei sich eine Funktionalitätssymmetrielinie S2 parallel zu und in der Mitte zwischen der ersten Seitenfläche 140.1 und der zweiten Seitenfläche 140.2 des Verkapselungskörpers 140 erstrecken kann.
  • 8A stellt die Grundfläche eines Halbleiterchipgehäuses 800 dar. Das Halbleiterchipgehäuse 800 kann identisch mit dem Halbleiterchipgehäuse 400 sein, mit der Ausnahme, dass das Halbleiterchipgehäuse 800 ein Beispiel darstellt, das vier Gruppen von ersten elektrischen Kontaktelementen 150 und vier Gruppen von zweiten elektrischen Kontaktelementen 160 aufweist. Wiederum kann eine einzige Chipinsel (Die-Pad) 80 verwendet werden oder der Träger kann konfiguriert sein, um durch eine Anzahl von 2, 3 oder 4 getrennten (in 8A nicht gezeigten) Chipinseln gestaltet zu werden.
  • Die Gehäusedimensionen G, D, E und/oder P, welche die wiederkehrende elementare Grundflächengeometrie anzeigen, und die Leiterrahmen- (oder die Chipinsel-)dimension YD können identisch sein, wie oben erwähnt wird, und die Leiterrahmen- (oder die Chipinsel-)dimensionen XD können entsprechend skaliert sein. Dies bedeutet, dass die Chipinsel (Die-Pad) 810 eine Länge von z.B. XD = 33,5 mm in der X-Richtung aufweisen kann und dass sie eine Querdimension von z.B. YD = 10,7 mm in der Y-Richtung aufweisen kann. Diese Figuren sind wiederum reine Beispiele und die Chipinseldimensionen XD, YD, können gleich oder größer oder kleiner als in diesen Figuren sein, die ihrerseits um plus/minus 80%, 50%, 30% oder 10% variieren können. Die Chipinsel 810 kann eine Flächengröße von z.B. 358 mm2 mit einer Variation von z.B. ±20% aufweisen.
  • 8B ist eine Sicht auf das Halbleiterchipgehäuse 800 während einer Herstellungsstufe ähnlich wie in 4B. Bei diesem Beispiel können zwei Halbleiterchips 820.1 und 820.2 auf die (z.B. einzige) Chipinsel 810 montiert werden.
  • Sowohl der erste Halbleiterchip 820.1 als auch der zweite Halbleiterchip 820.2 können jeweils eine Halbleitervorrichtung umsetzen, die monolithisch in jeden der Halbleiterchips 820.1 bzw. 820.2, integriert sein können. Diese zwei Halbleitervorrichtungen können die gleichen oder unterschiedliche elektrische Funktionalitäten aufweisen. Die Symmetrielinien S1 können mindestens eine „lokale“ Symmetrie hinsichtlich einer Grundflächengeometrie (oder einer Leiterrahmengeometrie) darstellen, während die Symmetrielinie S1' eine globale Symmetrie hinsichtlich einer Grundflächengeometrie (oder einer Leiterrahmengeometrie) und z.B. hinsichtlich einer Gehäusefunktionalität darstellen kann.
  • Die Halbleiterchips 820.1, 820.2 können in einer gespiegelten Ausrichtung hinsichtlich der Symmetrielinie S1' angeordnet sein. In diesem Fall (d.h. „einer einzigen Chipinsel mit einem gespiegelten doppelten Chip“) wird in 8B eine mögliche Verdrahtung für ein Zwei-Schalter-Halbleiterchipgehäuse dargestellt. Alle ersten elektrischen Kontaktelemente 150, die mit D bezeichnet werden, können mit den Drain-Elektroden (D-Elektroden) der Halbleiterchips 820.1, 820.2 verbunden werden, wobei die Drain-Elektroden an die (einzige) Chipinsel 810 gebondet werden. Alle zweiten elektrischen Kontaktelemente 160 der linken äußeren Gruppe der zweiten elektrischen Kontaktelemente 160 werden mit S bezeichnet, da sie mit der Source-Elektrode (S-Elektrode) des ersten Halbleiterchips 820.1 verbunden werden können. Alle zweiten elektrischen Kontaktelemente 160 der rechten äußeren Gruppe der zweiten elektrischen Kontaktelemente werden mit S bezeichnet werden, da sie mit der Source-Elektrode (S-Elektrode) des zweiten Halbleiterchips 820.2 verbunden werden können. In Hinblick auf die zwei inneren Gruppen der zweiten elektrischen Kontaktelemente 160, werden die sich gegenüberliegenden inneren elektrischen Kontaktelemente mit G bezeichnet, da sie mit den entsprechenden Gate-Elektroden (G-Elektroden) der Halbleiterchips 820.1 bzw. 820.2 verbunden sein können, und benachbarte zweite elektrische Kontaktelemente 160 werden mit SE bezeichnet, da sie jeweils mit Erfassungsleitungen (SE-Leitungen) zu den Source-Elektroden der Halbleiterchips 820.1 bzw. 820.2 verbunden sein können. Wie oben erwähnt wurde, ist es auch möglich, dass die zweiten Kontaktelemente an die (einzige) Chipinsel 810 gebondet werden, während erste Kontaktelemente als SE- und/oder S-Anschlusselemente verwendet werden. Außerdem ist es in der ganzen Beschreibung möglich, dass die Halbleiterchips 820.1 und 820.2 „Source-down“-Vorrichtungen sind, sodass die (einzige) Chipinsel 810 mit den Source-Kontakten (S-Kontakten) der Halbleiterchips 820.1, 820.2 verbunden sind, während die Drain-Kontakte (D-Kontakte) und/oder SE-Leitungen z.B. mit den zweiten Kontaktelementen 160 verbunden sind.
  • 9 ist eine Sicht auf ein Halbleiterchipgehäuse 900 während einer Herstellungsstufe ähnlich wie in 8B. Das Halbleiterchipgehäuse 900 kann die gleiche Geometrie hinsichtlich der Grundfläche wie das Halbleitergehäuse 800 aufweisen, d.h. es kann das gleiche wiederkehrende Grundflächenmuster der 4 Gruppen von ersten und zweiten elektrischen Kontaktelementen 150, 160 umfassen. Hier wird auf die obige Beschreibung Bezug genommen, um Wiederholungen zu vermeiden. Das Halbleiterchipgehäuse 900 unterscheidet sich jedoch von dem Halbleiterchipgehäuse 800 hinsichtlich der Anzahl von Chipinseln des Trägers und der Anzahl von Halbleiterchips.
  • Das Halbleiterchipgehäuse 900 kann insbesondere eine linksseitige Chipinsel (Die-Pad) 910.1, eine mittlere Chipinsel (Die-Pad) 910.2 und eine rechtsseitige Chipinsel (Die-Pad 910.3 umfassen. Das Halbleiterchipgehäuse 900 kann außerdem einen ersten Halbleiterchip 920.1, einen zweiten Halbleiterchip 920.2, einen dritten Halbleiterchip 920.3 und einen vierten Halbleiterchip 920.4 umfassen.
  • Die linksseitige Chipinsel 910.1, die mittlere Chipinsel 910.2 und die rechtsseitige Chipinsel 910.3 sind nicht durch Rippen (Traversen) des Leiterrahmens miteinander verbunden, obwohl Rippen (Traversen) 412 auf der linken Seitenfläche (die der Seitenfläche 140.4 entspricht) und auf der rechten Seitenfläche (die der Seitenfläche 140.3 entspricht) des Halbleiterchipgehäuses 900 vorhanden sind. Obwohl bei einem Gehäuse mit mehreren Chipinseln die regelmäßige Wiederholung von Traversen am Leiterrahmen somit als ein allgemeines Merkmal der Gehäuselängsdimension XP entsprechen kann, kann die wiederkehrende regelmäßige Wiederholung der elementaren Grundflächen in jedem Halbleitergehäuse auftreten und kann sich über eine Länge mehrerer Gehäuse (oder die gesamte Länge des Leiterrahmens) erstrecken. Diese gehäuseübergreifende und innerhalb eines Gehäuses wiederkehrende regelmäßige Wiederholung der elementaren Grundflächen (d.h. die durchgängige regelmäßige Wiederholung der externen Kontaktanschlüsse entlang des Leiterrahmens hinsichtlich der Dimensionen D, P, E) erlaubt die Eigenschaft einer Größenskalierung zu niedrigen Kosten der hier beschriebenen Halbleiterchipgehäuse.
  • Zurückkehrend zu 9 kann hier der erste Halbleiterchip 920.1 auf die linksseitige Chipinsel 910.1 montiert werden, der zweite und der dritte Halbleiterchip 920.2, 920.3 können gemeinsam auf die mittlere Chipinsel 910.2 moniert werden und der vierte Halbleiterchip 920.4 kann auf die rechtsseitige Chipinsel 910.3 montiert werden. Jeder Halbleiterchip 920.1, 920.2, 920.3, 920.4 kann eine Halbleitervorrichtung (z.B. einen Transistor) umsetzen, die monolithisch in jeweils einen der Halbleiterchips 920.1, 920.2, 920.3 bzw. 920.4 integriert sein kann. Dies bedeutet, dass der Halbleiterchip 900 ein „Drei-Chipinsel-Vier-Schalter“-Gehäuse darstellen kann.
  • Das Halbleitergehäuse 900 kann beispielsweise zwei Halbbrücken umsetzen. Die Halbleiterchips 920.1 und 920.2 können den Low-Side-Transistor (LS-Transistor) und den High-Side-Transistor (HS-Transistor) einer ersten Halbbrücke umsetzen und die Halbleiterchips 920.3 und 920.4 können den HS-Transistor und den LS-Transistor einer zweiten Halbbrücke umsetzen. Dies bedeutet, dass der Drain (D) beider HS-Transistoren auf der gemeinsamen mittleren Chipinsel 910.2 montiert werden kann, während die rechtsseitige und die linksseitige Chipinsel 910.1, 910.3 mit den Drains (D) der LS-Transistoren der Halbleiterchips 920.1 bzw. 920.3 verbunden werden. Es wird darauf hingewiesen, dass die zwei HS-Transistoren auch monolithisch in einen Halbleiterchip integriert sein können, der dann die Halbleiterchips 920.2 und 920.3 ersetzt.
  • Ungeachtet der Anzahl von Chipinseln (Die-Pads) und Chips, die in dem Halbleiterchipgehäuse enthalten sind, können die Grundflächen der Halbleiterchipgehäuse 800 und 900 identisch sein. Außerdem kann die Grundfläche eines Halbleiterchipgehäuses mit „Achtfach-Einhausung“ 800 und 900 identisch sein mit der zusammengesetzten Grundfläche von zwei Halbleiterchipgehäusen mit „Vierfach-Einhausung“ 100, 400, 500, 600 700, wenn diese nebeneinander angebracht werden.
  • 10A stellt eine Grundfläche eines Halbleiterchipgehäuses 1000 dar, das eine „Sechsfach-Einhausung“, d.h. drei Gruppen von ersten elektrischen Kontaktelementen 150 und drei Gruppen von zweiten elektrischen Kontaktelementen 160, aufweist. Ansonsten kann das Halbleiterchipgehäuse 1000 ähnlich wie das Halbleiterchipgehäuse 800 sein (d.h., es kann ein Eine-Chipinsel-Zwei-Chip-Gehäuse sein, siehe auch 10B).
  • Die Gehäusedimensionen G, D, E und P, welche die wiederkehrende elementare Grundflächengeometrie anzeigen, und die Leiterrahmen- (oder die Chipinsel-)dimension YD können identisch sein, wie oben erwähnt wird, und die Leiterrahmen- (oder die Chipinsel-)dimensionen XD können entsprechend skaliert sein. Dies bedeutet, dass die Chipinsel (Die-Pad) 1010 eine Länge von z.B. XD = 23,9 mm in der X-Richtung aufweisen kann und dass sie eine Querdimension von z.B. YD = 10,7 mm in der Y-Richtung aufweisen kann. Diese Figuren sind wiederum reine Beispiele und die Chipinseldimensionen XD, YD, können gleich oder größer oder kleiner als in diesen Figuren sein, die ihrerseits um plus/minus 80%, 50%, 30% oder 10% variieren können. Die Chipinsel 1010 kann eine Flächengröße von z.B. 256 mm2 mit einer Variation von z.B. ±20% aufweisen.
  • 10B ist eine Sicht auf das Halbleiterchipgehäuse 1000 während einer Herstellungsstufe ähnlich wie in 8B. Bei diesem Beispiel können zwei Halbleiterchips 1020.1 und 1020.2 auf die (z.B. einzige) Chipinsel 1010 montiert werden.
  • Die Halbleiterchips 1020.1, 1020.2 können in einer gespiegelten Ausrichtung angeordnet sein und eine mögliche Verdrahtung für ein Zwei-Schalter-Halbleitergehäuse 1000 wird in 10B dargestellt. Kurzgefasst können alle ersten elektrischen Kontaktelemente 150 mit den Drain-Elektroden (D-Elektroden) der Halbleiterchips 1020.1, 1020.2 verbunden werden, wobei die Drain-Elektroden an die (einzige) Chipinsel 1010 gebondet werden. Die zweiten elektrischen Kontaktelemente 160 können mit der Source-Elektrode (S-Elektrode), der Gate-Elektrode (G-Elektrode) und der Erfassungselektrode (SE-Elektrode) an dem ersten und dem zweiten Halbleiterchip 1020.1, 1020.2 verbunden werden, wie z.B. in 10B angezeigt wird.
  • Die Regelmäßigkeit oder Selbstähnlichkeit der Gehäusegrundfläche der Halbleiterchipgehäuse mit „Vierfach-Einhausung“ 100, 400, 500, 600 700, der Halbleiterchipgehäuse mit „Achtfach-Einhausung“ 800, 900 und des Halbleiterchipgehäuses mit „Sechsfach-Einhausung“ 1000 erlaubt außerdem, die Gehäuseherstellungskosten hinsichtlich der Chipkosten auf ein Mindestmaß herabzusetzen. Allgemein sollte der ohmsche Widerstand eines Halbleitertransistorchips so klein wie möglich sein, um die Leistungsfähigkeit zu verbessern. Da die Chipflächengröße umgekehrt proportional zum ohmschen Widerstand ist, sind gro-ße Chipgrößen (d.h. großes XD, YD) von Vorteil. Je größer jedoch die Chipgröße ist, umso kleiner ist der Fertigungsertrag, was auf der anderen Seite die Chipherstellungskosten vergrößert. Daher gibt es einen Kompromiss zwischen der Leistungsfähigkeit (hinsichtlich der Chipgröße oder eines niedrigen ohmschen Widerstands) und den Chipkosten. Die Regelmäßigkeit oder Selbstähnlichkeit der Gehäusegrundfläche erlaubt es, Gehäuse zu gestalten, die eine optimale Anzahl von Halbleiterchips hinsichtlich des Kompromisses zwischen Leistungsfähigkeit und Kosten aufweist. Wenn der Ertrag für eine gegebene Chipgröße beispielsweise vergrößert wird, können die Halbleiterchips 920.2, 920.3 durch einen einzigen Chip mit der gleichen Funktionalität aber einem größeren Halbleiterbereich für jeden Schalter ersetzt werden, da der Spalt zwischen den zwei Halbleiterchips 920.2, 920.3 dann verwendet werden kann, um den ohmschen Widerstand der Schalter zu verringern.
  • 11 ist eine Sicht auf ein Halbleiterchipgehäuse 1100 während einer Herstellungsstufe ähnlich wie in 10B. Das Halbleiterchipgehäuse 1100 kann die gleiche Geometrie hinsichtlich der Grundfläche wie das Halbleitergehäuse 1000 aufweisen, d.h. es kann das gleiche wiederkehrende Grundflächenmuster der 3 Gruppen von ersten und zweiten elektrischen Kontaktelementen 150, 160 umfassen. Hier wird auf die obige Beschreibung Bezug genommen, um Wiederholungen zu vermeiden. Das Halbleiterchipgehäuse 1100 unterscheidet sich jedoch von dem Halbleiterchipgehäuse 1000 hinsichtlich der Anzahl von Chipinseln des Trägers und der Anzahl von Halbleiterchips.
  • Das Halbleiterchipgehäuse 1100 kann insbesondere eine linksseitige Chipinsel (Die-Pad) 1110.1, eine mittlere Chipinsel (Die-Pad) 1110.2 und eine rechtsseitige Chipinsel (Die-Pad) 1110.3 umfassen. Diese Chipinseln 1110.1 bis 1110.3 sind nicht durch Traversen miteinander verbunden. Das Halbleiterchipgehäuse 1100 kann außerdem einen ersten Halbleiterchip 1120.1, einen zweiten Halbleiterchip 1120.2 und einen dritten Halbleiterchip 1120.3 umfassen.
  • Der erste Halbleiterchip 1120.1 kann auf die linksseitige Chipinsel 1110.1 montiert werden, der zweite Halbleiterchip 1120.2 kann auf die mittlere Chipinsel 1110.2 moniert werden und der dritte Halbleiterchip 1120.3 kann auf die rechtsseitige Chipinsel 1110.3 montiert werden. Dies bedeutet, dass der Halbleiterchip 1100 ein „Drei-Chipinsel-Drei-Schalter“-Gehäuse darstellen kann.
  • 12 ist eine perspektivische Ansicht eines Halbleiterchipgehäuses 1200. Bei dem Halbleiterchipgehäuse 1200 wird die Rückseite des Trägers 110 (z.B. die Chipinsel 410) auf der zweiten Hauptfläche 140b des Verkapselungskörpers 140 von demselben freigelassen. Zum Bereitstellen einer großen Wärmeableitungskapazität kann die zweite von dem Verkapselungskörper 140 freigelassene zweite Hauptfläche 110b des Trägers 110 eine Flächengröße aufweisen, die gleich oder größer als 60%, 70%, 80% oder 90% einer Flächengröße der zweiten Hauptfläche 140b des Verkapselungskörpers 140 ist. Die perspektivische Ansicht der 12 entspricht der in 2 gezeigten Gehäuseeinhausung und kann für alle hier beschriebenen Halbleiterchipgehäuse 100, 200, 400 bis 1100 angewandt werden (für die Halbleiterchipgehäuse 500, 600, 700, 900 und 1100 würde sich die Ansicht der 12 jedoch ändern, um die geteilte Einhausung des Trägers 110 darzustellen).
  • 13 ist eine perspektivische Ansicht eines Halbleiterchipgehäuses 1300. Bei dem Halbleiterchipgehäuse 1300 wird die Rückseite des Trägers 110 (z.B. die Chipinsel 410) auf der ersten Hauptfläche 140a des Verkapselungskörpers 140 von demselben freigelassen. Die von dem Verkapselungskörper 140 freigelassene zweite Hauptfläche 110b des Trägers 110 eine kann Flächengröße aufweisen, die gleich oder größer als 60%, 70%, 80% oder 90% einer Flächengröße der ersten Hauptfläche 140a des Verkapselungskörpers 140 ist. Die perspektivische Ansicht der 13 entspricht der in 3 gezeigten Gehäuseeinhausung und kann für alle hier beschriebenen Halbleiterchipgehäuse 100, 300 bis 1100 angewandt werden (für die Halbleiterchipgehäuse 500, 600, 700, 900 und 1100 würde sich die Ansicht der 13 jedoch ändern, um die geteilte Einhausung des Trägers 110 darzustellen).
  • Somit umfasst ein Beispiel eines hier beschriebenen Halbleiterchipgehäuses: einen Träger, der eine oder eine Vielzahl von Chipinseln (Die-Pads) umfasst; einen oder eine Vielzahl von Halbleiterchips, die über der einen oder Vielzahl von Chipinseln angeordnet sind; einen Verkapselungskörper, der den einen oder die Vielzahl von Halbleiterchips einkapselt, wobei der Verkapselungskörper eine erste Hauptfläche, eine zweite Hauptfläche, die der ersten Hauptfläche gegenüberliegt, und eine Vielzahl von Seitenflächen aufweist; erste elektrische Kontaktelemente, die durch eine erste Seitenfläche des Verkapselungskörpers aus dem Verkapselungskörper herausragen; zweite elektrische Kontaktelemente, die durch eine zweite Seitenfläche des Verkapselungskörpers, die der ersten Seitenfläche gegenüberliegt, aus dem Verkapselungskörper herausragen; wobei eine Vielzahl von Gruppen der ersten elektrischen Kontaktelemente durch einen Abstand D voneinander getrennt sind, der größer ist als ein Abstand P zwischen benachbarten ersten elektrischen Kontaktelementen innerhalb jeder Gruppe der ersten elektrischen Kontaktelemente, wobei die Abstände D und P zwischen Zentralachsen der elektrischen Kontaktelemente gemessen werden; wobei eine zweite Hauptfläche des Trägers, die gegenüber der ersten Hauptfläche des Trägers liegt, mindestens teilweise von dem Verkapselungskörper freigelassen wird.
  • Wenn bei diesem beispielhaften Halbleiterchipgehäuse die Anzahl der Chipinseln (Die-Pads) 1 ist, kann die Anzahl der Halbleiterchips 1 oder 2 sein, oder wenn die Anzahl der Chipinseln (Die-Pads) 2 ist, kann die Anzahl der Halbleiterchips 2 sein, oder wenn die Anzahl der Chipinseln (Die-Pads) 3 ist, kann die Anzahl der Halbleiterchips 3 oder 4 sein.
  • Bei diesem beispielhaften Halbleiterchipgehäuse kann die Anzahl der Gruppen von ersten elektrischen Kontaktelementen 2, 3 oder 4 sein.
  • Bei diesem beispielhaften Halbleiterchipgehäuse kann jede Gruppe von ersten elektrischen Kontaktelementen mindestens ein erstes elektrisches Kontaktelement umfassen, das mit einer ersten Lastelektrode eines Halbleiterchips verbunden ist und sie kann mindestens ein weiteres erstes elektrisches Kontaktelement umfassen, das mit einer Steuerelektrode des Halbleiterchips verbunden ist.
  • Es wird außerdem darauf hingewiesen, dass alle hier beschriebenen Halbleiterchipgehäuse so gestaltet sein können, dass sie eine Längssymmetrielinie in einer X-Richtung hinsichtlich einer Grundflächeneinhausung aufweisen. Diese Längssymmetrielinie kann mit der zentralen Längsachse des Leiterrahmens (d.h. der Chipinsel(n)des Leiterrahmens) übereinstimmen. Dies bedeutet, dass sich diese Längssymmetrielinie senkrecht zu der (den) Quersymmetrielinien S1 oder S1' erstrecken kann und verursachen kann, dass jeder Gruppe von ersten elektrischen Kontaktelementen auf eine entsprechende Gruppe von zweiten elektrischen Kontaktelementen gespiegelt wird.

Claims (16)

  1. Halbleiterchipgehäuse (100, 200, 300, 500, 700), umfassend: einen Träger (110); einen Halbleiterchip (120), der über einer ersten Hauptfläche (110a) des Trägers (110) angeordnet ist; einen Verkapselungskörper (140), der den Halbleiterchip (120) einkapselt, wobei der Verkapselungskörper (140) eine erste Hauptfläche (140a), eine zweite Hauptfläche (140b), die der ersten Hauptfläche (140a) gegenüberliegt, und eine Vielzahl von Seitenflächen (140.1, 140.2, 140.3, 140.4) aufweist; erste elektrische Kontaktelemente (150), die mit dem Halbleiterchip (120) elektrisch verbunden sind und durch eine erste Seitenfläche (140.1) des Verkapselungskörpers (140) aus dem Verkapselungskörper (140) herausragen; zweite elektrische Kontaktelemente (160), die mit dem Halbleiterchip (120) elektrisch verbunden sind und durch eine zweite Seitenfläche (140.2) des Verkapselungskörpers (140), die der ersten Seitenfläche (140.1) gegenüberliegt, aus dem Verkapselungskörper (140) herausragen; wobei eine erste Gruppe von benachbarten ersten elektrischen Kontaktelementen (150.1, 150.2, 150.3) und eine zweite Gruppe von benachbarten ersten elektrischen Kontaktelementen (150.4, 150.5, 150.6) durch einen Abstand D voneinander getrennt sind, der größer ist als ein Abstand P zwischen benachbarten ersten elektrischen Kontaktelementen (150.1, 150.2, 150.3) der ersten Gruppe und zwischen benachbarten ersten elektrischen Kontaktelementen (150.4, 150.5, 150.6) der zweiten Gruppe, wobei die Abstände D und P zwischen Zentralachsen der elektrischen Kontaktelemente (150, 160) gemessen werden und wobei der Abstand D zwischen einem äußeren Kontaktelement (150.3) der ersten Gruppe und einem äußeren Kontaktelement (150.4) der zweiten Gruppe gemessen wird, wobei die äußeren Kontaktelemente (150.3, 150.4) direkt benachbart sind, wobei eine zweite Hauptfläche (110b) des Trägers (110), die der ersten Hauptfläche (110a) des Trägers (110) gegenüberliegt, mindestens teilweise von dem Verkapselungskörper (140) freigelassen wird, wobei das Halbleiterchipgehäuse (100) als eine Oberflächenmontagevorrichtung konfiguriert ist, wobei eine Grundfläche des Halbleiterchipgehäuses (100) eine Grundflächensymmetrielinie aufweist, die sich senkrecht zur ersten Seitenfläche (140.1) und zur zweiten Seitenfläche (140.2) erstreckt und die erste Seitenfläche (140.1) in der Mitte des Abstands D schneidet, wobei der Abstand D ein ganzzahliges Vielfaches des Abstands P ist, und wobei ein seitlich äußerstes erstes Kontaktelement (150.1) der ersten Gruppe der ersten elektrischen Kontaktelemente (150) und ein seitlich äußerstes erstes Kontaktelement (150.6) der zweiten Gruppe der ersten elektrischen Kontaktelemente (150) sich jeweils in einem Abstand von D/2 von einer entsprechenden Ecke des Verkapselungskörpers (140) befinden.
  2. Halbleiterchipgehäuse (100) nach Anspruch 1, wobei der Verkapselungskörper (140) außerdem eine dritte Seitenfläche (140.3) und eine vierte Seitenfläche (140.4) umfasst, die der dritten Seitenfläche (140.3) gegenüberliegt, wobei die dritte Seitenfläche (140.3) und die vierte Seitenfläche (140.4) frei von elektrischen Kontaktelementen (150, 160) sind.
  3. Halbleiterchipgehäuse (500) nach einem der vorhergehenden Ansprüche, wobei das Halbleiterchipgehäuse (500) zwei Leistungshalbleitervorrichtungen (520.1, 520.2) mit der gleichen Funktionalität umfasst und wobei sich eine Symmetrielinie gleicher Funktionalität senkrecht zur ersten Seitenfläche (140.1) und zur zweiten Seitenfläche (140.2) erstreckt und die erste Seitenfläche (140.1) in der Mitte des Abstands D schneidet.
  4. Halbleitergehäuse (700) nach einem der Ansprüche 1 oder 2, wobei das Halbleiterchipgehäuse (700) zwei Leistungshalbleitervorrichtungen (720.1, 720.2) mit der gleichen Funktionalität umfasst, und wobei sich eine Symmetrielinie gleicher Funktionalität parallel zu und in der Mitte zwischen der ersten Seitenfläche (140.1) und der zweiten Seitenfläche (140.2) erstreckt.
  5. Halbleiterchipgehäuse (100) nach einem der vorhergehenden Ansprüche, wobei ein Teil der zweiten Hauptfläche (110b) des Trägers (110), die von dem Verkapselungskörper (140) freigelassen wird, eine Flächengröße aufweist, die gleich oder größer als 60%, 70%, 80% oder 90% einer Flächengröße der ersten (140a) oder zweiten (140b) Hauptfläche des Verkapselungskörpers (140) ist.
  6. Halbleiterchipgehäuse (100) nach einem der vorhergehenden Ansprüche, wobei der Träger (110) ein Die-Pad eines Leiterrahmens umfasst und die elektrischen Kontaktelemente (150, 160) Anschlusselemente des Leiterrahmens umfassen.
  7. Halbleiterchipgehäuse nach Anspruch 6, wobei die zweiten elektrischen Kontaktelemente integrale Bestandteile des Die-Pads bilden.
  8. Halbleiterchipgehäuse (200) nach einem der vorhergehenden Ansprüche, wobei Teile der ersten (150) und/oder der zweiten (160) elektrischen Kontaktelemente, die aus dem Verkapselungskörper (140) herausragen, in Richtung der ersten Hauptfläche (140a) des Verkapselungskörpers (140) gebogen sind.
  9. Halbleitergehäuse (300) nach einem der Ansprüche 1 bis 7, wobei Teile der elektrischen Kontaktelemente (150, 160), die aus dem Verkapselungskörper (140) herausragen, in Richtung der zweiten Hauptfläche (140b) des Verkapselungskörpers (140) gebogen sind.
  10. Halbleiterchipgehäuse (100) nach einem der vorhergehenden Ansprüche, wobei der Halbleiterchip (120) ein Leistungschip ist.
  11. Halbleiterchipgehäuse (500, 700), umfassend: einen Träger; einen ersten Halbleiterchip (520.1) und einen zweiten Halbleiterchip (520.2), die über einer ersten Hauptfläche des Trägers angeordnet sind; einen Verkapselungskörper (140), der den ersten Halbleiterchip (520.1) und den zweiten Halbleiterchip (520.2) einkapselt, wobei der Verkapselungskörper (140) eine erste Hauptfläche, eine zweite Hauptfläche, die der ersten Hauptfläche gegenüberliegt, und eine Vielzahl von Seitenflächen aufweist; erste elektrische Kontaktelemente (150), die alle mit mindestens einem des ersten Halbleiterchips (520.1) und des zweiten Halbleiterchips (520.2) elektrisch verbunden sind und durch eine erste Seitenfläche (140.1) des Verkapselungskörpers (140) aus dem Verkapselungskörper (140) herausragen; zweite elektrische Kontaktelemente (160), die alle mit mindestens einem des ersten Halbleiterchips (520.1) und des zweiten Halbleiterchips (520.2) elektrisch verbunden sind und durch eine zweite Seitenfläche (140.2) des Verkapselungskörpers (140), die der ersten Seitenfläche (140.1) gegenüberliegt, aus dem Verkapselungskörper (140) herausragen; wobei eine erste Gruppe von benachbarten ersten elektrischen Kontaktelementen (150) und eine zweite Gruppe von benachbarten ersten elektrischen Kontaktelementen (150) durch einen Abstand D voneinander getrennt sind, der größer ist als ein Abstand P zwischen benachbarten ersten elektrischen Kontaktelementen (150) der ersten Gruppe und zwischen benachbarten ersten elektrischen Kontaktelementen (150) der zweiten Gruppe, wobei die Abstände D und P zwischen Zentralachsen der elektrischen Kontaktelemente (150) gemessen werden und wobei der Abstand D zwischen einem äußeren Kontaktelement der ersten Gruppe und einem äußeren Kontaktelement der zweiten Gruppe gemessen wird, wobei die äußeren Kontaktelemente direkt benachbart sind, wobei eine zweite Hauptfläche des Trägers, die der ersten Hauptfläche des Trägers gegenüberliegt, mindestens teilweise von dem Verkapselungskörper (140) freigelassen wird, wobei das Halbleiterchipgehäuse (500) als eine Oberflächenmontagevorrichtung konfiguriert ist, wobei eine Grundfläche des Halbleiterchipgehäuses (500) eine Grundflächensymmetrielinie aufweist, die sich senkrecht zur ersten Seitenfläche (140.1) und zur zweiten Seitenfläche (140.2) erstreckt und die erste Seitenfläche (140.1) in der Mitte des Abstands D schneidet, wobei der Abstand D ein ganzzahliges Vielfaches des Abstands P ist, und wobei ein seitlich äußerstes erstes Kontaktelement der ersten Gruppe der ersten elektrischen Kontaktelemente (150) und ein seitlich äußerstes erstes Kontaktelement der zweiten Gruppe der ersten elektrischen Kontaktelemente (150) sich jeweils in einem Abstand von D/2 von einer entsprechenden Ecke des Verkapselungskörpers (140) befinden.
  12. Halbleitergehäuse (500) nach Anspruch 11, wobei der erste Halbleiterchip (520.1) und der zweite Halbleiterchip (520.2) hinsichtlich einer Richtung parallel zu einer Richtung der ersten Seitenfläche (140.1) und der zweiten Seitenfläche (140.2) nebeneinander angeordnet sind.
  13. Halbleitergehäuse (700) nach Anspruch 11, wobei der erste Halbleiterchip (720.1) und der zweite Halbleiterchip (720.2) hinsichtlich einer Richtung senkrecht zu einer Richtung der ersten Seitenfläche (140.1) und der zweiten Seitenfläche (140.2) nebeneinander angeordnet sind.
  14. Halbleiterchipgehäuse (100, 500, 600, 700, 800, 900), umfassend: einen Träger (110), der ein oder eine Vielzahl von Die-Pads umfasst; einen oder eine Vielzahl von Halbleiterchips (120), die über dem einen oder der Vielzahl von Die-Pads angeordnet sind; einen Verkapselungskörper (140), der den einen oder die Vielzahl von Halbleiterchips (120) einkapselt, wobei der Verkapselungskörper (140) eine erste Hauptfläche (140a), eine zweite Hauptfläche (140b), die der ersten Hauptfläche (140a) gegenüberliegt, und eine Vielzahl von Seitenflächen (140.1, 140.2, 140.3, 140.4) aufweist; erste elektrische Kontaktelemente (150), die durch eine erste Seitenfläche (140.1) des Verkapselungskörpers (140) aus dem Verkapselungskörper (140) herausragen; zweite elektrische Kontaktelemente (160), die durch eine zweite Seitenfläche (140.2) des Verkapselungskörpers (140) gegenüber der ersten Seitenfläche (140.1) aus dem Verkapselungskörper (140) herausragen; wobei eine Vielzahl von Gruppen von benachbarten ersten elektrischen Kontaktelementen (150) durch einen Abstand D voneinander getrennt sind, der größer ist als ein Abstand P zwischen benachbarten ersten elektrischen Kontaktelementen (150) innerhalb jeder Gruppe der ersten elektrischen Kontaktelemente (150), wobei die Abstände D und P zwischen Zentralachsen der elektrischen Kontaktelemente (150) gemessen werden und wobei der Abstand D jeweils zwischen einem äußeren Kontaktelement einer ersten Gruppe und einem äußeren Kontaktelement einer weiteren Gruppe gemessen wird, wobei die äußeren Kontaktelemente direkt benachbart sind, wobei eine zweite Hauptfläche (110b) des Trägers (110), die gegenüber der ersten Hauptfläche (110a) des Trägers (110) liegt, mindestens teilweise von dem Verkapselungskörper (140) freigelassen wird, wobei das Halbleiterchipgehäuse (100) als eine Oberflächenmontagevorrichtung konfiguriert ist, wobei eine Grundfläche des Halbleiterchipgehäuses (100) eine Grundflächensymmetrielinie aufweist, die sich senkrecht zur ersten Seitenfläche (140.1) und zur zweiten Seitenfläche (140.2) erstreckt und die erste Seitenfläche (140.1) in der Mitte des Abstands D schneidet, wobei der Abstand D ein ganzzahliges Vielfaches des Abstands P ist, und wobei ein seitlich äußerstes erstes Kontaktelement (150.1) der ersten Gruppe der ersten elektrischen Kontaktelemente (150) und ein seitlich äußerstes erstes Kontaktelement (150.6) der zweiten Gruppe der ersten elektrischen Kontaktelemente (150) sich jeweils in einem Abstand von D/2 von einer entsprechenden Ecke des Verkapselungskörpers (140) befinden.
  15. Halbleiterchipgehäuse (100, 500, 600, 700, 800, 900, 1100) nach Anspruch 14, wobei die Anzahl der Die-Pads 1 ist und die Anzahl der Halbleiterchips 1 oder 2 ist, oder wobei die Anzahl der Die-Pads 2 ist und die Anzahl der Halbleiterchips 2 ist, oder wobei die Anzahl der Die-Pads 3 ist und die Anzahl der Halbleiterchips 3 oder 4 ist.
  16. Halbleiterchipgehäuse (800) nach einem der Ansprüche 14 oder 15, wobei jede Gruppe von ersten elektrischen Kontaktelementen (150) mindestens ein erstes elektrisches Kontaktelement umfasst, das mit einer ersten Lastelektrode eines Halbleiterchips (820.1, 820.2) verbunden ist und mindestens ein weiteres erstes elektrisches Kontaktelement umfasst, das mit einer Steuerelektrode des Halbleiterchips (820.1, 820.2) verbunden ist.
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