KR19990039156A - 반도체 소자의 패드 및 그 제조방법 - Google Patents

Abstract

본 발명은 반도체 소자의 패드에 관한 것으로, 통상의 패드 크기와 동일한 면적에 금속배선간 연결 영역과 소자의 특성 평가를 위한 프로빙 영역을 구분하여 패드를 형성하되, 최종금속배선을 제외한 금속배선층과 비아 영역이 상기 금속배선간 연결영역에만 형성되도록 하여, 반도체 소자의 특성 평가를 위한 멀티-프로빙시 스트래스에 의한 층간절연막층의 크랙 등 불량이 방지되도록 하였다.

Description

반도체 소자의 패드 및 그 제조방법

본 발명은 반도체 소자의 패드(PAD)에 관한 것으로, 보다 상세하게는 다층 배선 특히 DRAM 및 로직(Logic) 공정에 적용되어 멀티-프로빙(multi-probing)에 의한 절연층들의 크랙을 방지할 수 있도록 한 반도체 소자의 패드 및 그 제조방법에 관한 것이다.

통상의 반도체 제조공정에서 화학적 기계적 폴리싱(CMP:Chemical Mechanical Polishing)을 이용하여 소자 구조를 평탄화 하기 위해서는 제한된 크기의 비아를 사용하여 패드(PAD)를 형성하게 된다.

이를 도1에 도시된 패드 구조를 참조하여 설명하면, 통상 종래의 패드는 반도체 기판(도면에는 도시하지 않음) 상부에 소정의 반도체 소자를 형성하고 그 위에 ILD(Inter-Layer Dielectric)(10)를 침적 및 평탄화 한 다음, 층간절연막(IMD) (30a)(32a)를 사이에 두고 다층 구조의 금속배선층(20a)(22a)(28)을 형성하고, 상기 층간절연막(30a)(32a)에는 금속배선층(20a)(22a)(28)간 연결을 위한 비아플러그들(40a)(42a)을 형성하였다.

그러나 이와 같은 종래의 패드 구조는 반도체 소자의 특성 평가를 위하여 멀티 플로빙을 실시하면 플로빙에 의한 스트래스가 비아 영역, 나누어진 층간절연막 및 비아와 층간절연막의 경계에 그 영향을 미치게 되어 여러 가지 문제들을 야기하게 된다.

구체적으로 반도체 소자는 특성을 평가하기 위하여 수차례의 플로빙을 하게 되는데 이때에 스트레스가 층간절연막에 가해져 크랙이 생기는 심각한 불량이 발생하게 된다.

특히 MDL(merged DRAM and logic)과 같이 DRAM과 로직회로가 합쳐져 있는 반도체 소자의 경우에는, 플로빙 횟수가 일반 단일 반도체 소자들에 비해 증가되기 때문에 상기와 같은 불량은 훨씬 심각한 문제를 야기하게 된다.

본 발명의 목적은 반도체 소자의 특성을 평가하기 위하여 여러차례 플로빙하여도 층간절연막층에 크랙이 발생하지 않는, 구체적으로 프로빙에 의한 스트레스를 받는 영역에 비아 영역이 포함되지 않도록 하여 반도체 소자의 특성 평가를 위한 프로빙시 층간절연막층에 크랙이 발생하지 않도록 한 반도체 소자의 패드를 제공하는 데에 있다.

본 발명의 다른 목적은 상기 반도체 소자의 패드 제조방법을 제공하는 데에 있다.

상기 본 발명의 목적을 달성하기 위한 반도체 소자의 패드는, 통상의 패드 크기와 동일한 면적에 금속배선간 연결 영역과 소자의 특성 평가를 위한 프로빙 영역을 구분하여 형성하되, 최종금속배선을 제외한 금속배선층과 비아 영역이 상기 금속배선간 연결영역에만 형성되도록 한 데에 그 특징이 있다.

본 발명에서는 4층 이상의 금속배선 구조를 갖는 패드에 적용하는 경우에는 최종금속배선층 하부의 2∼4개의 금속배선층만을 상기에서와 같이 금속배선간 연결영역에 한정하여 형성할 수도 있다. 이와 같이 패드를 만들어도 최종금속배선층 아래에 층간절연막층이 충분히 넓고 두껍게 형성되므로 본 발명에서 얻고자 하는 소기의 목적을 달성할 수 있다.

또한 본 발명에 따른 반도체 소자의 패드 제조방법은, 반도체 기판 상부에 소정의 반도체 소자를 형성한 후 제1층간절연막(ILD)을 침적 및 평탄화하는 1공정,

상기 결과물 상에 제1금속배선층을 형성하고 패드 영역을 금속배선간 연결 영역과 프로빙 영역으로 구분한 다음 상기 금속배선간 연결 영역 이외의 금속을 제거하는 2공정,

상기 결과물 상부에 제2층간절연막을 침적한 후 평탄화하는 3공정,

상기 제2층간절연막에 하부 제1금속배선층의 표면이 노출되도록 비아를 형성하는 4공정,

상기 결과물 상부에 텅스텐을 증착 및 패터닝하여 비아플러그를 형성하는 5공정,

상기 결과물 상부에 2공정 내지 5공정을 반복적으로 실시하여 복수개의 금속배선층을 더 형성하는 6공정, 및

최종층간절연막 상부의 패드 전 영역에 최종금속배선층을 형성하는 7공정을 포함하는 데에 그 특징이 있다.

도1은 종래 반도체 소자의 패드 구조를 보인 단면도.

도2는 본 발명에 따른 일실시예로 3층 금속배선 구조를 갖는 반도체 소자의 패드를 보인 단면도.

도3은 본 발명에 따른 다른 실시예로 4층 금속배선 구조를 갖는 반도체 소자의 패드를 보인 단면도.

도4 내지 도6은 본 발명에 따른 반도체 소자의 패드를 보인 평면 레이아웃도들.

도7 내지 도11은 도2에 도시된 패드의 제조공정순 단면도들.

< 도면의 주요부분에 대한 부호의 설명 >

1,1a,1b : 금속배선간 연결영역 2,2a,2b : 플로빙 영역

10 : ILD 20,20a : 제1금속배선층

22,22a : 제2금속배선층 24 : 제3금속배선층

28 : 최종금속배선층 30,30a : IMD-1

32,32a : IMD-2 34 : IMD-3

40,40a : 제1비아플러그 42,42a : 제2비아플러그

44 : 제3비아플러그 70,72 : 포토레지스트

이하, 본 발명에 따른 반도체 소자의 패드 및 그 제조방법에 대해 첨부된 도면을 참조하여 설명하기로 한다.

도2는 본 발명에 따른 반도체 소자의 패드를 보인 일실시예로서, 3층 금속배선 구조를 갖는 소자의 패드를 보인 단면도이다.

도면을 참조하면, 패드는 금속배선간 연결 영역(1)과 플로빙 영역(2)으로 분리 구성되어 있다. 소정의 반도체 소자가 형성된 반도체 기판 상부에 ILD(10)가 침적 및 평탄화되어 있고, 그 위에 제1금속배선층(20), IMD-1(30), 제2금속배선층(22), IMD-2(32) 및 최종금속배선층(28)이 적층되어 있으며, 상기 IMD-1,2(30)(40)에는 각 금속배선층을 연결하는 비아플러그(40)(42)가 형성되어 있다.

도면을 살펴보면, 최종금속배선층(28)을 제외한 각 금속배선층(20(22)와 비아플러그(40)(42)는 일측의 금속배선간 연결 영역(1)에만 형성되어 있으며, 다른 측의 플로빙 영역(2)에는 ILD(10) 위에 IMD-1,2(30)(32) 및 최종금속배선층(28)만이 적층된 구조이다.

도3은 본 발명에 따른 반도체 소자의 패드 구조를 보인 다른 실시예로서, 4층 금속배선 구조를 갖는 소자의 패드를 보인 단면도이다.

여기에 도시된 패드 구조는 도3에 도시된 패드 구조와 별차이가 없으나, 금속배선 구조를 4층 이상으로 할 경우에 최종금속배선층(28)의 바로 하부에 형성되는 금속배선층 2개 내지 4개 정도를 제외한 나머지 금속배선층에 대해서는 패드 영역 전체에 형성할 수 있음을 보이기 위한 것이다.

도면에서는 4층 금속배선 구조에 대해 도시되어 있으며, 이는 제1금속배선층(20a)을 패드 전 영역에 형성한 것 이외에는 도2에 도시된 3층 금속배선 구조의 패드 구조와 같다.

이와 같이 4층 이상의 금속배선 구조를 갖는 경우에는, 최하층으로부터 몇 개의 금속배선을 패드 영역 전체, 즉 금속배선간 연결 영역과 플로빙 영역 모두에 형성할 수도 있는데, 이 방법에 의하면 패드 영역의 단차를 조금이나마 줄일 수 있고 또 최종금속배선 구조 바로 아래의 금속배선층 몇 개만을 금속배선간 연결영역에 한정하여도, 플로빙 영역의 최종금속배선층 하부에 형성되는 층간절연막층이 충분히 넓고 두꺼워 수차례의 프로빙을 실시하여도 이의 스트레스에 의한 크랙 발생을 방지할 수 있게 되기 때문이다.

도4 내지 도6은 반도체 소자의 패드 영역을 보인 평면 레이아웃도들이다.

도면을 참조하면, 패드 영역에 금속배선간 연결 영역(1)과 플로빙 영역(2)을 구분하여 형성함에 있어서, 금속배선간 연결 영역(1)을 도4에서와 같이 패드 영역의 일측에만 형성할 수도 있고, 도5에서와 같이 금속배선간 연결 영역(1a)을 "ㄷ"자 형으로 형성할 수도 있으며, 또한 도6에서와 같이 금속배선간 연결 영역(1b)을 패드 영역의 테두리에만 형성할 수도 있다. 여기서 2, 2a, 2b는 플로빙 영역이다.

도면으로 표시하지는 않았지만 금속배선간 연결 영역을 패드 영역의 양측에 형성할 수도 있으며, 이러한 설계 변경은 당업게 종사자에게는 누구나 쉽게 변경할 수 있는 정도에 지나지 않는다.

도7 내지 도11을 참조하여 도2에 도시된 3층 금속배선 구조의 패드 제조공정을 구체적으로 설명한다.

먼저 소정의 반도체 소자를 통상의 제조공정에 의하여 반도체 기판 위에 형성한 후, 그 위에 ILD(10)를 침적 및 CMP 방법으로 평탄화 하고, 상기 결과물 위에 제1금속배선층(20)을 증착한 다음 사진 및 식각 공정을 이용하여 플로빙 영역(2)의 금속을 제거한다. 이때 패드 영역에 패터닝되는 크기는 도2에서 보여주는 것과 같이 금속배선층간의 연결이 가능한 정도로 제한된다. 이것은 본 발명의 핵심이다.

그 후 제1층간절연막(30)을 침적하고 CMP 방법으로 평탄화하면 도7과 같은 단면을 갖는다.

다음 도8에서와 같이, 상기 결과물 상부에 포토레지스트(70) 데포한 후 사진 공정으로 패터닝하고, 이를 식각 마스크로 사용하여 상기 제1층간절연막(30)에 제1금속배선층(20)의 표면이 노출되도록 비아를 형성한다.

다음 포토레지스트(70)를 제거하고, 도9에서와 같이 그 결과물 상부에 텅스텐을 증착 및 CMP 방법으로 평탄화시켜 비아플러그(40)를 형성한 후, 그 위에 같은 방법을 사용하여(도10 참조) 방법으로 제2금속배선층(22), 제2층간절연막(32) 및 비아플러그(42)를 차례로 형성한다.

그 후 도 11에서와 같이, 최종금속배선층(28)은 프로빙이 가능한 정도로 통상의 패드 크기와 동일하게 패터닝한다.

여기서 3층 금속배선의 경우만를 예시하였으나, 4층 이상의 금속배선 구조에도 동일한 개념이 적용될 수 있음은 위에서 설명한 바와 같다.

따라서 본 발명의 패드 구조는 프로빙되는 영역의 최종금속배선층 밑에 층간절연막이 넓고 두껍게 존재하게 되고, 또한 프로빙에 의한 스트레스를 받는 영역에는 비아 영역이 포함되지 않게 되는 것이다.

이상에서 상세히 설명한 바와 같이, 본 발명에 따르면 패드 면적을 증가시키지 않는 상태에서 프로빙에 의한 스트레스를 받는 영역에 비아 영역이 포함되지 않도록 함으로써 반도체 소자의 특성 평가를 위한 프로빙시 스트래스에 의한 층간절연막층의 크랙 등 불량을 방지할 수 있게 되는 것이다.

Claims (7)

1. 통상의 패드 크기와 동일한 면적에 금속배선간 연결 영역과 소자의 특성 평가를 위한 프로빙 영역을 구분하여 패드를 형성하되, 최종금속배선을 제외한 금속배선층과 비아 영역이 상기 금속배선간 연결 영역에만 형성되도록 한 것을 특징으로 하는 반도체 소자의 패드.
2. 제 1 항에 있어서, 상기 패드의 금속배선층이 4층 이상인 경우에 최종금속배선층 하부에 형성되는 2∼4개의 금속배선층을 금속배선간 연결 영역만 형성되도록 하고, 그 하부의 금속배선층은 패드 전 영역에 형성되도록 한 것을 특징으로 하는 반도체 소자의 패드.
3. 제 1 항에 있어서, 상기 금속배선간 연결 영역이 패드 영역의 일측에 형성되는 것을 특징으로 하는 반도체 소자의 패드.
4. 제 1 항에 있어서, 상기 금속배선간 연결 영역이 패드 둘레에 "ㄷ"자형으로 형성되는 것을 특징으로 하는 반도체 소자의 패드.
5. 제 1 항에 있어서, 상기 금속배선간 연결 영역이 패드의 양쪽에 형성되는 것을 특징으로 하는 반도체 소자의 패드.
6. 제 1 항에 있어서, 상기 금속배선간 연결 영역이 패드 둘레를 돌아가며 "ㅁ"자형으로 형성되는 것을 특징으로 하는 반도체 소자의 패드.
7. 반도체 기판 상부에 소정의 반도체 소자를 형성한 후 제1층간절연막(ILD)을 침적 및 평탄화하는 1공정,

   상기 결과물 상부에 제1금속배선층을 증착한 후 금속배선간 연결 영역 이외의 금속을 패터닝하여 제거하는 2공정,

   상기 결과물 상부에 제2층간절연막(IMD)을 침적한 후 평탄화하는 3공정,

   상기 제2층간절연막에 하부 제1금속배선층의 표면이 노출되도록 비아를 형성하는 4공정,

   상기 결과물 상부에 텅스텐을 증착 및 패터닝하여 비아플러그를 형성하는 5공정,

   상기 결과물 상부에 2공정 내지 5공정을 반복적으로 실시하여 복수개의 금속배선층을 형성하는 6공정, 및

   최종 층간절연막의 상부에 최종금속배선층을 패드 전 영역에 형성하는 7공정을 포함하는 반도체 소자의 패드 제조방법.