KR20080084424A - 반도체 소자의 두께 측정 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 두께 측정 방법에 관한 것으로, 도전층 패턴 양측에 증착된 도전층 스페이서의 두께 측정 시 캐패시턴스라는 전기적인 특성을 이용하여 소자가 동작하는 물질 및 공정 변수가 전기적인 특성에 반영되므로 정확한 값을 측정할 수 있다.
또한, 웨이퍼를 팹 아웃(Fab Out)한 후 상기 웨이퍼를 절단하지 않아도 되므로, 상기 웨이퍼의 손상을 방지할 수 있으며, 작업자의 숙련도 및 측정 장비 간의 매칭(Matching)이 필요하지 않게 되어 균일한 값을 측정할 수 있어 반도체 소자의 특성을 향상시키는 기술을 개시한다.
Description
도 1a 내지 도 1e는 본 발명에 따른 반도체 소자의 캐패시턴스를 이용한 스텝 커버리지 측정 방법을 도시한 단면도.
도 2a 및 도 2b는 본 발명에 따른 반도체 소자의 캐패시턴스를 이용한 층간 절연막의 두께 측정 방법을 도시한 단면도.
도 3a 내지 도 3c는 본 발명에 따른 반도체 소자의 캐패시턴스를 이용한 오버레이 값 측정 방법을 도시한 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
100, 200, 300 : 반도체 기판 105 : 감광막 패턴
110 : 소자분리용 트렌치 115, 210, 310 : 소자분리막
120, 220, 225, 320 : 게이트 산화막
130, 230, 330, 333, 335 : 게이트 패턴
140 : 캐패시턴스 측정 장치 145 : 스페이서
본 발명은 반도체 소자의 두께 측정 방법에 관한 것으로, 도전층 패턴 양측에 증착된 도전층 스페이서의 두께 측정 시 캐패시턴스라는 전기적인 특성을 이용하여 소자가 동작하는 물질 및 공정 변수가 전기적인 특성에 반영되므로 정확한 값을 측정할 수 있다.
또한, 웨이퍼를 팹 아웃한 후 상기 웨이퍼를 절단하지 않아도 되므로, 상기 웨이퍼의 손상을 방지할 수 있으며, 작업자의 숙련도 및 측정 장비 간의 매칭(Matching)이 필요하지 않게 되어 균일한 값을 측정할 수 있어 반도체 소자의 특성을 향상시키는 기술을 개시한다.
반도체 소자의 제조에 있어서, 박막의 스텝 커버리지(Step Coverage) 측정은 소자의 특성을 확인하는데 매우 중요한 요소로 작용하고 있다.
종래 기술에 따른 반도체 소자의 스텝 커버리지 측정 방법은 소자분리막이 구비된 반도체 기판 상부에 게이트 산화막을 형성하고, 상기 게이트 산화막 상부에 게이트 패턴을 형성한다.
다음에, 상기 게이트 패턴을 포함하는 전체 상부에 스페이서 물질층을 형성하고, 에치 백 공정을 수행하여 상기 게이트 패턴 양측에 스페이서를 형성한다.
이때, 상기 게이트 패턴 양측에 형성된 스페이서의 두께를 측정하기 위해서는 웨이퍼를 팹 아웃(Fab 0ut)하여 상기 웨이퍼의 단면을 자른 후 딥 아웃(Dip-Out) 공정을 수행한 후 SEM 장비를 이용하여 그 두께를 측정하였다.
상술한 종래 기술에 따른 반도체 소자의 두께 측정 방법에서, SEM을 이용하여 스텝 커버리지를 측정하는 경우, 웨이퍼를 팹 아웃(Fab Out)하여 단면을 자른 후 그 두께를 측정하게 되므로, 웨이퍼가 손상되는 문제가 있다.
그리고, 스페이서 형성 공정을 수행한 후 팹 아웃한 후 두께를 측정해야 하는데, 이는 인 라인(In-Line) 공정에서 진행되지 못하므로, 시간이 소모되며, 인 라인 SEM 또는 인 라인 두께 측정장비와 분석 장비 간에 측정 오차가 발생하게 되어 정확한 스텝 커버리지의 측정이 어려운 문제가 있다.
또한, 기판의 변화, 증착 박막의 전기적 특성 및 화학적 특성 등이 반영되지 않고, 물리적인 수치만 측정 가능한 문제가 있다.
상기 문제점을 해결하기 위하여, 도전층 패턴 양측에 증착된 도전층 스페이서의 두께 측정 시 캐패시턴스라는 전기적인 특성을 이용하여 소자가 동작하는 물질 및 공정 변수가 전기적인 특성에 반영되므로 정확한 값을 측정할 수 있다.
또한, 웨이퍼를 팹 아웃한 후 상기 웨이퍼를 절단하지 않아도 되므로, 상기 웨이퍼의 손상을 방지할 수 있으며, 작업자의 숙련도 및 측정 장비 간의 매칭(Matching)이 필요하지 않게 되어 균일한 값을 측정할 수 있는 반도체 소자의 두께 측정 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 소자의 두께 측정 방법은
반도체 기판을 소정 깊이 식각하여 트렌치를 형성하는 단계와,
상기 트렌치를 내에 상기 절연막을 매립하여 소자분리막을 형성하는 단계와,
상기 소자분리막을 포함하는 전체 상부에 일정 두께의 유전체막을 형성하는 단계와,
상기 유전체막 상부에 도전층을 형성하는 단계와,
상기 도전층을 선택적으로 식각하여 도전층 패턴을 형성하는 단계와,
상기 도전층 패턴의 제 1 캐패시턴스를 측정하는 단계와,
상기 도전층 패턴 양측에 스페이서를 형성하는 단계와,
상기 스페이서가 구비된 도전층 패턴의 제 2 캐패시턴스를 측정하는 단계와,
상기 제 1 캐패시턴스와 상기 제 2 캐패시턴스의 변화량으로 상기 스페이서의 두께를 측정하는 단계를 포함하는 것을 특징으로 하고,
상기 반도체 기판은 캐패시터의 하부전극으로 사용하는 것과,
상기 도전층 패턴은 캐패시터의 상부전극으로 사용하는 것과,
상기 스페이서는 도전층으로 형성하는 것과,
상기 스페이서를 형성하는 단계는
상기 도전층 패턴을 포함하는 전체 상부에 일정 두께의 스페이서 물질층을 형성하는 단계와,
에치백 공정을 수행하여 상기 도전층 패턴 측벽에 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 한다.
또한, 반도체 기판을 소정 깊이 식각하여 트렌치를 형성하는 단계와,
상기 트렌치를 내에 상기 절연막을 매립하여 소자분리막을 형성하는 단계와,
상기 소자분리막을 포함하는 전체 상부에 일정 두께의 게이트 산화막을 형성하는 단계와,
상기 게이트 산화막 상부에 게이트 폴리실리콘층을 형성하는 단계와,
상기 게이트 폴리실리콘층을 선택적으로 식각하여 게이트 패턴을 형성하는 단계와,
상기 게이트 패턴의 제 1 캐패시턴스를 측정하는 단계와,
상기 게이트 패턴 양측에 스페이서를 형성하는 단계와,
상기 스페이서가 구비된 상기 게이트 패턴의 제 2 캐패시턴스를 측정하는 단계와,
상기 제 1 캐패시턴스와 상기 제 2 캐패시턴스의 변화량으로 상기 스페이서의 두께를 측정하는 단계를 포함하는 것을 특징으로 한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 1a 내지 도 1e는 본 발명에 따른 반도체 소자의 캐패시턴스를 이용한 스텝 커버리지 측정 방법을 도시한 단면도이다.
도 1a를 참조하면, 반도체 기판(100) 상부에 활성영역을 정의하는 감광막 패턴(105)을 형성하고, 감광막 패턴(105)을 식각 마스크로 반도체 기판(100)을 소정 깊이 식각하여 소자분리용 트렌치(110)를 형성한다.
다음에, 감광막 패턴(105)을 제거한다.
도 1b를 참조하면, 소자분리용 트렌치(110)를 포함한 전체 상부에 HDP 산화막을 형성한다.
다음에, 반도체 기판(100)이 노출될때까지 평탄화 식각하여 소자분리막(115) 을 형성한다.
도 1c를 참조하면, 상기 결과물 상부에 일정 두께의 게이트 산화막(120)을 형성한다.
여기서, 게이트 산화막(120)은 10 내지 1000Å의 두께로 형성하는 것이 바람직하다.
도 1d를 참조하면, 게이트 산화막(120) 상부에 게이트 폴리실리콘층, 게이트 금속층 및 게이트 하드마스크층의 적층구조를 형성한 후 패터닝하여 선폭 'D1'을 가지는 게이트 패턴(130)을 형성한다.
이때, 게이트 패턴(130)은 활성 영역 상에 형성되도록 하는 것이 바람직하다.
다음에, 게이트 패턴(130)을 상부 전극으로 하고, 반도체 기판(100)을 하부 전극으로 하여 캐패시턴스를 측정한다.
이때, 게이트 패턴(130)과 반도체 기판(100) 사이에 게이트 산화막(120)이 형성되어 있어 각각 상부 전극과 하부 전극의 유전체 역할을 하게 된다.
따라서, 캐패시턴스 측정 장치(140)를 이용하여 'D1'의 선폭을 가지는 게이트 패턴(130)의 캐패시턴스를 측정할 수 있게 된다.
도 1e를 참조하면, 게이트 패턴(130)이 구비된 반도체 기판(100) 상부에 일정 두께의 스페이서 물질층(미도시)을 형성한다.
이때, 반도체 기판(100) 상부에 형성되는 상기 스페이서 물질층(미도시)의 두께는 측정할 수 있으나, 토폴로지(Topology)를 가지는 게이트 패턴(130) 측벽에 형성되는 스페이서 물질층(미도시)의 두께는 측정하기 어렵다.
다음에, 상기 결과물 상에 에치 백(Etch-Back) 공정을 수행하여 게이트 패턴(130) 측벽에 스페이서(145)가 형성되도록 한다.
그 다음, 캐패시턴스 측정 장치(140)를 이용하여 'D2'의 선폭을 가지는 스페이서(145)가 구비된 게이트 패턴(130)의 캐패시턴스를 측정한다.
이때, 스페이서(145)가 구비된 게이트 패턴(130)의 캐패시턴스와 상기 '도 1d'와 같이 게이트 패턴(130)만의 캐패시턴스를 비교하여 스페이서(145)의 두께를 측정할 수 있다.
여기서, 캐패시턴스 C = ε0 × εr × A(면적) / d(선폭)으로 나타낼 수 있다.
따라서, 게이트 패턴(130) 양측에 증착되는 스페이서(145)의 두께가 증가하면 게이트 패턴(130) 및 스페이서(145) 하부와 접촉되는 게이트 산화막(120)의 면적(A)이 증가하게 되므로, 캐패시턴스 측정 장치(140)에서 측정되는 캐패시턴스가 증가하게 된다.
도 2a 및 도 2b는 본 발명에 따른 반도체 소자의 캐패시턴스를 이용한 게이트 산화막의 두께 측정 방법을 도시한 단면도이다.
도 2a 및 도 2b를 참조하면, 소자분리막(210)이 구비된 반도체 기판(200) 상부에 게이트 산화막(220, 225)을 형성한다.
다음에, 상기 결과물 상부에 게이트 패턴(230)을 형성한 후 캐패시턴스를 측정한다.
여기서, 상기 도 2a 및 도 2b의 게이트 산화막(220, 225)의 두께가 각각 다르게 형성되도록 한다.
상기와 같이 게이트 패턴(230)의 선폭을 동일하게 형성한 후 캐패시턴스를 측정하는 경우, 상부 전극인 게이트 패턴(230)과 하부 전극인 반도체 기판(100) 사이에 형성된 게이트 산화막(220, 225)의 두께가 상기 캐패시턴스에 영향을 미치게 된다.
따라서, 'D3'의 두께를 가지는 게이트 산화막(220)이 구비된 결과물의 캐패시턴스와 'D4'의 두께를 가지는 게이트 산화막(225)이 구비된 결과물의 캐패시턴스를 각각 측정한 후 상기 캐패시턴스의 변화량을 비교하면, 게이트 산화막(220, 225)의 두께를 알 수 있다.
또한, 웨이퍼 내의 여러 지역의 캐패시턴스를 측정하면 게이트 산화막(220, 225)의 균일도 정도를 알 수 있다.
도 3a 내지 도 3c는 본 발명에 따른 반도체 소자의 캐패시턴스를 이용한 오버레이 값 측정 방법을 도시한 단면도이다.
도 3a 내지 도 3c를 참조하면, 소자분리막(310)이 구비된 반도체 기판(300) 상부에 게이트 산화막(320)을 형성한다.
다음에, 상기 결과물 상에 게이트 패턴(330, 333, 335)을 형성하는데, 도 3b는 게이트 패턴(333)이 정확하게 얼라인된 모습을 도시한 것이며, 도 3a 및 도 3c는 각각 포지티브(+) 방향 및 네가티브(-) 방향으로 미스 얼라인(Mis-align)된 모습을 도시한 것이다.
다음에, 상기 도 3a 내지 도 3c의 캐패시턴스를 측정하는데, 상기 도 3a 내지 도 3c는 게이트 패턴(330, 333, 335)과 접촉되는 활성 영역 상의 게이트 산화막(320)이 면적이 각각 다르므로, 캐패시턴스도 각각 다르게 측정된다.
여기서, 상기 도 3b를 기준으로 볼 때, 상기 도 3a는 게이트 산화막(330)의 면적이 증가되어 캐패시턴스가 증가하게 되며, 상기 도 3c는 게이트 산화막(335)의 면적이 감소되어 캐패시턴스가 감소하게 된다.
상기와 같이 게이트 패턴(330, 333, 335)이 형성된 결과물의 캐패시턴스를 측정하여 비교함으로써, 게이트 패턴(330, 333, 335)의 오버레이 값을 측정할 수 있다.
본 발명에 따른 반도체 소자의 두께 측정 방법은 도전층 패턴 양측에 증착된 도전층 스페이서의 두께 측정 시 캐패시턴스라는 전기적인 특성을 이용하여 소자가 동작하는 물질 및 공정 변수가 전기적인 특성에 반영되므로 정확한 값을 측정할 수 있다.
또한, 웨이퍼를 팹 아웃한 후 상기 웨이퍼를 절단하지 않아도 되므로, 상기 웨이퍼의 손상을 방지할 수 있으며, 작업자의 숙련도 및 측정 장비 간의 매칭(Matching)이 필요하지 않게 되어 균일한 값을 측정할 수 있어 반도체 소자의 특성이 향상되는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (6)
- 반도체 기판을 소정 깊이 식각하여 트렌치를 형성하는 단계;상기 트렌치를 내에 상기 절연막을 매립하여 소자분리막을 형성하는 단계;상기 소자분리막을 포함하는 전체 상부에 일정 두께의 유전체막을 형성하는 단계;상기 유전체막 상부에 도전층을 형성하는 단계;상기 도전층을 선택적으로 식각하여 도전층 패턴을 형성하는 단계;상기 도전층 패턴의 제 1 캐패시턴스를 측정하는 단계;상기 도전층 패턴 양측에 스페이서를 형성하는 단계;상기 스페이서가 구비된 도전층 패턴의 제 2 캐패시턴스를 측정하는 단계; 및상기 제 1 캐패시턴스와 상기 제 2 캐패시턴스의 변화량으로 상기 스페이서의 두께를 측정하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 두께 측정 방법.
- 제 1 항에 있어서,상기 반도체 기판은 캐패시터의 하부전극으로 사용하는 것을 특징으로 하는 반도체 소자의 두께 측정 방법.
- 제 1 항에 있어서,상기 도전층 패턴은 캐패시터의 상부전극으로 사용하는 것을 특징으로 하는 반도체 소자의 두께 측정 방법.
- 제 1 항에 있어서,상기 스페이서는 도전층으로 형성하는 것을 특징으로 하는 반도체 소자의 두께 측정 방법.
- 제 1 항에 있어서,상기 스페이서를 형성하는 단계는상기 도전층 패턴을 포함하는 전체 상부에 일정 두께의 스페이서 물질층을 형성하는 단계; 및에치백 공정을 수행하여 상기 도전층 패턴 측벽에 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 두께 측정 방법.
- 반도체 기판을 소정 깊이 식각하여 트렌치를 형성하는 단계;상기 트렌치를 내에 상기 절연막을 매립하여 소자분리막을 형성하는 단계;상기 소자분리막을 포함하는 전체 상부에 일정 두께의 게이트 산화막을 형성하는 단계;상기 게이트 산화막 상부에 게이트 폴리실리콘층을 형성하는 단계;상기 게이트 폴리실리콘층을 선택적으로 식각하여 게이트 패턴을 형성하는 단계;상기 게이트 패턴의 제 1 캐패시턴스를 측정하는 단계;상기 게이트 패턴 양측에 스페이서를 형성하는 단계;상기 스페이서가 구비된 상기 게이트 패턴의 제 2 캐패시턴스를 측정하는 단계; 및상기 제 1 캐패시턴스와 상기 제 2 캐패시턴스의 변화량으로 상기 스페이서의 두께를 측정하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 두께 측정 방법.
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|---|---|---|---|
| KR1020070026137A KR20080084424A (ko) | 2007-03-16 | 2007-03-16 | 반도체 소자의 두께 측정 방법 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR1020070026137A KR20080084424A (ko) | 2007-03-16 | 2007-03-16 | 반도체 소자의 두께 측정 방법 |
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|---|---|
| KR (1) | KR20080084424A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9209236B2 (en) | 2013-07-12 | 2015-12-08 | Samsung Display Co., Ltd. | Organic light-emitting display apparatus comprising a default detecting capacitor |
| US11017525B2 (en) | 2018-12-06 | 2021-05-25 | Samsung Electronics Co., Ltd. | Semiconductor pattern detecting apparatus |
-
2007
- 2007-03-16 KR KR1020070026137A patent/KR20080084424A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9209236B2 (en) | 2013-07-12 | 2015-12-08 | Samsung Display Co., Ltd. | Organic light-emitting display apparatus comprising a default detecting capacitor |
| US11017525B2 (en) | 2018-12-06 | 2021-05-25 | Samsung Electronics Co., Ltd. | Semiconductor pattern detecting apparatus |
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