CN111682011A - 一种显示基板及其检测方法、制备方法、显示面板 - Google Patents

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Abstract

本申请公开了一种显示基板及其检测方法、制备方法、显示面板，用以提高晶体管测试成功率。显示基板包括：衬底基板，像素电路；像素电路包括：有源层、第一栅绝缘层、第一栅极层、第二栅绝缘层、第二栅极层、第一层间绝缘层、源漏电极层、第二层间绝缘层；像素电路划分为多个晶体管；还包括：栅极接触孔，源漏极接触孔；源漏电极层包括：通过栅极接触孔与第一栅极层电连接的栅极测试垫，通过源漏极接触孔与有源层电连接的源极和漏极；第二层间绝缘层具有：栅极测试孔和源漏极测试孔；栅极测试孔暴露栅极测试垫，源漏极测试孔暴露源漏电极层中除栅极测试垫之外的部分区域。

Description

一种显示基板及其检测方法、制备方法、显示面板
技术领域
本申请涉及显示技术领域，尤其涉及一种显示基板及其检测方法、制备方法、显示面板。
背景技术
随着显示技术的不断发展，有机发光二极管(Organic Light Emitting Diode，OLED)显示面板因其自发光、广视角、高对比度、低功耗、高反应速度等优点，已经越来越多地被应用于各种电子设备中。
目前，很多不良问题都出现在显示面板的显示区(AA区)，薄膜晶体管(Thin FilmTransistor，TFT)像素驱动电路是OLED显示面板的重要组成部分，现有技术中，主要通过在非显示区设计测试元件组(Test Element Group，TEG)，对TEG进行电学测试，来评价TFT特性，但是对TEG测试难以准确表征显示区的TFT特性。目前正在开发采用挖孔搭接的方式，再通过探针搭接到TFT的源、漏、栅极测试显示区TFT特性，通常利用铂搭接到TFT的源、漏、栅极。但在搭接时，由于镀铂或搭接效果难以确认，TFT电学测试结果浮动很大，TFT电学测试成功率较低。
综上，现有技术对显示区TFT进行电学测试的方法，测试成功率较低。
发明内容
本申请实施例提供了一种显示基板及其检测方法、制备方法、显示面板，用以提高晶体管测试成功率。
本申请实施例提供的一种显示基板，所述显示基板包括：衬底基板，在所述衬底基板之上的像素电路；
所述像素电路包括：在所述衬底基板上依次设置的有源层、第一栅绝缘层、第一栅极层、第二栅绝缘层、第二栅极层、第一层间绝缘层、源漏电极层、以及第二层间绝缘层；所述像素电路划分为多个晶体管；
所述像素电路还包括：贯穿所述第一层间绝缘层以及所述第二栅绝缘层、且暴露部分所述第一栅极层的栅极接触孔，以及贯穿所述第一层间绝缘层、所述第二栅绝缘层以及所述第一栅绝缘层、且暴露所述有源层的源漏极接触孔；
所述源漏电极层包括：通过所述栅极接触孔与所述第一栅极层电连接的栅极测试垫，通过所述源漏极接触孔与所述有源层电连接的源极和漏极；
所述第二层间绝缘层具有：贯穿其厚度的栅极测试孔和源漏极测试孔；所述栅极测试孔暴露所述栅极测试垫，所述源漏极测试孔暴露所述源漏电极层中除所述栅极测试垫之外的部分区域。
本申请实施例提供的显示基板，在形成源漏电极层之前在需要设置栅极测试垫的区域形成暴露第一栅极层的栅极接触孔，这样，在形成源漏电极的同时便可以形成栅极测试垫，无需采用搭接的方式额外设置铂作为测试探针，因此可以减小栅极测试垫与第一栅极层之间的接触电阻，在进行电学检测时电压信号可以通过栅极测试垫准确输入到晶体管中，从而可以提高对像素电路中的晶体管进行电学测试的成功率，并且可以提高像素电路中驱动晶体管连续测试的能力，还可以节省显示基板制备工艺流程，节约显示基板制备成本以及测试成本。
可选地，所述像素电路包括：第一晶体管，第二晶体管，第三晶体管，第四晶体管，第五晶体管，第六晶体管，第七晶体管，存储电容，扫描线，复位线、初始化信号线、以及发光控制线；
所述第三晶体管的栅极与所述存储电容的第一电极、所述第一晶体管的源极以及所述第二晶体管的漏极电连接；所述第三晶体管的源极与所述第四晶体管的漏极以及所述第五晶体管的漏极电连接；所述第三晶体管的漏极与所述第二晶体管的源极以及第六晶体管的源极电连接；
所述第一晶体管的栅极与所述复位线电连接；
所述第一晶体管和所述第七晶体管的漏极与所述初始化信号线电连接；
所述存储电容的第二电极与第一电源端电连接；
所述第二晶体管和所述第四晶体管的栅极与所述扫描线电连接；
所述第四晶体管的源极与数据信号端电连接；
所述第五晶体管和所述第六晶体管的栅极与所述发光控制线电连接；
所述第六晶体管的漏极与所述第七晶体管的漏极电连接。
可选地，所述第一栅极层包括：所述存储电容的第二极，所述扫描线，所述复位线，所述发光控制线、以及所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第四晶体管、所述第五晶体管、所述第六晶体管、所述第七晶体管的栅极；
所述栅极接触孔包括：暴露所述复位线的第一栅极接触孔，暴露所述发光控制线的第二栅极接触孔，以及暴露所述扫描线的第三栅极接触孔；
所述栅极测试垫包括：通过所述第一栅极接触孔与所述复位线电连接的第一栅极测试垫，通过所述第二栅极接触孔与所述发光控制线电连接的第二栅极测试垫，以及通过所述第三栅极接触孔与所述扫描线电连接的第三栅极测试垫；
所述栅极测试孔包括：暴露所述第一栅极测试垫的第一栅极测试孔，暴露所述第二栅极测试垫的第二栅极测试孔，暴露所述第三栅极测试垫的第三栅极测试孔。
可选地，所述源漏电极层还包括：第一源漏极测试部，第二源漏极测试部，第三源漏极测试部，第四源漏极测试部，以及第五源漏极测试部；
所述第一源漏极测试部与所述第一晶体管的源极、所述第二晶体管的漏极以及所述第三晶体管的栅极电连接；
所述第二源漏极测试部与所述第一晶体管的漏极以及所述第七晶体管的漏极电连接；
所述第三源漏极测试部与所述第五晶体管的源极电连接；
所述第四源漏极测试部与所述第六晶体管的漏极以及所述第七晶体管的源极电连接；
所述第五源漏极测试部与所述第四晶体管的源极电连接；
所述源漏极测试孔包括：暴露所述第一源漏极测试部的第一源漏极测试孔，暴露所述第二源漏极测试部的第二源漏极测试孔，暴露所述第三源漏极测试部的第三源漏极测试孔，暴露所述第四源漏极测试部的第四源漏极测试孔，以及暴露所述第五源漏极测试部的第五源漏极测试孔。
本申请实施例提供的显示基板，可以利用各栅极测试垫以及源漏极测试垫对像素电路中的所有晶体管进行电学测试，由于各栅极测试垫在形成源漏电极的同时形成，无需采用搭接的方式额外设置铂作为测试探针，因此可以减小栅极测试垫与第一栅极层之间的接触电阻，在进行电学检测时电压信号可以通过栅极测试垫准确输入到晶体管中，从而可以提高对像素电路中的所有晶体管进行电学测试的成功率。
本申请实施例提供的一种上述显示基板的测试方法，所述方法包括：
根据所述像素电路中的待检测的晶体管，切断所述像素电路中的部分线路以断开部分所述像素电路中的晶体管；
通过所述栅极测试孔以及所述源漏极测试孔对待检测的所述晶体管进行电学测试。
本申请实施例提供的显示基板的测试方法，由于栅极测试垫在形成源漏电极的同时形成，无需采用搭接的方式额外设置铂作为测试探针，因此可以减小栅极测试垫与第一栅极层之间的接触电阻，在进行电学检测时电压信号可以通过栅极测试垫准确输入到晶体管中，从而可以提高对像素电路中的晶体管进行电学测试的成功率，并且可以提高像素电路中驱动晶体管连续测试的能力，还可以节省显示基板制备工艺流程，节约显示基板制备成本以及显示基板电学测试成本。
可选地，所述像素电路包括：第一晶体管，第二晶体管，第三晶体管，第四晶体管，第五晶体管，第六晶体管，第七晶体管，存储电容，扫描线，复位线、初始化信号线、以及发光控制线；
待检测的所述晶体管为所述第一晶体管或所述第七晶体管，根据所述像素电路中的待检测的晶体管，切断所述像素电路中的部分线路以断开部分所述像素电路中的晶体管，具体包括：
将所述第二晶体管、所述第三晶体管、所述第四晶体管、所述第五晶体管、所述第六晶体管以及所述存储电容从所述像素电路断开；
通过所述栅极测试孔以及所述源漏极测试孔对待检测的所述晶体管进行电学测试，具体包括：
当待检测的所述晶体管为所述第一晶体管时，通过所述第一栅极测试孔向所述第一栅极测试垫提供第一电压信号，通过所述第一源漏极测试孔向所述第一源漏极测试部提供第二电压信号，并通过所述第二源漏极测试孔输出所述第二源漏极测试部的测试信号；
当待检测的所述晶体管为所述第七晶体管时，通过所述第一栅极测试孔向所述第一栅极测试垫提供第一电压信号，通过所述第四源漏极测试孔向所述第四源漏极测试部提供第二电压信号，并通过所述第二源漏极测试孔输出所述第二源漏极测试部的测试信号。
可选地，待检测的所述晶体管为所述第三晶体管；
根据所述像素电路中的待检测的晶体管，切断所述像素电路中的部分线路以断开部分所述像素电路中的晶体管，具体包括：
将所述第一晶体管、所述第二晶体管、所述第四晶体管、所述第七晶体管以及所述存储电容从所述像素电路断开；
通过所述栅极测试孔以及所述源漏极测试孔对待检测的所述晶体管进行电学测试，具体包括：
通过所述第一源漏极测试孔向所述第一源漏极测试部提供第一电压信号，通过所述第二栅极测试孔向所述第二栅极测试垫提供第三电压信号，通过所述第三源漏极测试孔向所述第三源漏极测试部提供第二电压信号，并通过所述第四源漏极测试孔输出所述第四源漏极测试部的测试信号。
可选地，待检测的所述晶体管为下列之一：所述第二晶体管、所述第四晶体管、所述第五晶体管、所述第六晶体管；
根据所述像素电路中的待检测的晶体管，切断所述像素电路中的部分线路以断开部分所述像素电路中的晶体管，具体包括：
将所述第一晶体管、所述第七晶体管以及所述存储电容从所述像素电路断开；
通过所述栅极测试孔以及所述源漏极测试孔对待检测的所述晶体管进行电学测试，具体包括：
当待检测的所述晶体管为所述第二晶体管时，通过所述第三栅极测试孔向所述第三栅极测试垫提供第一电压信号，通过所述第二栅极测试孔向所述第二栅极测试垫提供第三电压信号，通过所述第四源漏极测试孔向所述第四源漏极测试部提供第二电压信号，并通过所述第一源漏极测试孔输出所述第一源漏极测试部的测试信号；
当待检测的晶体管为第四晶体管时，通过第三栅极测试孔向第三栅极测试垫提供第一电压信号，通过第二栅极测试孔向第二栅极测试垫提供第三电压信号，通过第五源漏极测试孔向第五源漏极测试部提供第二电压信号；并通过第三源漏极测试孔输出第三源漏极测试部的测试信号；
当待检测的所述晶体管为所述第五晶体管时，通过所述第二栅极测试孔向所述第二栅极测试垫提供第一电压信号，通过所述第一源漏极测试孔向所述第一源漏极测试部提供第三电压信号，通过所述第三源漏极测试孔向所述第三源漏极测试部提供第二电压信号，并通过所述第四源漏极测试孔输出所述第四源漏极测试部的测试信号；
当待检测的所述晶体管为所述第六晶体管时，通过所述第二栅极测试孔向所述第二栅极测试垫提供第一电压信号，通过所述第一源漏极测试孔向所述第一源漏极测试部提供第三电压信号，通过所述第四源漏极测试孔向所述第四源漏极测试部提供第二电压信号，并通过所述第三源漏极测试孔输出所述第三源漏极测试部的测试信号。
本申请实施例提供的一种显示基板的制备方法，所述方法包括：
在衬底基板上依次形成像素电路的有源层、第一栅绝缘层、第一栅极层、第二栅绝缘层、第二栅极层、以及第一层间绝缘层；其中，所述像素电路包括多个晶体管；
形成贯穿所述第一层间绝缘层以及所述第二栅绝缘层、且暴露部分所述第一栅极层的栅极接触孔；
形成贯穿所述第一层间绝缘层、所述第二栅绝缘层以及所述第一栅绝缘层、且暴露所述有源层的源漏极接触孔；
在所述第一层间绝缘层之上形成源漏电极层的图案，其中所述源漏电极层包括：通过所述栅极接触孔与所述第一栅极层电连接的栅极测试垫，以及通过所述源漏极孔与所述有源层电连接的源极和漏极；
在源漏电极层上形成第二层间绝缘层，并形成贯穿其厚度且暴露栅极测试垫的栅极测试孔，以及形成贯穿其厚度且暴露所述源漏电极层中除所述栅极测试垫之外的部分区域的源漏极测试孔。
本申请实施例提供的显示基板的制备方法，在形成源漏电极层之前在设置栅极测试垫的区域形成暴露第一栅极层的栅极接触孔，这样，在形成源漏电极的同时便可以形成栅极测试垫的图案，后续无需采用搭接的方式额外设置铂作为测试探针，因此可以减小栅极测试垫与第一栅极层之间的接触电阻，在对制作完成的显示基板进行电学检测时，电压信号可以通过栅极测试垫准确输入到晶体管中，从而可以提高对像素电路中的晶体管进行电学测试的成功率，并且可以提高像素电路中驱动晶体管连续测试的能力，还可以节省显示基板制备工艺流程，节约显示基板制备成本以及测试成本。
可选地，所述像素电路包括：第一晶体管，第二晶体管，第三晶体管，第四晶体管，第五晶体管，第六晶体管，第七晶体管，存储电容，扫描线，复位线、初始化信号线、以及发光控制线；
形成贯穿所述第一层间绝缘层以及所述第一二栅绝缘层、且暴露部分所述第一栅极层的栅极接触孔，具体包括：
采用图形化工艺分别形成：暴露所述复位线的第一栅极接触孔，暴露所述发光控制线的第二栅极接触孔，以及暴露所述扫描线的第三栅极接触孔；
在所述第一层间绝缘层之上形成源漏电极层中的所述栅极测试垫，具体包括：
沉积源漏电极材料形成一整层电极层；
对所述电极层采用图形化工艺，分别形成：通过所述第一栅极接触孔与所述第一晶体管以及第七晶体管的栅极电连接的第一栅极测试垫，通过所述第二栅极接触孔与所述第五晶体管以及第六晶体管的栅极电连接的第二栅极测试垫，通过所述第三栅极接触孔与所述第二晶体管以及第四晶体管的栅极电连接的第三栅极测试垫；
形成贯穿其厚度且暴露所述栅极测试垫的栅极测试孔，具体包括：
采用图形化工艺在所述第二层间绝缘层形成：暴露所述第一栅极测试垫的第一栅极测试孔，暴露所述第二栅极测试垫的第二栅极测试孔，以及暴露所述第三栅极测试垫的第三栅极测试孔。
可选地，形成源漏电极层中的所述栅极测试垫以及所述源极和所述漏极的同时，所述方法还包括：
形成与所述第一晶体管的源极、所述第二晶体管的漏极以及所述第三晶体管的栅极电连接的第一源漏极测试部；
形成与所述第一晶体管的漏极以及所述第七晶体管的漏极电连接的第二源漏极测试部；
形成与所述第五晶体管的源极电连接的第三源漏极测试部；
形成与所述第六晶体管的漏极以及所述第七晶体管的源极电连接的第四源漏极测试部；
形成与所述第四晶体管的源极电连接的第五源漏极测试部；
形成贯穿其厚度且暴露部分源极或漏极的源漏极测试孔，具体包括：
采用图形化工艺在所述第二层间绝缘层形成：暴露所述第一源漏极测试部的第一源漏极测试孔，暴露所述第二源漏极测试部的第二源漏极测试孔，暴露所述第三源漏极测试部的第三源漏极测试孔，暴露所述第四源漏极测试部的第四源漏极测试孔，以及暴露所述第五源漏极测试部的第五源漏极测试孔。
本申请实施例提供的一种显示面板，包括本申请实施例提供上述的显示基板，以及位于所述显示基板之上的电致发光器件。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简要介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请实施例提供的一种显示基板的结构示意图；
图2为本申请实施例提供的另一种显示基板的结构示意图；
图3为本申请实施例提供的一种显示基板中的像素电路等效电路图；
图4为本申请实施例提供的一种显示基板的测试方法的示意图；
图5为本申请实施例提供的一种显示基板的制备方法示意图。
具体实施方式
本申请实施例提供了一种显示基板，如图1～2所示，显示基板包括：衬底基板1，在衬底基板1之上的像素电路；
像素电路包括：在衬底基板1上依次设置的有源层3、第一栅绝缘层4、第一栅极层5、第二栅绝缘层6、第二栅极层7、第一层间绝缘层8、源漏电极层9、以及第二层间绝缘层10；像素电路划分为多个晶体管T；
像素电路还包括：贯穿第一层间绝缘层8以及第二栅绝缘层6、且暴露部分第一栅极层5的栅极接触孔11，以及贯穿第一层间绝缘层8、第二栅绝缘层6以及第一栅绝缘层4、且暴露有源层3的源漏极接触孔12；
源漏电极层9包括：通过栅极接触孔11与第一栅极层5电连接的栅极测试垫13，通过源漏极接触孔12与有源层3电连接的源极14和漏极15；
第二层间绝缘层10具有：贯穿其厚度的栅极测试孔16和源漏极测试孔17；栅极测试孔16暴露栅极测试垫13，源漏极测试孔17暴露源漏电极层9中除栅极测试垫13之外的部分区域。
本申请实施例提供的显示基板，在形成源漏电极层之前在需要设置栅极测试垫的区域形成暴露第一栅极层的栅极接触孔，这样，在形成源漏电极的同时便可以形成栅极测试垫，无需采用搭接的方式额外设置铂作为测试探针，因此可以减小栅极测试垫与第一栅极层之间的接触电阻，在进行电学检测时电压信号可以通过栅极测试垫准确输入到晶体管中，从而可以提高对像素电路中的晶体管进行电学测试的成功率，并且可以提高像素电路中驱动晶体管连续测试的能力，还可以节省显示基板制备工艺流程，节约显示基板制备成本以及测试成本。
可选地，如图3所示，像素电路包括：第一晶体管T1，第二晶体管T2，第三晶体管T3，第四晶体管T4，第五晶体管T5，第六晶体管T6，第七晶体管T，存储电容Cst，扫描线Gate，复位线Reset、初始化信号线Vinit、以及发光控制线EM；
第三晶体管T3的栅极与存储电容Cst的第一电极、第一晶体管T1的源极以及第二晶体管T2的漏极电连接；第三晶体管T3的源极与第四晶体管T4的漏极以及第五晶体管T5的漏极电连接；第三晶体管T3的漏极与第二晶体管T2的源极以及第六晶体管T6的源极电连接；
第一晶体管T1的栅极与复位线Reset电连接；
第一晶体管T1和第七晶体管T7的漏极与初始化信号线Vinit电连接；
存储电容Cst的第二电极与第一电源端VDD电连接；
第二晶体管T2和第四晶体管T4的栅极与扫描线Gate电连接；
第四晶体管T4的源极与数据信号端Data电连接；
第五晶体管T5和第六晶体管T6的栅极与发光控制线EM电连接；
第六晶体管T6的漏极与第七晶体管T7的漏极电连接。
具体实施时，有源层可采用半导体材料图案化形成，有源层包括第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7的有源层。例如，各晶体管的有源层一体设置。各晶体管的有源层可包括源极区域、漏极区域以及源极区域和漏极区域之间的沟道区。有源层例如可采用非晶硅、多晶硅、氧化物半导体材料等制作。需要说明的是，有源层中的源极区域和漏极区域可为掺杂有n型杂质或p型杂质的区域。
在具体实施时，第一栅极层包括：存储电容Cst的第二极，扫描线Gate，复位线Reset，发光控制线EM、以及第一晶体管T、第二晶体管T、第三晶体管T、第四晶体管T、第五晶体管T、第六晶体管T、第七晶体管T的栅极。
在具体实施时，第二栅极层例如可以包括：存储电容Cst的第一极、初始化线Vinit、遮光层。
需要说明的是，图1以仅示出一个晶体管T为例来对本申请实施例提供的显示基板的截面结构进行举例说明，图2以仅示出一个栅极测试垫为例对本申请实施例提供的显示基板的截面结构进行举例说明。在具体实施时，如图1、2所示，衬底基板1和有源层3之间还包括缓冲层2。图1中第一栅极层5包括晶体管T的栅极18以及存储电容Cst的第二极19，第二栅极层7包括存储电容Cst的第一极20。
可选地，对于如图3所示的像素电路，栅极接触孔包括：暴露复位线Reset的第一栅极接触孔，暴露发光控制线EM的第二栅极接触孔，以及暴露扫描线Gate的第三栅极接触孔；
栅极测试垫包括：通过第一栅极接触孔与复位线Reset电连接的第一栅极测试垫A，通过第二栅极接触孔与发光控制线EM电连接的第二栅极测试垫B，以及通过第三栅极接触孔与扫描线Gate电连接的第三栅极测试垫C；
栅极测试孔包括：暴露第一栅极测试垫A的第一栅极测试孔，暴露第二栅极测试垫B的第二栅极测试孔，暴露第三栅极测试垫C的第三栅极测试孔。
即具体实施时，图2所示的显示基板中，栅极测试垫13可以是第一栅极测试垫，相应的图2中第一栅极层5为复位线。栅极测试垫13也可以是第二栅极测试垫，相应的图2中第一栅极层5为发光控制线。当然，图2中栅极测试垫13也可以是第三栅极测试垫，相应的图2中第一栅极层5为扫描线。
在具体实施时，复位线Reset与第一晶体管T1和第七晶体管T7的栅极电连接，即第一栅极测试垫A与第一晶体管T1和第七晶体管T7的栅极电连接，从而在对晶体管进行电学测试时，对第一栅极测试垫A输入电压信号，便可以实现对第一晶体管T1或第七晶体管T7的栅极输入电压信号。
在具体实施时，发光控制线EM与第五晶体管T5和第六晶体管T6的栅极电连接，即第二栅极测试垫B与第五晶体管T5和第六晶体管T6的栅极电连接，从而在对晶体管进行电学测试时，对第二栅极测试垫B输入电压信号，便可以实现对第五晶体管T5或第六晶体管T6的栅极输入电压信号。
在具体实施时，扫描线Gate与第二晶体管T2和第四晶体管T4的栅极电连接，即第三栅极测试垫C与第二晶体管T2和第四晶体管T4的栅极电连接，从而在对晶体管进行电学测试时，对第三栅极测试垫C输入电压信号，便可以实现对第二晶体管T2或第四晶体管T4的栅极输入电压信号。
可选地，对于如图3所示的像素电路，源漏电极层还包括：第一源漏极测试部D，第二源漏极测试部E，第三源漏极测试部F，第四源漏极测试部G，以及第五源漏极测试部H；
第一源漏极测试部D与第一晶体管T1的源极、第二晶体管T2的漏极以及第三晶体管T3的栅极电连接；
第二源漏极测试部E与第一晶体管T1的漏极以及第七晶体管T7的漏极电连接；
第三源漏极测试部F与第五晶体管T5的源极电连接；
第四源漏极测试部G与第六晶体管T6的漏极以及第七晶体管T7的源极电连接；
第五源漏极测试部H与第四晶体管T4的源极电连接；
源漏极测试孔包括：暴露第一源漏极测试部D的第一源漏极测试孔，暴露第二源漏极测试部E的第二源漏极测试孔，暴露第三源漏极测试部F的第三源漏极测试孔，暴露第四源漏极测试部G的第四源漏极测试孔，以及暴露第五源漏极测试部H的第五源漏极测试孔。
在具体实施时，可以通过第一源漏极测试部D向第一晶体管T1的源极输入电压信号，也可以通过第一源漏极测试部D向第二晶体管T2的漏极输入电压信号，还可以通过第一源漏极测试部D向第三晶体管T3的栅极输入电压信号。
在具体实施时，可以通过第二源漏极测试部E与第一晶体管T1的漏极传输信号，也可以通过第二源漏极测试部E与第七晶体管T7的漏极传输信号。
在具体实施时，可以通过第三源漏极测试部F与第五晶体管T5的源极传输信号。
在具体实施时，可以通过第四源漏极测试部G与第六晶体管T6的漏极传输信号。
在具体实施时，可以通过第五源漏极测试部H与第四晶体管T4的源极传输信号。
在具体实施时，利用各源漏极测试部与晶体管的电极传输信号，可以是通过各源漏极测试部输入电压信号，也可以是通过各源漏极测试部输出电压信号。
本申请实施例提供的显示基板，可以利用各栅极测试垫以及源漏极测试垫对像素电路中的所有晶体管进行电学测试，由于各栅极测试垫在形成源漏电极的同时形成，无需采用搭接的方式额外设置铂作为测试探针，因此可以减小栅极测试垫与第一栅极层之间的接触电阻，在进行电学检测时电压信号可以通过栅极测试垫准确输入到晶体管中，从而可以提高对像素电路中的所有晶体管进行电学测试的成功率。
在具体实施时，可以根据需要来选择相应的栅极测试垫和源漏极测试部，以实现对像素电路中的晶体管进行电学测试。
需要说明的是，本申请实施例提供的如图3所示的像素电路中，仅是为了示出各栅极测试垫以及各源漏极测试部与各晶体管之间的电连接关系，各栅极测试垫以及各源漏极测试部的具体位置可以根据显示基板各膜层实际的图案进行选择。
需要说明的是，在具体实施时，源漏电极层中的各源漏极测试部可以与晶体管的源极或漏极一体连接形成。源漏电极层中的各源漏极测试部也可以复用晶体管的源极或漏极，即晶体管的源极或漏极本身可以作为用于进行电学测试的怨偶极测试部。
在具体实施时，本申请实施例提供的显示基板中，各晶体可以是薄膜晶体管。
基于同一发明构思，本申请实施例还提供了一种上述显示基板的测试方法，如图4所示，所述方法包括：
S101、根据像素电路中的待检测的晶体管，切断像素电路中的部分线路以断开部分像素电路中的晶体管；
S102、通过栅极测试孔以及源漏极测试孔对待检测的晶体管进行电学测试。
本申请实施例提供的显示基板的测试方法，由于栅极测试垫在形成源漏电极的同时形成，无需采用搭接的方式额外设置铂作为测试探针，因此可以减小栅极测试垫与第一栅极层之间的接触电阻，在进行电学检测时电压信号可以通过栅极测试垫准确输入到晶体管中，从而可以提高对像素电路中的晶体管进行电学测试的成功率，并且可以提高像素电路中驱动晶体管连续测试的能力，还可以节省显示基板制备工艺流程，节约显示基板制备成本以及显示基板电学测试成本。
可选地，对于如图3所示的像素电路，包括：第一晶体管T1，第二晶体管T2，第三晶体管T3，第四晶体管T4，第五晶体管T5，第六晶体管T6，第七晶体管T，存储电容Cst，扫描线Gate，复位线Reset、初始化信号线Vinit、以及发光控制线EM；
当待检测的晶体管为第一晶体管T1或第七晶体管T7时，根据像素电路中的待检测的晶体管，切断像素电路中的部分线路以断开部分像素电路中的晶体管，具体包括：
将第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6以及存储电容Cst从像素电路断开；
通过栅极测试孔以及源漏极测试孔对待检测的晶体管进行电学测试，具体包括：
当待检测的晶体管为第一晶体管T1时，通过第一栅极测试孔向第一栅极测试垫A提供第一电压信号V1，通过第一源漏极测试孔向第一源漏极测试部D提供第二电压信号V2，并通过第二源漏极测试孔输出第二源漏极测试部E的测试信号V4；
当待检测的晶体管为第七晶体管T7时，通过第一栅极测试孔向第一栅极测试垫A提供第一电压信号V1，通过第四源漏极测试孔向第四源漏极测试部G提供第二电压信号V2，并通过第二源漏极测试孔输出第二源漏极测试部E的测试信号V4。
可选地，待检测的晶体管为第三晶体管T3；
根据像素电路中的待检测的晶体管，切断像素电路中的部分线路以断开部分像素电路中的晶体管，具体包括：
将第一晶体管T1、第二晶体管T2、第四晶体管T4、第七晶体管T7以及存储电容Cst从像素电路断开；
通过栅极测试孔以及源漏极测试孔对待检测的晶体管进行电学测试，具体包括：
通过第一源漏极测试孔向第一源漏极测试部D提供第一电压信号V1，通过第二栅极测试孔向第二栅极测试垫B提供第三电压信号V3，通过第三源漏极测试孔向第三源漏极测试部F提供第二电压信号V2，并通过第四源漏极测试孔输出第四源漏极测试部G的测试信号V4。
即通过第二栅极测试孔向第二栅极测试垫B提供第三电压信号V3以控制第五晶体管T5和第六晶体管T6开启，在进行电学测试时，第五晶体管T5的源极作为第三晶体管T3的源极端，第六晶体管T6的漏极作为第三晶体管T3的漏极端，从而可以实现对第三晶体管T3的检测，可以提高第三晶体管T3的检测成功率。
可选地，待检测的晶体管为下列之一：第二晶体管T2、第四晶体管T4、第五晶体管T5、第六晶体管T6；
根据像素电路中的待检测的晶体管，切断像素电路中的部分线路以断开部分像素电路中的晶体管，具体包括：
将第一晶体管T1、第七晶体管T7以及存储电容Cst从像素电路断开；
通过栅极测试孔以及源漏极测试孔对待检测的晶体管进行电学测试，具体包括：
当待检测的晶体管为第二晶体管T2时，通过第三栅极测试孔向第三栅极测试垫C提供第一电压信号V1，通过第二栅极测试孔向第二栅极测试垫B提供第三电压信号V3，通过第四源漏极测试孔向第四源漏极测试部G提供第二电压信号V2，并通过第一源漏极测试孔输出第一源漏极测试部D的测试信号V4；
当待检测的晶体管为第四晶体管T4时，通过第三栅极测试孔向第三栅极测试垫C提供第一电压信号V1，通过第二栅极测试孔向第二栅极测试垫B提供第三电压信号V3，通过第五源漏极测试孔向第五源漏极测试部H提供第二电压信号V2；并通过第三源漏极测试孔输出第三源漏极测试部的测试信号V4；
当待检测的晶体管为第五晶体管T5时，通过第二栅极测试孔向第二栅极测试垫B提供第一电压信号V1，通过第一源漏极测试孔向第一源漏极测试部D提供第三电压信号V3，通过第三源漏极测试孔向第三源漏极测试部F提供第二电压信号V2，并通过第四源漏极测试孔输出第四源漏极测试部G的测试信号V4；
当待检测的晶体管为第六晶体管T6时，通过第二栅极测试孔向第二栅极测试垫B提供第一电压信号V1，通过第一源漏极测试孔向第一源漏极测试部D提供第三电压信号V3，通过第四源漏极测试孔向第四源漏极测试部G提供第二电压信号V2，并通过第三源漏极测试孔输出第三源漏极测试部F的测试信号V4。
在具体实施时，第一电压信号例如可以是交流电压信号。
在具体实施时，第一电压信号V1的范围例如可以是-15伏(V)～15V或者-10V～10V，第二电压信号V2例如可以是0V，第三电压信号V3例如可以是-7V。当测试信号V4为-5.1V或-0.1V时，可以认为晶体管符合测试条件，即晶体管通过电学测试。
基于同一发明构思，本申请实施例还提供了一种显示基板的制备方法，如图5所示，该方法包括：
S201、在衬底基板上依次形成像素电路的有源层、第一栅绝缘层、第一栅极层、第二栅绝缘层、第二栅极层、以及第一层间绝缘层；其中，像素电路包括多个晶体管；
S202、形成贯穿第一层间绝缘层以及第二栅绝缘层、且暴露部分第一栅极层的栅极接触孔；
S203、形成贯穿第一层间绝缘层、第二栅绝缘层以及第一栅绝缘层、且暴露有源层的源漏极接触孔；
S204、在第一层间绝缘层之上形成源漏电极层的图案，其中源漏电极层包括：通过栅极接触孔与第一栅极层电连接的栅极测试垫，以及通过源漏极孔与有源层电连接的源极和漏极；
S205、在源漏电极层上形成第二层间绝缘层，并形成贯穿其厚度且暴露栅极测试垫的栅极测试孔，以及形成贯穿其厚度且暴露所述源漏电极层中除所述栅极测试垫之外的部分区域的源漏极测试孔。
本申请实施例提供的显示基板的制备方法，在形成源漏电极层之前在设置栅极测试垫的区域形成暴露第一栅极层的栅极接触孔，这样，在形成源漏电极的同时便可以形成栅极测试垫的图案，后续无需采用搭接的方式额外设置铂作为测试探针，因此可以减小栅极测试垫与第一栅极层之间的接触电阻，在对制作完成的显示基板进行电学检测时，电压信号可以通过栅极测试垫准确输入到晶体管中，从而可以提高对像素电路中的晶体管进行电学测试的成功率，并且可以提高像素电路中驱动晶体管连续测试的能力，还可以节省显示基板制备工艺流程，节约显示基板制备成本以及测试成本。
可选地，像素电路包括：第一晶体管，第二晶体管，第三晶体管，第四晶体管，第五晶体管，第六晶体管，第七晶体管，存储电容，扫描线，复位线、初始化信号线、以及发光控制线；
步骤S202形成贯穿第一层间绝缘层以及第一二栅绝缘层、且暴露部分第一栅极层的栅极接触孔，具体包括：
采用图形化工艺分别形成：暴露复位线的第一栅极接触孔，暴露发光控制线的第二栅极接触孔，以及暴露扫描线的第三栅极接触孔。
可选地，步骤S204中，在第一层间绝缘层之上形成源漏电极层中的栅极测试垫，具体包括：
沉积源漏电极材料形成一整层电极层；
对所述电极层采用图形化工艺，分别形成：通过第一栅极接触孔与第一晶体管以及第七晶体管的栅极电连接的第一栅极测试垫，通过第二栅极接触孔与第五晶体管以及第六晶体管的栅极电连接的第二栅极测试垫，通过第三栅极接触孔与第二晶体管以及第四晶体管的栅极电连接的第三栅极测试垫。
本申请实施例提供的显示基板的制备方法，由于在形成源漏电极层之前，在设置栅极测试垫的区域形成暴露第一栅极层的栅极接触孔，这样，沉积源漏电极材料时，电极材料通过栅极接触孔与第一栅极层接触，之后采用图形化工艺便可以形成栅极测试垫的图案，可以减小栅极测试垫与第一栅极层之间的接触电阻，在进行电学测试时，电压信号可以通过栅极测试垫准确输入到晶体管中，从而可以提高对显示基板的像素电路中晶体管进行电学测试的成功率。
可选地，步骤S205中，形成贯穿其厚度且暴露栅极测试垫的栅极测试孔，具体包括：
采用图形化工艺在第二层间绝缘层形成：暴露第一栅极测试垫的第一栅极测试孔，暴露第二栅极测试垫的第二栅极测试孔，以及暴露第三栅极测试垫的第三栅极测试孔。
可选地，步骤S204中，形成源漏电极层中的栅极测试垫以及源极和漏极的同时，所述方法还包括：
形成与第一晶体管的源极、第二晶体管的漏极以及第三晶体管的栅极电连接的第一源漏极测试部；
形成与第一晶体管的漏极以及第七晶体管的漏极电连接的第二源漏极测试部；
形成与第五晶体管的源极电连接的第三源漏极测试部；
形成与第六晶体管的漏极以及第七晶体管的源极电连接的第四源漏极测试部；
形成与第四晶体管的源极电连接的第五源漏极测试部；
步骤S205中，形成贯穿其厚度且暴露部分源极或漏极的源漏极测试孔，具体包括：
采用图形化工艺在第二层间绝缘层形成：暴露第一源漏极测试部的第一源漏极测试孔，暴露第二源漏极测试部的第二源漏极测试孔，暴露第三源漏极测试部的第三源漏极测试孔，暴露第四源漏极测试部的第四源漏极测试孔，以及暴露第五源漏极测试部的第五源漏极测试孔。
基于同一发明构思，本申请实施例还提供了一种显示面板，包括本申请实施例提供上述的显示基板，以及位于显示基板之上的电致发光器件。
即本申请实施例提供的显示面板为电致发光显示面板，电致发光器件可以说有机发光二极管(Organic Light-Emitting Diode，OLED)器件，也可以是量子点发光二极管(Quantum Dot Light Emitting Diodes，QLED)器件。电致发光器件可以包括层叠设置的阳极、发光层、阴极。进一步地，发光层还可以包括空穴注入层、空穴传输层、电子传输层、电子注入层等膜层。
如图3所示，电致发光器件OLED的阳极与第六晶体管T6的漏极以及第七晶体管T7的漏极电连接，电致发光器件OLED的阴极与第二电源端VSS电连接。在具体实施时，第一电源端VDD和第二电源端VSS之一为高压端，另一个为低压端。例如，第一电源端VDD为电压源以输出恒定的第五电压信号，第五电压信号为正电压，而第二电源端VSS可以为电压源以输出恒定的第六电压信号，第六电压信号为负电压等。当然在具体实施时，第二电源端VSS也可以接地。
综上所述，本申请实施例提供的显示基板及其检测方法、制备方法、显示面板，在形成源漏电极层之前在需要设置栅极测试垫的区域形成暴露第一栅极层的栅极接触孔，这样，在形成源漏电极的同时便可以形成栅极测试垫，无需采用搭接的方式额外设置铂作为测试探针，因此可以减小栅极测试垫与第一栅极层之间的接触电阻，在进行电学检测时电压信号可以通过栅极测试垫准确输入到晶体管中，从而可以提高对像素电路中的晶体管进行电学测试的成功率，并且可以提高像素电路中驱动晶体管连续测试的能力，还可以节省显示基板制备工艺流程，节约显示基板制备成本以及测试成本。
显然，本领域的技术人员可以对本申请进行各种改动和变型而不脱离本申请的精神和范围。这样，倘若本申请的这些修改和变型属于本申请权利要求及其等同技术的范围之内，则本申请也意图包含这些改动和变型在内。

Claims (12)

1.一种显示基板，其特征在于，所述显示基板包括：衬底基板，在所述衬底基板之上的像素电路；
所述像素电路包括：在所述衬底基板上依次设置的有源层、第一栅极层、第一栅绝缘层、第二栅绝缘层、第二栅极层、第一层间绝缘层、源漏电极层、以及第二层间绝缘层；所述像素电路划分为多个晶体管；
所述像素电路还包括：贯穿所述第一层间绝缘层以及所述第二栅绝缘层、且暴露部分所述第一栅极层的栅极接触孔，以及贯穿所述第一层间绝缘层、所述第二栅绝缘层以及所述第一栅绝缘层、且暴露所述有源层的源漏极接触孔；
所述源漏电极层包括：通过所述栅极接触孔与所述第一栅极层电连接的栅极测试垫，通过所述源漏极接触孔与所述有源层电连接的源极和漏极；
所述第二层间绝缘层具有：贯穿其厚度的栅极测试孔和源漏极测试孔；所述栅极测试孔暴露所述栅极测试垫，所述源漏极测试孔暴露所述源漏电极层中除所述栅极测试垫之外的部分区域。
2.根据权利要求1所述的显示基板，其特征在于，所述像素电路包括：第一晶体管，第二晶体管，第三晶体管，第四晶体管，第五晶体管，第六晶体管，第七晶体管，存储电容，扫描线，复位线、初始化信号线、以及发光控制线；
所述第三晶体管的栅极与所述存储电容的第一电极、所述第一晶体管的源极以及所述第二晶体管的漏极电连接；所述第三晶体管的源极与所述第四晶体管的漏极以及所述第五晶体管的漏极电连接；所述第三晶体管的漏极与所述第二晶体管的源极以及第六晶体管的源极电连接；
所述第一晶体管的栅极与所述复位线电连接；
所述第一晶体管和所述第七晶体管的漏极与所述初始化信号线电连接；
所述存储电容的第二电极与第一电源端电连接；
所述第二晶体管和所述第四晶体管的栅极与所述扫描线电连接；
所述第四晶体管的源极与数据信号端电连接；
所述第五晶体管和所述第六晶体管的栅极与所述发光控制线电连接；
所述第六晶体管的漏极与所述第七晶体管的漏极电连接。
3.根据权利要求2所述的显示基板，其特征在于，所述第一栅极层包括：所述存储电容的第二极，所述扫描线，所述复位线，所述发光控制线、以及所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第四晶体管、所述第五晶体管、所述第六晶体管、所述第七晶体管的栅极；
所述栅极接触孔包括：暴露所述复位线的第一栅极接触孔，暴露所述发光控制线的第二栅极接触孔，以及暴露所述扫描线的第三栅极接触孔；
所述栅极测试垫包括：通过所述第一栅极接触孔与所述复位线电连接的第一栅极测试垫，通过所述第二栅极接触孔与所述发光控制线电连接的第二栅极测试垫，以及通过所述第三栅极接触孔与所述扫描线电连接的第三栅极测试垫；
所述栅极测试孔包括：暴露所述第一栅极测试垫的第一栅极测试孔，暴露所述第二栅极测试垫的第二栅极测试孔，暴露所述第三栅极测试垫的第三栅极测试孔。
4.根据权利要求2所述的显示基板，其特征在于，所述源漏电极层还包括：第一源漏极测试部，第二源漏极测试部，第三源漏极测试部，第四源漏极测试部，以及第五源漏极测试部；
所述第一源漏极测试部与所述第一晶体管的源极、所述第二晶体管的漏极以及所述第三晶体管的栅极电连接；
所述第二源漏极测试部与所述第一晶体管的漏极以及所述第七晶体管的漏极电连接；
所述第三源漏极测试部与所述第五晶体管的源极电连接；
所述第四源漏极测试部与所述第六晶体管的漏极以及所述第七晶体管的源极电连接；
所述第五源漏极测试部与所述第四晶体管的源极电连接；
所述源漏极测试孔包括：暴露所述第一源漏极测试部的第一源漏极测试孔，暴露所述第二源漏极测试部的第二源漏极测试孔，暴露所述第三源漏极测试部的第三源漏极测试孔，暴露所述第四源漏极测试部的第四源漏极测试孔，以及暴露所述第五源漏极测试部的第五源漏极测试孔。
5.一种根据权利要求1～4任一项所述的显示基板的测试方法，其特征在于，所述方法包括：
根据所述像素电路中的待检测的晶体管，切断所述像素电路中的部分线路以断开部分所述像素电路中的晶体管；
通过所述栅极测试孔以及所述源漏极测试孔对待检测的所述晶体管进行电学测试。
6.根据权利要求5所述的方法，其特征在于，所述像素电路包括：第一晶体管，第二晶体管，第三晶体管，第四晶体管，第五晶体管，第六晶体管，第七晶体管，存储电容，扫描线，复位线、初始化信号线、以及发光控制线；
待检测的所述晶体管为所述第一晶体管或所述第七晶体管，根据所述像素电路中的待检测的晶体管，切断所述像素电路中的部分线路以断开部分所述像素电路中的晶体管，具体包括：
将所述第二晶体管、所述第三晶体管、所述第四晶体管、所述第五晶体管、所述第六晶体管以及所述存储电容从所述像素电路断开；
通过所述栅极测试孔以及所述源漏极测试孔对待检测的所述晶体管进行电学测试，具体包括：
当待检测的所述晶体管为所述第一晶体管时，通过所述第一栅极测试孔向所述第一栅极测试垫提供第一电压信号，通过所述第一源漏极测试孔向所述第一源漏极测试部提供第二电压信号，并通过所述第二源漏极测试孔输出所述第二源漏极测试部的测试信号；
当待检测的所述晶体管为所述第七晶体管时，通过所述第一栅极测试孔向所述第一栅极测试垫提供第一电压信号，通过所述第四源漏极测试孔向所述第四源漏极测试部提供第二电压信号，并通过所述第二源漏极测试孔输出所述第二源漏极测试部的测试信号。
7.根据权利要求6所述的方法，其特征在于，待检测的所述晶体管为所述第三晶体管；
根据所述像素电路中的待检测的晶体管，切断所述像素电路中的部分线路以断开部分所述像素电路中的晶体管，具体包括：
将所述第一晶体管、所述第二晶体管、所述第四晶体管、所述第七晶体管以及所述存储电容从所述像素电路断开；
通过所述栅极测试孔以及所述源漏极测试孔对待检测的所述晶体管进行电学测试，具体包括：
通过所述第一源漏极测试孔向所述第一源漏极测试部提供第一电压信号，通过所述第二栅极测试孔向所述第二栅极测试垫提供第三电压信号，通过所述第三源漏极测试孔向所述第三源漏极测试部提供第二电压信号，并通过所述第四源漏极测试孔输出所述第四源漏极测试部的测试信号。
8.根据权利要求6所述的方法，其特征在于，待检测的所述晶体管为下列之一：所述第二晶体管、所述第四晶体管、所述第五晶体管、所述第六晶体管；
根据所述像素电路中的待检测的晶体管，切断所述像素电路中的部分线路以断开部分所述像素电路中的晶体管，具体包括：
将所述第一晶体管、所述第七晶体管以及所述存储电容从所述像素电路断开；
通过所述栅极测试孔以及所述源漏极测试孔对待检测的所述晶体管进行电学测试，具体包括：
当待检测的所述晶体管为所述第二晶体管时，通过所述第三栅极测试孔向所述第三栅极测试垫提供第一电压信号，通过所述第二栅极测试孔向所述第二栅极测试垫提供第三电压信号，通过所述第四源漏极测试孔向所述第四源漏极测试部提供第二电压信号，并通过所述第一源漏极测试孔输出所述第一源漏极测试部的测试信号；
当待检测的晶体管为第四晶体管时，通过第三栅极测试孔向第三栅极测试垫提供第一电压信号，通过第二栅极测试孔向第二栅极测试垫提供第三电压信号，通过第五源漏极测试孔向第五源漏极测试部提供第二电压信号；并通过第三源漏极测试孔输出第三源漏极测试部的测试信号；
当待检测的所述晶体管为所述第五晶体管时，通过所述第二栅极测试孔向所述第二栅极测试垫提供第一电压信号，通过所述第一源漏极测试孔向所述第一源漏极测试部提供第三电压信号，通过所述第三源漏极测试孔向所述第三源漏极测试部提供第二电压信号，并通过所述第四源漏极测试孔输出所述第四源漏极测试部的测试信号；
当待检测的所述晶体管为所述第六晶体管时，通过所述第二栅极测试孔向所述第二栅极测试垫提供第一电压信号，通过所述第一源漏极测试孔向所述第一源漏极测试部提供第三电压信号，通过所述第四源漏极测试孔向所述第四源漏极测试部提供第二电压信号，并通过所述第三源漏极测试孔输出所述第三源漏极测试部的测试信号。
9.一种显示基板的制备方法，其特征在于，所述方法包括：
在衬底基板上依次形成像素电路的有源层、第一栅绝缘层、第一栅极层、第二栅绝缘层、第二栅极层、以及第一层间绝缘层；其中，所述像素电路包括多个晶体管；
形成贯穿所述第一层间绝缘层以及所述第二栅绝缘层、且暴露部分所述第一栅极层的栅极接触孔；
形成贯穿所述第一层间绝缘层、所述第二栅绝缘层以及所述第一栅绝缘层、且暴露所述有源层的源漏极接触孔；
在所述第一层间绝缘层之上形成源漏电极层的图案，其中所述源漏电极层包括：通过所述栅极接触孔与所述第一栅极层电连接的栅极测试垫，以及通过所述源漏极孔与所述有源层电连接的源极和漏极；
在源漏电极层上形成第二层间绝缘层，并形成贯穿其厚度且暴露栅极测试垫的栅极测试孔，以及形成贯穿其厚度且暴露所述源漏电极层中除所述栅极测试垫之外的部分区域的源漏极测试孔。
10.根据权利要求9所述的方法，其特征在于，所述像素电路包括：第一晶体管，第二晶体管，第三晶体管，第四晶体管，第五晶体管，第六晶体管，第七晶体管，存储电容，扫描线，复位线、初始化信号线、以及发光控制线；
形成贯穿所述第一层间绝缘层以及所述第一二栅绝缘层、且暴露部分所述第一栅极层的栅极接触孔，具体包括：
采用图形化工艺分别形成：暴露所述复位线的第一栅极接触孔，暴露所述发光控制线的第二栅极接触孔，以及暴露所述扫描线的第三栅极接触孔；
在所述第一层间绝缘层之上形成源漏电极层中的所述栅极测试垫，具体包括：
沉积源漏电极材料形成一整层电极层；
对所述电极层采用图形化工艺，分别形成：通过所述第一栅极接触孔与所述第一晶体管以及第七晶体管的栅极电连接的第一栅极测试垫，通过所述第二栅极接触孔与所述第五晶体管以及第六晶体管的栅极电连接的第二栅极测试垫，通过所述第三栅极接触孔与所述第二晶体管以及第四晶体管的栅极电连接的第三栅极测试垫；
形成贯穿其厚度且暴露所述栅极测试垫的栅极测试孔，具体包括：
采用图形化工艺在所述第二层间绝缘层形成：暴露所述第一栅极测试垫的第一栅极测试孔，暴露所述第二栅极测试垫的第二栅极测试孔，以及暴露所述第三栅极测试垫的第三栅极测试孔。
11.根据权利要求10所述的方法，其特征在于，形成源漏电极层中的所述栅极测试垫以及所述源极和所述漏极的同时，所述方法还包括：
形成与所述第一晶体管的源极、所述第二晶体管的漏极以及所述第三晶体管的栅极电连接的第一源漏极测试部；
形成与所述第一晶体管的漏极以及所述第七晶体管的漏极电连接的第二源漏极测试部；
形成与所述第五晶体管的源极电连接的第三源漏极测试部；
形成与所述第六晶体管的漏极以及所述第七晶体管的源极电连接的第四源漏极测试部；
形成与所述第四晶体管的源极电连接的第五源漏极测试部；
形成贯穿其厚度且暴露部分源极或漏极的源漏极测试孔，具体包括：
采用图形化工艺在所述第二层间绝缘层形成：暴露所述第一源漏极测试部的第一源漏极测试孔，暴露所述第二源漏极测试部的第二源漏极测试孔，暴露所述第三源漏极测试部的第三源漏极测试孔，暴露所述第四源漏极测试部的第四源漏极测试孔，以及暴露所述第五源漏极测试部的第五源漏极测试孔。
12.一种显示面板，其特征在于，包括根据权利要求1～4任一项所述的显示基板，以及位于所述显示基板之上的电致发光器件。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113365417A (zh) * 2021-05-07 2021-09-07 惠科股份有限公司 一种电路板、用于电路板检测的测试装置
WO2021259016A1 (zh) * 2020-06-22 2021-12-30 京东方科技集团股份有限公司 显示基板及其测试方法、制备方法、显示面板
WO2022121038A1 (zh) * 2020-12-11 2022-06-16 深圳市华星光电半导体显示技术有限公司 阵列基板及其制备方法
CN117096136A (zh) * 2023-10-20 2023-11-21 墨研计算科学（南京）有限公司 晶体管的栅极电阻测量结构及晶体管的制备方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050134754A1 (en) * 2003-12-22 2005-06-23 Lg.Philips Lcd Co., Ltd. Method of fabricating liquid crystal display device
CN101110443A (zh) * 2006-07-21 2008-01-23 三星电子株式会社 显示基板、其制造方法和具有显示基板的显示设备
CN103926761A (zh) * 2013-02-06 2014-07-16 上海中航光电子有限公司 一种用于阵列基板的测试结构及其制造方法
CN110190106A (zh) * 2019-06-13 2019-08-30 京东方科技集团股份有限公司 一种显示面板及其制备方法、检测方法、显示装置
US20200152881A1 (en) * 2018-11-08 2020-05-14 Samsung Display Co., Ltd. Electronic panel, electronic panel test device, and electronic panel test method

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009016586A (ja) * 2007-07-05 2009-01-22 Nec Electronics Corp 半導体装置およびその製造方法
KR101829312B1 (ko) * 2011-08-26 2018-02-20 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조방법
KR101938760B1 (ko) * 2012-07-26 2019-01-16 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
CN107946364A (zh) * 2017-10-24 2018-04-20 华南理工大学 具有复合晶型的无机金属氧化物薄膜晶体管及其制造方法
CN109742035B (zh) * 2019-01-02 2020-11-13 京东方科技集团股份有限公司 一种显示基板线路修补方法
CN109742037B (zh) * 2019-01-03 2021-01-26 京东方科技集团股份有限公司 一种测试基板及其制作方法、测试方法
CN111682011B (zh) * 2020-06-22 2022-07-26 京东方科技集团股份有限公司 一种显示基板及其检测方法、制备方法、显示面板

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050134754A1 (en) * 2003-12-22 2005-06-23 Lg.Philips Lcd Co., Ltd. Method of fabricating liquid crystal display device
CN101110443A (zh) * 2006-07-21 2008-01-23 三星电子株式会社 显示基板、其制造方法和具有显示基板的显示设备
CN103926761A (zh) * 2013-02-06 2014-07-16 上海中航光电子有限公司 一种用于阵列基板的测试结构及其制造方法
US20200152881A1 (en) * 2018-11-08 2020-05-14 Samsung Display Co., Ltd. Electronic panel, electronic panel test device, and electronic panel test method
CN110190106A (zh) * 2019-06-13 2019-08-30 京东方科技集团股份有限公司 一种显示面板及其制备方法、检测方法、显示装置

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021259016A1 (zh) * 2020-06-22 2021-12-30 京东方科技集团股份有限公司 显示基板及其测试方法、制备方法、显示面板
WO2022121038A1 (zh) * 2020-12-11 2022-06-16 深圳市华星光电半导体显示技术有限公司 阵列基板及其制备方法
CN113365417A (zh) * 2021-05-07 2021-09-07 惠科股份有限公司 一种电路板、用于电路板检测的测试装置
CN113365417B (zh) * 2021-05-07 2023-08-25 惠科股份有限公司 一种电路板、用于电路板检测的测试装置
CN117096136A (zh) * 2023-10-20 2023-11-21 墨研计算科学（南京）有限公司 晶体管的栅极电阻测量结构及晶体管的制备方法
CN117096136B (zh) * 2023-10-20 2024-01-30 墨研计算科学（南京）有限公司 晶体管的栅极电阻测量结构及晶体管的制备方法

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