CN103926761A - 一种用于阵列基板的测试结构及其制造方法 - Google Patents

Abstract

本发明公开了一种测试结构及其制造方法，该测试结构包括薄膜晶体管，设置在所述阵列基板的外围区域中；在所述阵列基板的显示区域中设置有数据线，所述薄膜晶体管的源极或漏极与所述显示区域中的数据线电连接；栅极测试线，作为所述薄膜晶体管的栅极，且包括多个彼此分离的栅极测试线段；所述栅极测试线段通过导通线电连接在一起。该测试结构能够消除栅极测试线中的静电积累，防止栅极测试线与数据线之间的静电击伤，并且不增加工艺的复杂性。

Description

一种用于阵列基板的测试结构及其制造方法

技术领域

本发明涉及液晶显示技术领域，尤其涉及一种用于阵列基板的测试结构及其制造方法。

背景技术

目前，液晶显示器以高清晰度、真彩视频显示、外观轻薄、耗电量少、无辐射等优点而逐渐成为显示设备发展的主流。液晶显示器通常包括用于显示画面的液晶显示面板和用于向液晶显示面板提供信号的电路部分。液晶显示面板又通常包括彩膜基板和阵列基板，它们通过框胶彼此粘接并由间隙隔开，而液晶材料注入到彩膜基板和阵列基板之间的空隙中。

阵列基板是在透明玻璃基板设置栅线、栅绝缘层、有源层、源电极、漏电极、数据线、钝化层及像素电极而构成的层状结构，被区分为显示区域和位于所述显示区域外围的外围区域，外围区域上虽然也设有栅线、数据线及像素电极等，但是通过彩膜基板黑矩阵的遮挡，因此液晶显示器在外围区域不会有影像显示。目前，针对液晶面板的测试主要集中在整体品质的测试，如亮度、对比度或色饱和度等外部光学特性的测试。由于液晶面板制作完成后，阵列基板上的像素和电路部分均被封装在内部，无法直接接触和测量例如栅极、像素电极极公共电极线的信号等液晶面板内部电学特性。因此，现有技术在进行液晶面板测试中，通常采用拆分液晶面板并测试待测元件的电阻、线宽等方法。实际上，这种方法无法分析液晶面板的实际工作情况，不仅对分析造成很大困难和滞后，而且液晶面板拆分后不能工作，因此不是真正意义上实时信号测试。

在这些改进的技术中，提出了在阵列基板的外围区域中形成测试线的技术方案，如公开号为CN101770122A的中国专利提出了一种TFT-LCD阵列基板及测试方法，在阵列基板的外围区域形成测试线，在正常工作室，测试线与待测元件（栅线、数据线、像素电极或公共电极线）之间处于绝缘状态，因此不会影响正常工作；在需要测试时，采用激光焊接方法建立测试线与待测元件之间的连接即可实现对液晶面板各待测元件上的信号进行测试。该方法仍然给测试带来很大不便。

更为改进的技术是在阵列基板的外围区域中形成栅极测试线，在栅极测试线上形成薄膜晶体管，如附图1所示，在阵列基板的外围区域形成栅极测试线1，栅极测试线上形成薄膜晶体管的源极2和漏极3，以及沟道层4。薄膜晶体管的漏极3与显示区域中的数据线电连接。测试时，栅极测试线1控制所述薄膜晶体管的开关导通，从所述薄膜晶体管的源极2输入测试信号，该测试信号从所述薄膜晶体管的漏极3输送到所述数据线，从而在显示区域中可以显示测试画面。

采用这种方式对阵列基板上的待测元件进行测试，工艺简便，测试效果好，但这种方式存在缺点，在测试结构的制造过程中，常会产生较大的静电，测试结构通常形成在玻璃基板上，这些静电能够在玻璃上聚集，对测试结构产生静电损害。尤其栅极测试线1为大面积金属，薄膜晶体管的源漏极也是由金属组成，会积聚静电，在像素电极的制成前，就经常在源漏极与栅极测试线交叠的边缘处5发生静电击伤，进而造成面板显示不良。

发明内容

本发明的目的在于提出一种用于阵列基板的测试结构及其制造方法，消除栅极测试线中的静电积聚，防止发生静电击伤，提高产品的良率。

为达此目的，本发明采用以下技术方案：

一种用于阵列基板的测试结构，其特征在于，包括薄膜晶体管，设置在所述阵列基板的外围区域中；在所述阵列基板的显示区域中设置有数据线，所述薄膜晶体管的源极或漏极与所述显示区域中的数据线电连接；栅极测试线，作为所述薄膜晶体管的栅极，且包括多个彼此分离的栅极测试线段；所述栅极测试线段通过导通线电连接在一起。

进一步地，所述导通线至少为两条，且彼此分离设置于相邻的所述栅极测试线段之间。

进一步地，所述导通线为一条连接所有所述栅极测试线段的导线。

进一步地，在所述栅极测试线的一侧还包括延伸出所述栅极测试线段的接触栅极测试线，所述接触栅极测试线通过所述导通线使栅极测试线段实现电连接。

进一步地，测试时，所述栅极测试线控制所述薄膜晶体管的开关导通，从所述薄膜晶体管的源极输入测试信号，该测试信号从所述薄膜晶体管的漏极输送到所述数据线，从而在显示区域中可以显示测试画面；或者从所述薄膜晶体管的漏极输入测试信号，该测试信号从所述薄膜晶体管的源极输送到所述数据线。

进一步地，在所述显示区域中还设置有多条扫描线，所述扫描线和所述数据线彼此交叉限定出像素区，在所述像素区中具有像素电极，所述导通线与所述像素电极采用同层材料制作。

进一步地，在每个栅极测试线段中可以设置1-5个薄膜晶体管。

本发明还提供了一种阵列基板测试结构的制造方法，其特征在于，包括以下步骤：

提供一阵列基板；该阵列基板包括显示区域和外围区域；

所述外围区域中形成彼此分离的栅极测试线段；

在所述栅极测试线段上形成栅绝缘膜；

在所述栅极绝缘膜上形成薄膜晶体管的沟道层；

形成所述薄膜晶体管的源漏极和数据线，其中，所述薄膜晶体管的源极或漏极与所述数据线电连接；

在所述栅极测试线段上形成导通线，所述栅极测试线段通过所述导通线电连接在一起。

进一步地，所述导通线至少为两条，且彼此分离形成于相邻的所述栅极测试线段之间。

进一步地，所述导通线为一条连接所有所述栅极测试线段的导线。

进一步地，在所述栅极测试线的一侧形成伸出所述栅极测试线段的接触栅极测试线，所述接触栅极测试线通过所述导通线使栅极测试线段实现电连接。

进一步地，在所述栅极绝缘膜上形成薄膜晶体管的沟道层的步骤之后，还包括：在所述源漏极和栅极测试线上形成保护层。

进一步地，在所述栅极测试线段上形成导通线，所述薄膜晶体管的源极或漏极与所述数据线电连接步骤包括：在覆盖接触栅极测试线的栅绝缘膜和保护层上形成接触孔，所述导通线通过接触孔将栅极测试线段电连接在一起。

进一步地，在所述显示区域中还形成多条扫描线，所述数据线与所述扫描线交叉限定出像素区域，在所述像素区域中形成像素电极。

进一步地，所述导通线与像素电极采用同层材料制作。

进一步地，所述薄膜晶体管的源极或漏极与所述数据线为同一条金属线。

进一步地，在每个栅极测试线段结构中设置1-5个薄膜晶体管。

与现有技术相比，本发明的测试结构能够消除栅极测试线线中的静电积累，防止栅极测试线与数据线之间的静电击伤，并且不增加工艺的复杂性。

附图说明

图1为现有技术中测试结构的俯视图。

图2为本发明具体实施例一中阵列基板的俯视图。

图3为本发明具体实施例一中测试结构的俯视图。

图4为本发明具体实施例一中另一种测试结构的俯视图。

图5为本发明具体实施例一中另一种测试结构的俯视图。

图6为本发明具体实施例一中薄膜晶体管的截面结构示意图。

图7-10为本发明具体实施例一中接触栅极测试线的截面结构示意图。

图11-12为本发明具体实施例一中另一种测试结构的截面结构示意图。

图中的附图标记所分别指代的技术特征为：

1、栅极测试线；2、漏极；3、源极；4、沟道层；5、静电击伤发生处；

100、基板；101、栅极测试线；101-1、栅极测试线段；102、漏极；103、源极；104、沟道层；105、栅绝缘膜；106、保护层；107、接触孔；108、外围区域；109、显示区域；110、扫描线；111数据线；112、像素区；113、像素电极；211、212、214、215、217、接触栅极测试线；213、216、导通线。

具体实施方式

下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。

具体实施方式一：

图2为本实施方式中阵列基板的俯视图，如图2所示，阵列基板包括外围区域108和显示区域109。在外围区域108中，具有栅极测试线101，在栅极测试线101上具有薄膜晶体管的源极103、沟道层104、漏极102，薄膜晶体管的栅极即为栅极测试线的一部分，该薄膜晶体管的截面图如图7所示，在栅极测试线101上具有栅绝缘膜105，在栅绝缘膜105上具有沟道层104，在沟道层104上具有覆盖部分该沟道层的源极103和漏极102，最后在源漏极上具有保护层106。

栅极测试线更详细的局部图如图3所示，栅极测试线101由多个彼此分离的栅极测试线段101-1所组成，图中示例性地示出了栅极测试线段为长方形的情况，实际上栅极测试线的形状不拘于此，可以为任何形状；栅极测试线段101-1的一侧具有延伸出栅极测试线段且与数据线平行的接触栅极测试线211、212、214、215，所述接触栅极测试线与所述栅极测试线段为一体；导通线，设置于相邻的所述栅极测试线段101-1之间，接触栅极测试线211和212通过平行于栅极测试线的导通线213电连接在一起，接触栅极测试线214和215通过平行于栅极测试线的导通线216电连接在一起，从而实现栅极测试线段101-1间的电连接。所述导通线可以为条形、波浪形或其他形状，所述导通线至少为两条，彼此分离的设置于相邻的所述栅极测试线段之间。如图8所示的栅极测试线段的剖面图，形成在基板100上的接触栅极测试线211、212，覆盖所述接触栅极测试线211、212上的栅绝缘层105，形成在所述栅绝缘层105上的保护层106。所述接触栅极测试线211、212可以与栅极测试线101采用同层材料制作，所述接触栅极测试线为栅极测试线101的一部分，图3和4中接触栅极测试线的形状为矩形，接触栅极测试线的形状还可以为正方形或者其他形状

如图2所示，在阵列基板的显示区域109中具有多条扫描线110和多条数据线111，所述扫描线110与数据线111彼此交叉排列，限定出像素区112，在像素区112中具有像素电极113。导通线213可以与像素电极采用同层材料制作，例如：氧化铟锡（ITO），氧化铟锌（IZO），氧化铝锌（AZO）中的任一种或其组合。

外围区域108中薄膜晶体管的漏极102与显示区域109中的数据线连接起来。本领域人员可以习知的是，在显示区域会有多条数据线和扫描线限定出的多个像素区，图2所示的只是栅极测试线和显示区域中一部分的像素区，图2中所示外围区域108中栅极测试线上的薄膜晶体管的漏极102可以与形成像素区的数据线102一一对应并电连接，或者与其中一些数据线连接，这些都是可以根据测试的需要进行选择的，同样的图2中所示的只是测试栅极线在显示区域的上方一侧的情况，栅极测试线还可以在显示区域的其他侧边，只要满足栅极测试线上的薄膜晶体管的源极或漏极与像素区中的数据线电连接即可。在优选的方式中，栅极测试线上的薄膜晶体管的漏极与显示区域109中的数据线是同一条金属线，这样可以节省工艺。并且本领域技术人员可以习知的是，外围区域108中栅极测试线上的薄膜晶体管的漏极还可以采用其他方式与像素区中的数据线电连接，并且也可以栅极测试线上的薄膜晶体管的源极与像素区中的数据线电连接。

所述的栅极测试线与薄膜晶体管构成了本具体实施方式的测试结构，所述薄膜晶体管的源漏极的其中一个电极与显示区域的数据线连接，另一电极与驱动IC连接。测试时，驱动IC发出测试信号，栅极测试线控制所述薄膜晶体管的开关导通，例如给栅极测试线输送控制信号，从所述薄膜晶体管的源极输入测试信号，该测试信号从所述薄膜晶体管的漏极输送到所述数据线，从而在显示区域中可以显示测试画面；或者从所述薄膜晶体管的漏极输入测试信号，该测试信号从所述薄膜晶体管的源极输送到所述数据线。

本具体实施方式中的栅极测试线与现有技术的区别在于本具体实施方式中的栅极测试线包括多个彼此分离的栅极测试线段，这些栅极测试线段在像素电极完成之前互相断路，在像素电极完成后再通过导通线连接在一起，这样可以避免在大面积的栅极测试线金属层中造成静电聚集，进而防止由此带来的静电击伤。同时，导通线与像素电极同层制作，不需要增加额外的工艺步骤。

如图8所示，在基板100上形成接触栅极测试线211、212，在接触栅极测试线211、212上面覆盖有栅绝缘膜107和保护层108。

在像素电极形成之后，为使之间互相隔离的栅极测试线段101-1连接在一起，在覆盖接触栅极测试线211、212的栅绝缘膜105和保护层106中具有接触孔107，暴露出部分接触栅极测试线211、212，导通线213通过接触孔107使接触栅极测试线211和212电连接在一起，从而使彼此分离的栅极测试线段101-1实现电连接，如图9和10所示。

以上使分离的栅极测试线段连接的方式仅是一种示例性的情况，还可以采用其他方式使栅极测试线段电连接，如不需要通过接触栅极测试线，直接通过导通线213使分离的栅极测试线段101-1电连接在一起，如图4所示，分离的测试线段101-1直接通过导通线213电连接在一起。所述导通线同样可以为条形、波浪形或其他形状，所述导通线213至少为两条，彼此分离的设置于相邻的所述栅极测试线段之间。

上述为彼此分离的导通线设置于相邻的栅极测试线段之间的情况，但使栅极测试线段电连接的方式不限于此。如图5和6所示，使栅极测试线段电连接的导通线还可以为一条，该导通线213将所有的栅极测试线段101-1都电连接在一起。图5中示出了栅极测试线段101-1具有与之为一体，从其一侧延伸出的接触测试栅极线的情况，导通线213与每一个接触栅极测试线211、212、213、214电连接在一起，从而使栅极测试线段101-1彼此电连接起来。图6中示出了在不具有接触测试栅极线的情况下，导通线直接与所有的栅极测试线段电连接，从而使栅极测试线段彼此电连接起来。在图5和图6中为了理解方便，在栅极测试线和薄膜晶体管的源漏极之上的栅绝缘膜和保护层都未示出，图5和图6中的导通线都设置在保护层之上。

图2和图3示例性地示出了在一个栅极测试线段中具有两个TFT的情况，在一个栅极测试线段的中还可以只具有一个TFT，或者具有多个TFT，并且每个彼此分离的栅极测试线段中包括的TFT数目可以相同，也可以不同。在优选的情况下，为了提高防止静电积聚的效果，在一个分离结构中最多具有5个TFT，以具有2个TFT为最佳。

以下对上述的阵列基板和栅极测试线的制造方法进行描述，首先在基板100上采用反应溅射、化学气相沉积等方法形成栅极金属膜，所述栅极金属膜的材料为Al、Mo、Cu、Cr等材料中的任一种，接着对栅极金属膜进行图案化处理，在阵列基板的外围区域中形成的彼此分离的栅极测试线段101-1，在这些分离的栅极测试线段的一侧具有延伸出栅极测试线段且与数据线平行的接触栅极测试线，如图3中示意出的211和212，这些接触栅极测试线用于将相邻的栅极测试线段的电连接。在显示区域109中同时形成栅极金属膜形成的扫描线110。

在整个阵列基板上淀积栅绝缘膜105覆盖图3中所示的多条栅极测试线段101-1，包括接触栅极测试线211和212，栅绝缘膜的材料为氮化硅（SiNx）,氧化硅（SiOx）、氧化铝（Al₂O₃）等材料中的任一种或两种。同样在显示区域中在扫描线上也同时形成了栅绝缘膜。

接着在栅绝缘膜105上形成非晶硅层，接着对非晶硅层进行图案化处理，得到所需要的沟道层104，如图7所示，所述沟道层104只覆盖栅极测试线段101-1的一部分。

在栅绝缘膜105上形成薄膜晶体管的源漏极，首先在阵列基板上采用溅射、化学气相沉积、蒸镀中的任一方式形成金属膜，所述金属膜的材料为Al、Mo、Cu、Cr等材料中的任一种，然后对所述金属膜进行图案化处理，在外围区域108中得到的薄膜晶体管的源漏极与沟道层接触，并且覆盖沟道层104的一部分，如图7所示。

在显示区域中109形成由所述金属膜组成的数据线，外围区域108中栅极测试线上的薄膜晶体管的漏极与显示区域中的数据线为同一条金属线，这样实现了外围区域108中栅极测试线上的薄膜晶体管的漏极与显示区域中的数据线的电连接。本领域技术人员可以习知的是，外围区域108中栅极测试线上的薄膜晶体管的漏极还可以采用其他方式与像素区中的数据线电连接，并且也可以栅极测试线上的薄膜晶体管的源极与像素区中的数据线电连接。

然后形成覆盖源漏极的保护层106保护层的材料为氮化硅（SiNx）,氧化硅（SiOx）、氧化铝（Al₂O₃）等材料中的任一种或两种。同时，未被源漏极和沟道层覆盖的栅极测试线段的其他部分也被保护层106盖，如图8所示，接触栅极测试线部分211、212被栅绝缘膜105和保护层106覆盖。

在覆盖接触栅极测试线部分211、212的栅绝缘膜105和保护层106上形成接触孔107，形成接触孔107的工艺包括常规的涂覆光刻胶，曝光，显影，以光刻胶为掩膜刻蚀栅绝缘膜105和保护层106直到暴露出部分接触栅极测试线部分，剥离光刻胶。形成的接触孔107如图9中所示。

接着在基板上淀积ITO膜，这里的ITO膜为优选的材料，还可以淀积IZO膜、AZO膜等，ITO膜淀积在像素区112作为像素电极113。同时，ITO膜也覆盖了上述的接触孔107，并且覆盖接触栅极测试线211和212之间的保护层，图案化ITO膜形成导通线213。即：ITO膜形成的导通线213通过接触孔107使接触栅极测试线211和212电连接，如图10所示。所述导通线可以为分离的，设置在两相邻的栅极测试线段之间，在这种情况下需要将除了用于连接接触栅极测试线的导通线之外的ITO膜刻蚀去掉，如图11所示，导通线213通过接触孔107连接接触栅极测试线211、212；导通线216通过接触孔107连接接触栅极线214、215；而导通线213和214之间是分离的，他们之间的ITO膜被刻蚀去掉。所述导通线也可以为一条导线，与所有的栅极测试线段都连接在一起，在这种情况下，如图12所示，导通线213通过接触孔107与每个接触栅极测试线相连。

这样栅极测试线101中彼此分离的栅极测试线段101-1通过导通线213实现了电连接，这种方式消除了大面积栅极测试线金属层中的静电积累，防止栅极测试线与数据线之间的静电击伤。需要说明的是，所述相邻的栅极测试线段也可以通过导通线直接电连接在一起，而不需要通过接触栅极测试线将相邻的栅极测试线段电连接在一起，即：直接在所述栅极测试线段上形成导通线，所述相邻的栅极测试线段通过所述导通线电连接在一起。在这种情况下，在栅极测试线段上形成接触孔，导通线通过接触孔使相邻的栅极测试线段电连接即可。同样，所述导通线可以为分离的，设置在两相邻的栅极测试线段之间；也可以为一条导线，与所有的栅极测试线段都连接在一起。注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (17)

1.一种用于阵列基板的测试结构，其特征在于，包括薄膜晶体管，设置在所述阵列基板的外围区域中；在所述阵列基板的显示区域中设置有数据线，所述薄膜晶体管的源极或漏极与所述显示区域中的数据线电连接；栅极测试线，作为所述薄膜晶体管的栅极，且包括多个彼此分离的栅极测试线段；所述栅极测试线段通过导通线电连接在一起。

2.根据权利要求1所述的测试结构，其特征在于，所述导通线至少为两条，且彼此分离设置于相邻的所述栅极测试线段之间。

3.根据权利要求1所述的测试结构，其特征在于，所述导通线为一条连接所有所述栅极测试线段的导线。

4.根据权利要求2或3所述的测试结构，其特征在于，在所述栅极测试线的一侧还包括延伸出所述栅极测试线段的接触栅极测试线，所述接触栅极测试线通过所述导通线使栅极测试线段实现电连接。

5.根据权利要求1所述的测试结构，其特征在于，测试时，所述栅极测试线控制所述薄膜晶体管的开关导通，从所述薄膜晶体管的源极输入测试信号，该测试信号从所述薄膜晶体管的漏极输送到所述数据线，从而在显示区域中可以显示测试画面；或者从所述薄膜晶体管的漏极输入测试信号，该测试信号从所述薄膜晶体管的源极输送到所述数据线。

6.根据权利要求1所述的测试结构，其特征在于，在所述显示区域中还设置有多条扫描线，所述扫描线和所述数据线彼此交叉限定出像素区，在所述像素区中具有像素电极，所述导通线与所述像素电极采用同层材料制作。

7.根据权利要求1所述的测试结构，其特征在于，在每个栅极测试线段中可以设置1-5个薄膜晶体管。

8.一种阵列基板测试结构的制造方法，其特征在于，包括以下步骤：

提供一阵列基板；该阵列基板包括显示区域和外围区域；

所述外围区域中形成彼此分离的栅极测试线段；

在所述栅极测试线段上形成栅绝缘膜；

在所述栅极绝缘膜上形成薄膜晶体管的沟道层；

形成所述薄膜晶体管的源漏极和数据线，其中，所述薄膜晶体管的源极或漏极与所述数据线电连接；

在所述栅极测试线段上形成导通线，所述栅极测试线段通过所述导通线电连接在一起。

9.根据权利要求8所述的测试结构的制造方法，其特征在于，所述导通线至少为两条，且彼此分离形成于相邻的所述栅极测试线段之间。

10.根据权利要求8所述的测试结构，其特征在于，所述导通线为一条连接所有所述栅极测试线段的导线。

11.根据权利要求9或10所述的测试结构，其特征在于，在所述栅极测试线的一侧形成伸出所述栅极测试线段的接触栅极测试线，所述接触栅极测试线通过所述导通线使栅极测试线段实现电连接。

12.根据权利要求7所述的测试结构的制造方法，其特征在于，在所述栅极绝缘膜上形成薄膜晶体管的沟道层的步骤之后，还包括：在所述源漏极和栅极测试线上形成保护层。

13.根据权利要求12所述的测试结构的制造方法，其特征在于，在所述栅极测试线段上形成导通线，所述薄膜晶体管的源极或漏极与所述数据线电连接步骤包括：在覆盖接触栅极测试线的栅绝缘膜和保护层上形成接触孔，所述导通线通过接触孔将栅极测试线段电连接在一起。

14.根据权利要求8所述的测试结构的制造方法，其特征在于，在所述显示区域中还形成多条扫描线，所述数据线与所述扫描线交叉限定出像素区域，在所述像素区域中形成像素电极。

15.根据权利要求8所述的测试结构的制造方法，其特征在于，所述导通线与像素电极采用同层材料制作。

16.根据权利要求8所述的测试结构的制造方法，其特征在于，所述薄膜晶体管的源极或漏极与所述数据线为同一条金属线。

17.根据权利要求8所述的测试结构的制造方法，其特征在于，在每个栅极测试线段结构中设置1-5个薄膜晶体管。