CN216084883U - 晶圆的测试结构 - Google Patents

Abstract

本专利申请公开一种晶圆的测试结构，该测试结构中的每个测试单元包括：相邻且分隔的多个第一掺杂区与多个第二掺杂区；以及多个栅极结构，沿第一方向，多个第一掺杂区与多个栅极结构间隔排布，第二掺杂区与第一掺杂区对应分布在多个栅极结构之间，第一方向垂直于晶圆的厚度方向，多个栅极结构包括第一栅极和多个第一伪栅极，沿第一方向，位于第一栅极两侧的第一掺杂区分别为第一源区和第一漏区，两侧的第二掺杂区分别为第二源区和第二漏区，第一源区、第一漏区、第二源区、第二漏区以及第一栅极分别连接至对应的测试电极，并且多个第一伪栅极与测试电极电隔离。通过形成多个伪栅极结构，从而模拟半导体器件中的多个栅极，提高了测试的准确率。

Description

晶圆的测试结构

技术领域

本申请涉及半导体器件制造领域，更具体地，涉及晶圆的测试结构。

背景技术

半导体器件的制造过程非常复杂，通常需要在晶圆表面施加数百道甚至上千道各种不同工艺过程，从而在晶圆上制作出各种具备特定电学特性的半导体器件。在晶圆出厂前，需要对晶圆进行行电学测量，确保晶圆符合出厂标准。测试的电学参数包括半导体器件的性能、前道与后道的电阻、栅氧化层的电学厚度等等，其中最重要的半导体器件性能的参数包括驱动电流，泄露电流，阈值电压等。这些半导体器件性能参数涉及多个重要工艺步骤，体现了整体的工艺水平与稳定度。

如图1与图2所示，在现有技术中，用于对半导体器件11进行性能检测的测试结构通常会设置在晶圆10的划片道(Scribe Lane)10a内，该测试结构由独立的N型晶体管12a和P型晶体管12b组成，每个晶体管包括形成在衬底101中的源区121、漏区122以及位于衬底101的表面、且设置在源区121和漏区122之间的栅极130。然而，独立的N型晶体管12a和P型晶体管12b之间的距离至少间隔几十微米。由于两个独立的晶体管之间的距离太远，当某个晶体管中的一项或多项电学性能不符合预期时，例如测得的电学参数与对应的工艺参数趋势相反时，很难确定这种情况是由于两个晶体管之间距离较大而引起的工艺短程变化(Local variation)还是长程变化(Global variation)，其中，工艺短、长程变化例如是栅长变化、栅氧化层厚度变化、热退火效应引起的变化等。

与此同时，测试结构中每一个独立的N型晶体管12a和P型晶体管12b的栅极130仅有一个，即均为单根栅结构。在半导体器件11为多栅结构时，测试结构中N型晶体管12a和P型晶体管12b的单根栅极结构无法有效反映半导体器件11的行为。例如，在栅极刻蚀过程中，由于负载效应造成的多栅结构的栅长与测试结构中单根栅长存在一定的差别，通常在几个纳米范围。随着集成电路工艺水平的不断进步，栅长在不断缩小，几纳米的差别都会对工艺检测带来很大的影响。

因此，希望提供一种有效代表半导体器件行为的晶圆的测试结构。

实用新型内容

有鉴于此，本实用新型提供了一种改进的晶圆的测试结构，通过在测试单元中形成多个伪栅极结构，从而模拟半导体器件中的多栅结构，提高测试的准确率。

根据本实用新型实施例提供的一种晶圆的测试结构，晶圆包括多个半导体器件，至少一个半导体器件包括多个栅极，测试结构包括至少一个测试单元，每个测试单元包括：多个栅极结构、多个第一掺杂区、以及多个第二掺杂区；其中，沿第一方向，多个第一掺杂区与多个栅极结构间隔排布，多个第二掺杂区与多个栅极结构间隔排布，且第二掺杂区与第一掺杂区对应分布，第一方向垂直于晶圆的厚度方向；多个栅极结构包括第一栅极和多个第一伪栅极，沿第一方向，位于第一栅极两侧的第一掺杂区分别为第一源区和第一漏区，位于第一栅极两侧的第二掺杂区分别为第二源区和第二漏区，第一源区、第一漏区、第二源区、第二漏区以及第一栅极分别连接至对应的测试电极，并且多个第一伪栅极与测试电极电隔离。

可选地，沿第一方向，第一栅极的两侧各自设有至少一个第一伪栅极。

可选地，测试单元还包括隔离结构，分隔多个第一掺杂区与多个第二掺杂区。

可选地，至少一个测试单元还包括：第一阱区，与多个第一掺杂区的掺杂类型相反，多个第一掺杂区位于第一阱区中；和/或第二阱区，与多个第二掺杂区的掺杂类型相反，多个第二掺杂区位于第二阱区中，其中，隔离结构分隔第一阱区与第二阱区。

可选地，多个栅极结构还包括多个第二伪栅极，位于第一阱区与第二阱区的外侧，其中，多个第二伪栅极与测试电极电隔离。

可选地，测试单元位于晶圆的划片道和非功能区域的至少一个中。

可选地，多个栅极结构还包括第二栅极，与对应的测试电极连接，其中，沿第一方向，第二栅极的一侧与第一栅极相邻，与第二栅极另一侧相邻的第一掺杂区和第二掺杂区分别连接至对应的测试电极。

可选地，测试单元的数量为多个，多个测试单元呈阵列排布。

可选地，多个测试单元中的一个作为有效测试单元，其测试电极被电连接，多个测试单元中的其它作为哑元单元，其测试电极被电隔离。

可选地，每个测试单元中的第一栅极电连接，每个测试单元中的第一源区电连接，每个测试单元中的第一漏区电连接，每个测试单元中的第二源区电连接，每个测试单元中的第二漏区电连接。

本实用新型提供的晶圆的测试结构，考虑到晶圆中的半导体器件为多栅极结构，因此该在测试结构的每个测试单元中设置第一栅极与多个第一伪栅极，第一栅极用于连接测试电极进行测试，多个第一伪栅极用于与第一栅极共同模仿半导体器件中的多栅极结构，从而与半导体器件的多栅极结构匹配，使得针对该测试结构的测试结果可以真实有效地反映半导体器件的行为。

与此同时，现有技术中由于采用两个独立的晶体管进行测试，导致难以确定测试结果异常原因(如不能确定是工艺短程变化还是长程变化对测试结果造成了不利影响)。而本实用新型提供的晶圆的测试结构，由于每个测试单元中的两个有源区相邻，即多个第一掺杂区和多个第二掺杂区分别所在的区域相邻，且位于两个有源区中的晶体管共用第一栅极，因此解最大程度上避免了其它因素对于测试结果带来的不利影响，使测试结果更为真实可靠。

进一步地，通过设置与第一栅极相邻的第二栅极，并将第二栅极和对应在第二栅极两侧的第一掺杂区、第二掺杂区分别连接至对应的测试电极上，从而达到对半导体器件的局部匹配(Local mismatch)检测的目的。

进一步地，通过在有源区外侧形成第二伪栅极，从而达到测试更准确模拟单个半导体器件的行为，同时保持了有源区的周边环境与该半导体器件类似，进一步保证了测试结果的可信度和可靠度。

进一步地，将多个测试单元呈阵列排布，不仅使该测试结构可以应用于不同的应用场景，而且利于反映半导体器件的整体性能，消除某些因局部工艺异常对半导体器件测试结果造成的不利影响。

附图说明

为了更清楚地说明本申请实施例的技术方案，下面将对实施例的附图作简单介绍，显而易见地，下面的描述中的附图仅涉及本申请的一些实施例，而非对本申请的限制。

图1示出了现有技术中晶圆的示意图。

图2示出了图1中测试结构的某个独立晶体管的俯视图。

图3示出了本实用新型第一实施例的晶圆的示意图。

图4示出了图3中测试结构的立体图。

图5示出了沿图4中AA线所截的截面图。

图6示出了沿图4中BB线所截的截面图。

图7a与图7b示出了图4中有源区的俯视图。

图8示出了本实用新型第二实施例的晶圆的测试结构的立体图。

图9示出了本实用新型第三实施例的晶圆的测试结构的示意图。

具体实施方式

以下将参照附图更详细地描述本实用新型。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。

应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。

本实用新型可以以各种形式呈现，以下将描述其中一些示例。

图3示出了本实用新型第一实施例的晶圆的示意图。

如图3所示，晶圆20包括多个芯片21与测试结构22，多个芯片21按行和列的形式呈阵列式排布，相邻芯片21之间的区域为划片道20a，其中，芯片21中的至少一个为具有多个栅极结构的半导体器件。在本实施例中，测试结构22可以位于划片道20a中，也可以位于晶圆20的非功能区域20b中。在其它实施例中，还可以将上述测试结构22中的部分或全部设置在芯片21的位置上，即在原本用于设置芯片21的某些区域设置测试结构22，当然此时这些区域也可以视为非功能区域。

图4示出了图3中测试结构的立体图，图5示出了沿图4中AA线所截的截面图，图6示出了沿图4中BB线所截的截面图。其中，为了清楚起见，在图4中未示出测试结构中的各个绝缘层。

如图4至图6所示，本实施例的测试结构包括一个或多个测试单元，该测试单元包括：衬底201、隔离结构202、绝缘层203、第一阱区211、第二阱区212、多个第一掺杂区221、多个第二掺杂区222、多个栅极结构230、多个导电插塞以及多个测试电极。

第一阱区211与第二阱区212位于衬底101中，多个第一掺杂区221位于第一阱区211中，多个第二掺杂区222位于第二阱区212中。其中，第一掺杂区221与第一阱区211的掺杂类型相反，第二掺杂区222与第二阱区212的掺杂类型相反，第一掺杂区221与第二掺杂区222的掺杂类型可以相同，也可以相反。每个栅极结构230包括堆叠在衬底101上的栅氧化层231与栅极导体232。然而本实用新型实施例并不限于此，在芯片21中半导体器件的栅极为沟槽栅结构时，测试结构22中栅极结构也可以随之变为沟槽栅结构，从而进一步与芯片21中的半导体器件相匹配。

沿X轴方向(第一方向)，多个第一掺杂区221与多个栅极结构230间隔排布，即相当于每个栅极结构230的两侧均设有第一掺杂区221，第二掺杂区222与第一掺杂区221对应分布在多个栅极结构230之间，即相当于在相邻两个栅极结构230之间设有一个第一掺杂区221和一个第二掺杂区222。隔离结构202位于衬底201中，环绕第一阱区211和第二阱区222，并且隔离结构202分隔第一阱区211与第二阱区222。

在本实施例中，X轴方向与Y轴方向相互垂直，并且X轴方向与Y轴方向均垂直于晶圆20的厚度方向(Z轴方向)，为方便展示与说明，将X轴方向定义为芯片21按行排列的方向，Y轴方向定义为芯片21按列排列的方向，在一些其它实施例中，X轴方向与Y轴方向可以互换。

在本实施例中，测试单元中具有两个有源区，分别对应第一阱区211和第二阱区212的位置。隔离结构202例如为浅槽隔离结构，用于将两个有源区隔开。然而有源区的定义并不限于此，在一些其它实施例中，如果没有第一阱区211和/或与第二阱区222，可以将隔离结构202所围绕的区域视作有源区，当然，隔离结构202也可以是局部硅氧化隔离或者阱区隔离等。

在本实施例中，多个栅极结构230包括第一栅极230a与多个第一伪栅极230b。在一些优选的实施例中，多个栅极结构230还包括多个第二伪栅极230c。每个栅极结构230的宽度D不小于1纳米，每个栅极结构230的宽度、长度可以相同或不同，相邻栅极结构230之间的距离可以相同或不同。在X轴方向上，第一栅极230a与多个第一伪栅极230b均对应在两个有源区内侧(例如第一阱区211和第二阱区212的内侧)，而多个第二伪栅极230c对应在两个有源区外侧(例如第一阱区211和第二阱区212的外侧)。其中，多个第一伪栅极230b可以起到标记有源区的作用。

在一些具体的实施例中，沿X轴方向，第一栅极230a两侧均设有一个或多个第一伪栅极230b，并且分布在第一栅极230a两侧的第一伪栅极230b的数量相同。沿X轴方向，位于第一栅极230a两侧的第一掺杂区221分别作为第一源区和第一漏区，位于第一栅极230a两侧的第二掺杂区222分别作为第二源区和第二漏区。当第一掺杂区221的掺杂类型为P型时，第一源区和第一漏区所对应的第一晶体管为P型晶体管；反之，当第一掺杂区221的掺杂类型为N型时，第一源区和第一漏区所对应的第一晶体管为N型晶体管。同样的，当第二掺杂区222的掺杂类型为P型时，第二源区和第二漏区所对应的第二晶体管为P型晶体管；反之，当第二掺杂区222的掺杂类型为N型时，第二源区和第二漏区所对应的第二晶体管为N型晶体管。第一晶体管与第二晶体管共用第一栅极230a，二者的组合可以是一个N型晶体管和一个P型晶体管，或者一对N型晶体管，或者一对P型晶体管，本领域技术人员可以根据具体需要进行设置。

下面以第一晶体管为P型晶体管，第二晶体管为N型晶体管构成的反相器测试结构为例对第一阱区211和第二阱区212的尺寸进行详细说明。由于N型晶体管的导通电阻大约是P型晶体管的三分之一到二分之一，因此在同一个反相器中，为了实现N型晶体管和P型晶体管的匹配，第一阱区211的宽度d1是第二阱区212的宽度d2的1.2倍至3倍之间，即1.2d2≤d1≤3d2。在一些实施例中，第二阱区212的宽度d2的范围在0.01微米至50微米之间，第一阱区211与第二阱区212之间的间隔距离d3的范围在10纳米至150纳米之间。

在本实施例中，绝缘层203覆盖衬底201与多个栅极结构230。导电插塞241、242、243、244、245贯穿绝缘层，分别与第一源区、第一漏区、第一栅极230a、第二源区以及第二漏区相连。测试电极251、252、253、254、255位于绝缘层203上，分别与导电插塞241、242、243、244、245对应连接。

在本实施例的测试结构所对应的制作步骤中，先在衬底101上，采用光刻与刻蚀工艺定义有源区。然后利用离子注入技术形成第一阱区211和第二阱区212。其中，有源区的形状可采用如图7a所示的长方形或者采用如图7b所示的由多个矩形拼接形成的直角多边形。接着，采用热氧化工艺在衬底101上形成氧化层，采用沉积工艺在氧化层上形成多晶硅薄膜，该多晶硅薄膜和氧化层经图案化处理，分别得到栅极导体232和栅氧化层231。随后制作绝缘层203并进行图案化处理，以在绝缘层203中形成贯穿孔，最后进行金属沉积以及图案化处理，从而得到位于贯穿孔内的导电插塞241-245以及位于绝缘层203上并与上述导电插塞241-245对应连接的测试电极251-255。在制作栅极结构230的过程中，可以提供多种不同厚度的栅氧化层231以满足不同需求的应用，本实施例所涉及的结构适用于任何栅氧化层231厚度。

图8示出了本实用新型第二实施例的晶圆的测试结构的立体图。

如图8所示，本实施例的测试结构与第一实施例大体一致，相同部分不再赘述。与第一实施例的不同之处在于，多个栅极结构230还包括第二栅极230d，沿X轴方向，第二栅极230d的一侧与第一栅极230a相邻，另一侧与一个第一伪栅极结构230b相邻。第二栅极230d通过导电插塞248与对应的测试电极258连接，位于第二栅极230d与第一伪栅极结构230b之间的第一掺杂区221和第二掺杂区222分别通过导电插塞246、247连接至对应的测试电极256、257。在本实施例中，第一栅极230a与第二栅极230d之间的距离不大于10微米，可以将本实施例视作为第一实施例的优化结构，其目的是测量同样结构但位置不同的半导体器件之间的匹配效应。

图9示出了本实用新型第三实施例的晶圆的测试结构的示意图。

如图9所示，本实施例的测试结构中，测试单元22a的数量为多个，且多个测试单元22a呈阵列排布。在本实施例中，多个测试单元22a呈3×3阵列排布，每个测试单元22a的具体结构均可以参考第一实施例。本领域技术人员还可以对测试单元22a的数量、排列进行其它设置。

在一种测试场景下，只将中间的测试单元22a进行电学连接和引出，形成有效测试单元，环绕在有效测试单元周边的其它测试单元22a不进行电学连接，作为为哑元单元。这样的电学连接方式是为了测试模拟芯片21中单个半导体器件的行为，同时保持有效测试单元周边环境与芯片中的电路结构类似。

在另一种测试场景下，每个测试单元22a中的第一栅极电连接，每个测试单元中的第一源区电连接，每个测试单元22a中的第一漏区电连接，每个测试单元中22a的第二源区电连接，每个测试单元22a中的第二漏区电连接。即所有测试单元22a共享第一源极、第一漏极、第二源极、第二漏极、第一栅极的测试信号。当在对应的测试电极上施加电压时，所有测试单元22a都能够工作，之后对测得的参数取平均值，在本实施例中可以将测得的参数除以9或进行相关运算。这种电连接方式是为了测试研究数字电路中某个功能模块的行为，在同一个芯片的数字电路中有多个重复结构的半导体器件，其输出也是大量重复结构平均的结果，其中某个重复结构的输出与其它结构存在一定的差异并不会影响最终的输出结果。上述矩阵测试结构所得到的结果就是该矩阵平均之后的结果，消除了某个个体的局部差异对整体结构的影响。其测试所得到的结果在数字电路设计中，可作为全局工艺角签核(GlobalCorner Sign-off)时的参考。

在以上的描述中，对于各层的构图、蚀刻等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。

以上对本实用新型的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本实用新型的范围。本实用新型的范围由所附权利要求及其等价物限定。不脱离本实用新型的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本实用新型的范围之内。

Claims (10)

1.一种晶圆的测试结构，所述晶圆包括多个半导体器件，其中至少一个半导体器件包括多个栅极，其特征在于，所述测试结构包括至少一个测试单元，每个所述测试单元包括：多个栅极结构、多个第一掺杂区、以及多个第二掺杂区；

其中，沿第一方向，所述多个第一掺杂区与所述多个栅极结构间隔排布，所述多个第二掺杂区与所述多个栅极结构间隔排布，且所述第二掺杂区与所述第一掺杂区对应分布，所述第一方向垂直于所述晶圆的厚度方向；

所述多个栅极结构包括第一栅极和多个第一伪栅极，沿所述第一方向，位于所述第一栅极两侧的所述第一掺杂区分别为第一源区和第一漏区，位于所述第一栅极两侧的所述第二掺杂区分别为第二源区和第二漏区，

所述第一源区、所述第一漏区、所述第二源区、所述第二漏区以及所述第一栅极分别连接至对应的测试电极，并且所述多个第一伪栅极与测试电极电隔离。

2.根据权利要求1所述的测试结构，其特征在于，沿所述第一方向，所述第一栅极的两侧各自设有至少一个所述第一伪栅极。

3.根据权利要求1所述的测试结构，其特征在于，所述测试单元还包括隔离结构，分隔所述多个第一掺杂区与所述多个第二掺杂区。

4.根据权利要求3所述的测试结构，其特征在于，至少一个所述测试单元还包括：

第一阱区，与所述多个第一掺杂区的掺杂类型相反，所述多个第一掺杂区位于所述第一阱区中；

和/或第二阱区，与所述多个第二掺杂区的掺杂类型相反，所述多个第二掺杂区位于所述第二阱区中，

其中，所述隔离结构分隔所述第一阱区与所述第二阱区。

5.根据权利要求4所述的测试结构，其特征在于，所述多个栅极结构还包括多个第二伪栅极，位于所述第一阱区与所述第二阱区的外侧，

其中，所述多个第二伪栅极与测试电极电隔离。

6.根据权利要求1所述的测试结构，其特征在于，所述测试单元位于所述晶圆的划片道和非功能区域的至少一个中。

7.根据权利要求1至6任一项所述的测试结构，其特征在于，所述多个栅极结构还包括第二栅极，与对应的测试电极连接，

其中，沿所述第一方向，所述第二栅极的一侧与所述第一栅极相邻，与所述第二栅极另一侧相邻的所述第一掺杂区和所述第二掺杂区分别连接至对应的测试电极。

8.根据权利要求1至6任一项所述的测试结构，其特征在于，所述测试单元的数量为多个，多个所述测试单元呈阵列排布。

9.根据权利要求8所述的测试结构，其特征在于，所述多个测试单元中的一个作为有效测试单元，其测试电极被电连接，

所述多个测试单元中的其它作为哑元单元，其测试电极被电隔离。

10.根据权利要求8所述的测试结构，其特征在于，每个所述测试单元中的所述第一栅极电连接，每个所述测试单元中的所述第一源区电连接，每个所述测试单元中的所述第一漏区电连接，每个所述测试单元中的所述第二源区电连接，每个所述测试单元中的所述第二漏区电连接。

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