KR101432882B1 - 반도체 테스트 구조 - Google Patents

반도체 테스트 구조 Download PDF

Info

Publication number
KR101432882B1
KR101432882B1 KR1020120017603A KR20120017603A KR101432882B1 KR 101432882 B1 KR101432882 B1 KR 101432882B1 KR 1020120017603 A KR1020120017603 A KR 1020120017603A KR 20120017603 A KR20120017603 A KR 20120017603A KR 101432882 B1 KR101432882 B1 KR 101432882B1
Authority
KR
South Korea
Prior art keywords
gate stack
active region
dimension
gate
electrical contacts
Prior art date
Application number
KR1020120017603A
Other languages
English (en)
Other versions
KR20130032814A (ko
Inventor
안-천 투
첸-밍 후앙
치-젠 우
친-시앙 린
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20130032814A publication Critical patent/KR20130032814A/ko
Application granted granted Critical
Publication of KR101432882B1 publication Critical patent/KR101432882B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/26—Testing of individual semiconductor devices
    • G01R31/2644—Adaptations of individual semiconductor devices to facilitate the testing thereof
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2884—Testing of integrated circuits [IC] using dedicated test connectors, test elements or test circuits on the IC under test
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/14—Measuring as part of the manufacturing process for electrical parameters, e.g. resistance, deep-levels, CV, diffusions by electrical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Automation & Control Theory (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

본 발명은 활성 영역을 갖는 반도체 기판, 활성 영역에 걸쳐 형성된 게이트 스택, 게이트 스택의 대향면 상의 활성 영역과 통신하는 제1 전기적 콘택, 게이트 스택의 대향면 상의 활성 영역과 통신하는 제2 전기적 콘택을 포함하는 저항성 테스트 구조에 관한 것으로, 제1 전기적 콘택은 게이트 스택의 제1 치수를 가로질러 전기적 단락을 제공하고, 제2 전기적 콘택은 게이트 스택의 제1 치수를 가로질러 전기적 단락을 제공하며, 제1 및 제2 전기적 콘택은 제1 치수에 수직한 게이트 스택의 제2 치수를 따라 간격을 두고 있다.

Description

반도체 테스트 구조{SEMICONDUCTOR TEST STRUCTURES}
본 발명은 반도체 테스트 구조에 관한 것이다.
공정상의 변동(process variation)은 반도체 제조에 낮은 수율을 가져올 수 있다. 공정상의 변동을 감지하기 위한 하나의 종래 접근법은 테스트 패턴의 사용을 포함한다. 하나의 종래 테스트 패턴은 기판 상에 형성된 저항기(resistor)를 포함한다. 활성 영역은 도핑에 의해 기판 물질에 형성되고, 활성 영역 중 하나 이상의 영역은 저항기로서 사용될 수 있다. 저항기를 형성하기 위해, 금속 콘택이 활성 영역의 길이를 따라 배치된다. 저항은 이후 콘택들 사이에서 측정된다.
특징부의 치수 변동, 도핑의 변동 등을 일으킬 수 있는 공정상의 변동은 테스트 패턴의 저항에 영향을 줄 수 있다고 일반적으로 가정된다. 따라서, 공정상의 변동은 측정된 저항 대 다른 저항값의 차이를 식별함으로써 감지될 수 있다. 또한 테스트 패턴에 영향을 주는 공정상의 변동은 웨이퍼의 하나 이상의 다른 부분(또는 전체)에 영향을 줄 수 있다고 일반적으로 가정된다.
예컨대, 상술한 종래기술은 미국특허 제7,157,927호 등의 문헌에 개시되어 있다.
그러나, 일부 종래의 테스트 패턴은 공정상의 변동에 대한 신뢰할 만한 지표를 제공하기에 충분히 민감하지 않다. 필요로 하는 것은 더 확고한 결과를 제공할 수 있는 테스트 패턴이다.
본 발명의 넓은 형태 중 하나는 활성 영역을 갖는 반도체 기판, 활성 영역에 걸쳐 형성된 게이트 스택, 게이트 스택의 대향면 상의 활성 영역과 통신하는 제1 전기적 콘택, 게이트 스택의 대향면 상의 활성 영역과 통신하는 제2 전기적 콘택을 포함하는 저항성 테스트 구조에 관한 것으로, 제1 전기적 콘택은 게이트 스택의 제1 치수를 가로질러 전기적 단락(short)을 제공하고, 제2 전기적 콘택은 게이트 스택의 제1 치수를 가로질러 전기적 단락을 제공하며, 제1 및 제2 전기적 콘택은 제1 치수에 수직한 게이트 스택의 제2 치수를 따라 간격을 두고 있다.
본 발명의 일 실시예의 넓은 형태 중 다른 하나는 저항성 장치를 사용하여 형성된 방법에 관한 것으로, 저항성 장치는 유전체에 의해 게이트 전극으로부터 분리된 활성 영역을 갖는 기판과, 게이트 전극의 가장 긴 치수를 따르는 전기적 콘택을 포함하고, 본 방법은 저항성 장치를 형성하기 위해 하나 이상의 공정을 수행하는 단계, 전기적 콘택들 사이의 저항을 측정하는 단계, 측정된 저항과 하나 이상의 공정 중의 변동과 상호 연관시키는 단계를 포함한다.
본 발명의 일 실시예의 넓은 형태 중 다른 하나는 활성 영역에 배치된 게이트 스택과 활성 영역을 갖는 반도체 기판, 활성 영역과 통신하는 게이트 스택의 대향면 상의 제1 쌍의 전기적 콘택, 활성 영역과 통신하는 게이트 스택의 대향면 상의 제2 쌍의 전기적 콘택을 포함하는 금속 산화물 반도체(MOS) 구조를 포함하는 반도체 장치에 관한 것으로, 제1 쌍의 전기적 콘택은 게이트 스택의 제1 치수를 가로질러 전기적으로 연결되고, 제2 쌍의 전기적 콘택은 게이트 스택의 제1 치수를 가로질러 전기적으로 연결되며, 제1 및 제2 쌍의 전기적 콘택은 제1 치수에 수직한 게이트 스택의 가장 긴 치수를 따라 간격을 두고 있다.
본 발명에 따른 테스트 패턴은 활성 장치의 충실한 복제이므로, 게이트 전극 및 유전층에 영향을 주는 웨이퍼 레벨 공정상의 변동에 더 민감하게 되어, 공정상의 변동에 더욱 신뢰할 만한 지표를 확실히 제공할 수 있다.
본 발명은 첨부된 도면과 함께 읽어질 때 다음의 상세한 설명으로부터 잘 이해된다. 산업에서의 표준 관행에 따라 다양한 특징부들이 일정한 비율로 그려지지 않고, 예시적인 목적으로만 사용됨을 강조한다. 사실, 다양한 특징부의 치수들이 논의의 명료화를 위해 임의로 증가하거나 감소될 수 있다.
도 1은 본 발명의 다양한 양태에 따라 구현된 저항성 반도체 테스트 구조를 제조하고 테스트하기 위한 예시적인 방법을 나타내는 흐름도.
도 2는 본 발명의 다양한 양태에 따라 구현된 반도체 테스트 구조의 일 실시예의 단면도.
도 3 내지 도 7은 본 발명의 다양한 양태에 따라 구현된 다양한 반도체 테스트 구조를 나타내는 평면도.
다음의 설명은 본 발명의 다른 특징부들을 구현하기 위한 수많은 다른 실시예 또는 예를 제공하고 있음을 이해해야 한다. 성분이나 배열의 특정한 예들이 본 발명을 간소화하기 위해 이하 설명된다. 물론 단지 예들이고 여기에 제한되지 않는다. 게다가, 이하 설명 중 제2 공정 전의 제1 공정의 수행은 제2 공정이 제1 공정 후에 즉시 수행되는 실시예를 포함할 수 있고, 또한 추가적인 공정이 제1 및 제2 공정 사이에 수행될 수 있는 실시예도 포함할 수 있다. 간소화와 명료화를 위해 다양한 특징부들이 상이한 비율로 임의로 그려질 수 있다. 또한, 이하 설명 중 제2 특징부 위 또는 상의 제1 특징부의 형성은 제1 및 제2 특징부가 직접적인 콘택으로 형성되는 실시예를 포함할 수 있고, 또한 추가적인 특징부가 제1 및 제2 특징부 사이에 형성되어, 제1 및 제2 특징부가 직접적인 콘택을 하고 있지 않을 수 있는 실시예도 포함할 수 있다.
다양한 실시예들은 저항성 테스트 패턴 및 이 저항성 테스트 패턴을 제조하고 사용하는 방법에 관한 것이다. 하나의 예로서, 저항성 테스트 패턴은 기판 상에 게이트 구조를 형성하기 위해 MOS 공정을 사용하여 형성된다. 이 예에서, 기판은 활성 영역을 포함하고, 하나 이상의 활성 영역은 실제로 가동되는 성분들(예를 들어, 트랜지스터)을 형성하기 위해 사용될 수 있고, 다른 활성 영역은 테스트 패턴을 형성하기 위해 사용될 수 있다.
테스트 패턴의 경우에 있어서, 유전체 물질은 기판 상의 활성 영역 상에 형성되고, 게이트 전극은 유전체 물질 상에 형성된다. 유전체 물질에 의해 분리된 게이트 전극 및 활성 영역은 MOS 트랜지스터의 전형인 용량성 구조를 형성한다. 테스트 패턴은 게이트 전극의 가장 긴 치수에 걸쳐 분포된 2 이상의 전기적 콘택을 포함한다. 하나의 예시적인 전기적 콘택은 게이트 구조의 어느 한쪽 상에 활성 영역과 콘택을 형성하기 위해 게이트 전극을 양쪽으로 벌려, 게이트 전극을 가로질러 전기적인 단락을 형성하는 (예를 들어, 소스 대 드레인) 금속 콘택이다. 또한, 이 예에서 전기적 콘택은 게이트 전극을 직접적으로 접촉하지 않을 수 있다. 제2 전기적 콘택은 제1 전기적 콘택과 유사하게 구현될 수 있고, 게이트 전극의 가장 긴 치수를 따르는 제1 전기적 콘택으로부터 떨어져 간격을 두고 있다.
게이트 전극 및 유전체 물질은 동일 웨이퍼 상의 트랜지스터와 유사하게 형성될 수 있다. 트랜지스터가 금속 게이트 스택을 갖고, 높은 K(HK)의 유전체 물질을 사용하는 예에서, 테스트 패턴은 또한 동일한 공정 중 형성되는 금속 게이트 스택 및 HK 물질을 포함할 수 있다. 유사하게도, 게이트 전극이 폴리실리콘 게이트 전극이고 유전체 물질이 비-HK 유전체 물질(예를 들어, SiO2)인 실시예에서, 테스트 패턴은 또한 동일한 공정에 의해 형성되는 동일 물질을 포함할 수 있다.
다양한 실시예들에 따른 테스트 패턴은 여러 위치에 형성될 수 있다. 하나의 예로서, 테스트 패턴은 제품으로 사용을 고려하지 않은 더미 웨이퍼 상에 형성된다. 다른 예에서는, 테스트 패턴은 실제 회로를 갖거나 또는 그렇지 않은 스크라이브 라인 내의 생산 웨이퍼 상에 형성된다. 게다가, 다양한 실시예들은 서로 인접하여 형성되는 2 이상의 테스트 패턴을 포함한다.
다른 실시예들은 저항성 테스트 패턴을 사용하여 공정상의 변동을 테스트하기 위한 방법을 포함한다. 테스트 패턴이 형성된 후, 전기적 콘택들 사이의 저항이 전기적 콘택들 사이에서 측정된다. 저항이 다른 저항값과 현저하게 상이하다면, 그 차이는 공정상의 변동을 나타낼 수 있다. 서로 인접해 있는 2개의 유사한 테스트 패턴을 포함하는 일 실시에에서, 각 테스트 패턴의 저항이 측정되어, 그 차이가 산출될 수 있다. 그 차이(ΔR)는 공정상의 변동을 나타낼 수 있다.
이 방법은 측정을 공정상의 변동과 상호 연관시켜 진행된다. 예를 들어, 위에서 논의된 그 차이는 임계 치수(Critical Dimension) 또는 다른 치수, 도핑, 어닐링, 열 특성 등에서의 변동과 연관될 수 있다. 이러한 변동이 수용할 만한 범위 밖에 있으면, 웨이퍼나 배치(batch)는 불합격 처리될 수 있다. 이러한 변동이 수용할 만한 범위 내에 있으면, 웨이퍼나 배치는 합격 처리될 수 있다. 양 경우에 있어서, 물질을 최종적으로 불합격 또는 합격 처리하기 전에 추가적인 테스트가 적용될 수 있다.
위의 예들은 간략한 예로서 제공된다. 다양한 실시예들이 이하 더 구체적으로 설명된다.
도 1은 본 발명의 다양한 양태에 따른 테스트 패턴을 갖는 웨이퍼를 제조하여 테스트하기 위한 방법(100)의 일 실시예를 나타내는 흐름도이다. 도 1은 도 2 및 도 3을 참조하여 설명된다. 도 2는 단일 테스트 패턴(200)의 단면도이고, 도 3은 테스트 패턴(200)의 (STI를 생략한) 제한된 평면도이다. 도 3 중 라인 A-B는 도 2의 단면에 대응하는 절단면을 나타낸다. 도 2 및 도 3이 테스트 패턴에 주안점을 두고 있지만, 이하 설명될 다양한 공정들이 테스트 패턴 뿐만 아니라 트랜지스터를 형성하기 위해 웨이퍼 레벨 상에서 수행되고 있음을 알 수 있다.
블록(110)에서, 활성 영역 및 STI는 기판(210) 상에 형성된다. 기판은 실리콘, 게르마늄, 실리콘 게르마늄, 또는 다른 적합한 반도체 물질을 포함할 수 있다. 또한, 어떤 예에서는, 반도체 기판(210)은 에피택셜 층(epitaxial layer)을 포함할 수 있다. 예를 들어, 기판(210)은 벌크 반도체 위에 가로놓인 (도시하지 않은) 에피택셜 층을 가질 수 있다. 또한, 기판(210)은 성능 향상을 위해 변형될(strained) 수 있다. 예를 들어, 에피택셜 층은 벌크 실리콘 위에 가로놓인 실리콘 게르마늄 층 또는 선택적인 에피택셜 성장(SEG)을 포함하는 공정에 의해 형성된 벌크 실리콘 게르마늄 위에 가로놓인 실리콘 층과 같은 벌크 반도체의 물질과 상이한 반도체 물질을 포함할 수 있다. 또한, 기판(210)은 매립된 절연층과 같은 (도시하지 않은) SOI(Semiconductor-On-Insulator) 구조를 포함할 수 있다. 또한 선택적으로, 기판은 SIMOX(Separation by Implantation of Oxygen) 기술로 간주되는 방법, 웨이퍼 본딩, SEG, 또는 다른 적절한 방법에 의해 형성되는 매립된 산화물(BOX) 층과 같은 (도시하지 않은) 매립된 절연층을 포함할 수 있다. 사실, 다양한 실시예들이 다양한 적절한 기판 구조 및 물질을 포함할 수 있다.
도 2에서, 기판(210)은 또한 다양한 격리 특징부들을 포함하고, 이러한 격리 특징부들은 상이한 구조들을 포함할 수 있고 상이한 처리 기술을 사용하여 형성될 수 있다. 예를 들어, 격리 특징부는 낮은 트렌치 격리(STI) 특징부(220)를 포함할 수 있다. STI(220)의 형성은 기판(210)에 (도시하지 않은) 트렌치(trench)를 에칭하는 것과, 실리콘 산화물, 실리콘 질화물 또는 실리콘 옥시나이트라이드(oxynitride)와 같은 유전체 물질에 의해 트렌치를 충전(filling)하는 것을 포함할 수 있다. 충전된 트렌치는 트렌치를 충전하는 실리콘 질화물을 갖는 열 산화물 라이너 층(thermal oxide liner layer)과 같은 다층 구조를 가질 수 있다. 일 예로서, STI(220)는 패드 산화물을 성장시키고, LPCVD(Low Pressure Chemical Vapor Deposition) 질화물 층을 형성하며, 포토레지스트 및 마스크를 사용하여 STI 개구부를 패터닝하고, 기판에 트렌치를 에칭하며, 트렌치 인터페이스를 향상시키기 위해 열 산화물 트렌치 라이너를 선택적으로 성장시키고, 후면의 과도한 산화물을 에칭하기 위해 CMP(Chemical Mechanical Planarization)를 사용하여 트렌치를 CVD 산화물로 충전하는 것과 같은 공정 시퀀스를 사용하여 생성될 수 있다.
도 2에서, 다양한 활성 영역이 STI 특징부의 형성 후에 기판 상에 규정된다. P 웰 또는 N 웰과 같은 다양한 도핑 특징부가 주입 기법에 의해 활성 영역(230)에 형성된다. 현재 알려진 또는 이후 개발될 임의의 적절한 주입 기법이 사용될 수 있다.
도 1로 돌아가서, 블록(120)은 게이트 스택을 형성하는 것을 포함한다. 다양한 실시예들이 게이트 스택을 형성하는 임의의 특정 방법에 제한되지 않는다. 게이트 스택을 형성하는 예시적인 방법은 게이트 스택을 형성하기 위해 유전층 상에 도전층을 형성하고 도전층을 패터닝하는 것을 포함한다. 유전층은 실리콘 산화물, HK 유전체, 또는 양자의 조합을 포함할 수 있다. 도전층은 폴리실리콘이나 금속을 포함할 수 있다. HK층을 갖는 금속 게이트 스택에 관하여, 일부 실시예들은 게이트 퍼스트(gate-first) 또는 게이트 래스트(gate-last) 공정이나 HK 퍼스트(HK-first) 또는 HK 래스트(HK-last) 공정을 포함한다 (여기서 HK층은 각각 소스/드레인 영역이 형성되기 전이나 형성된 후에 형성된다). 금속 게이트 스택의 형성은 또한 일 함수(work function) 금속에 의해 제거되고 대체되는 더미 폴리실리콘 게이트 구조의 사용을 포함할 수 있다. 다양한 실시예들이 게이트 스택을 형성하는 임의의 특정 방법에 제한되지 않고, 임의의 적합한 방법이 일부 실시예에서 사용될 수 있다. 따라서, HK 퍼스트, HK 래스트, 게이트 퍼스트, 게이트 래스트 및 더미 게이트 공정은 사용될 수 있는 다양한 물질들 및 이 물질들을 형성하기 위해 채택될 수 있는 공정들을 설명하기 위해서가 아니면 상세히 설명되지 않는다.
폴리실리콘 게이트 전극을 채택하는 실시예에 있어서, SiO2와 같은 유전층(240)은 오존 산화, CVD, ALD 또는 임의의 적합한 방법에 의해 기판(210) 상에 배치된다. 그러므로, 폴리실리콘(245)은 CVD 기법에 의해 유전층(240) 상에 배치된다. 이후 유전층(240) 및 폴리실리콘(245)은, 예를 들어, 포토레지스트 또는 하드 마스크를 더 갖는 포토레지스트를 사용하여 게이트 스택을 형성하기 위해 패터닝된다.
또한, 도핑된 소스/드레인(S/D) 영역(250)은 다양한 이온 주입 공정에 의해 활성 영역(230)에 형성되고, 게이트 스택으로 정렬된다. 관련된 도핑 영역을 형성하기 위해 채택되는 N형 도펀트 불순물은 인, 비소 및/또는 다른 종들을 포함할 수 있다. P형 도펀트 불순물은 붕소, 인듐 및/또는 다른 물질들을 포함할 수 있다. 일부 실시예에서 소스 및 드레인 영역(250)은 경도핑된 드레인(LDD), 중도핑된 소스 및 드레인 부분을 포함할 수 있고, 또한 감소된 콘택 저항을 위해 살리사이드(salicide)를 포함할 수 있다. 또한 일부 실시예에서, N형 소스 및 드레인 영역은 경도핑된 인, 중도핑된 인 또는 다른 적절한 종들을 갖는 (도시하지 않은) 실리콘 게르마늄(SiGe) 에피택셜 성장층을 사용할 수 있다. 선택적으로, 일부 실시예들은 LDD 특징부 및 중도핑된 특징부를 생략하는 것과 같은 균일한 도핑 프로파일(profile)을 포함할 수 있다. 활성 영역(230)은 단일 주입 또는 다중 주입에 의해 형성될 수 있다.
게이트 스페이서(260)는 유전체 증착 및 건식 에칭 공정에 의해 형성될 수 있다. 일부 실시예에서는, 게이트 스페이서(260)는 LDD가 형성된 후에 형성되지만, 중도핑된 부분이 형성되기 전에는 형성되지 않는다.
S/D 영역(250)의 형성 후에, 하나 이상의 어닐링 공정이 S/D 영역을 활성화하기 위해 수행될 수 있다. 어닐링 공정은 급속 열처리(RTA), 레이저 어닐링 공정, 또는 다른 적절한 어닐링 공정을 포함한다. 일 예로서, 다른 실시예들은 다른 범위 내의 온도를 사용할 수 있지만, 고온 열처리 단계는 900℃-1100℃의 범위로 어디든 온도를 적용할 수 있다. 다른 예로서, 고온 어닐링은 600℃ 이상의 온도를 갖는 열 공정을 포함한다. 또한, 이러한 실시예는 매우 짧은 시간 지속을 갖는 "스파이크(spike)" 어닐링 공정을 포함할 수 있다. 층간 유전체(ILD; 280)는 이후 증착 및 연마(polishing)와 같은 적절한 공정에 의해 반도체 기판 및 더미 게이트 스택 상에 형성된다.
상술한 바와 같이, 일부 실시예들은 유전층(240) 대신 HK 유전체를 포함할 수 있고, 비록 활성 영역(230), 게이트 스페이서(260) 및 S/D(250)의 사용을 비롯하여 기본 형상이 도 1에 도시된 것과 같지만, 폴리실리콘(245) 대신 일 함수 금속을 포함할 수 있다. 이러한 일 예에서, 블록(120)은 HK 유전 물질을 증착하여 어닐링하는 것을 포함할 수 있고, 추가적으로 HK 유전 물질층의 기저를 이루는 얇은 실리콘 산화물 계면층을 포함할 수 있다. HK 유전 물질은 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 지르코늄 산화물, 알루미늄 산화물, HfO2-Al2O3 합금, 다른 적절한 HK 유전 물질 또는 이들의 조합을 포함할 수 있다. HK 물질은 화학 기상 증착(CVD), 물리 기상 증착(PVD), 원자층 증착(ALD), 고밀도 플라즈마 CVD(HDPCVD), 유기 금속 CVD(MOCVD), 원격 플라즈마 CVD(RPCVD), 플라즈마 향상 CVD(PECVD), 저압 CVD(LPCVD), 원자층 CVD(ALCVD), 대기압 CVD(APCVD), 다른 적절한 방법, 또는 이들의 조합에 의해 증착될 수 있다. 계면층은 실리콘 산화물일 수 있고, 열 산화, ALD 또는 UV-오존 산화와 같은 다양한 적절한 방법에 의해 형성될 수 있다. 후 HK층 증착 어닐링은 게이트 유전체 내의 수분 제어를 향상시키기 위해 수행될 수 있다.
HK 및 금속 게이트 예를 계속하자면, 블록(120)은 또한 HK층 상에 배리어층을 증착하는 것을 포함할 수 있다. 배리어층(또한 "캡층"으로 간주됨)은 전기를 통하고, 금속, 실리콘 또는 유전 물질 사이의 상호 확산 및 반응을 막는다. 배리어층의 후보는 내화(refractory) 힘든 금속 및 그들의 질화물(예를 들어, TiN, TaN, W2N, TiSiN, TaSiN)을 포함할 수 있다. 금속 배리어층은 PVD, CVD, MOCVD 및 ALD에 의해 증착될 수 있다.
이 예로 좀더 설명하자면, 블록(120)은 N형 금속 게이트 스택 및 P형 금속 게이트 스택을 각각 N형 및 P형 장치의 게이트 전극으로서 형성하는 것을 포함할 수 있다. N형 금속 게이트 스택을 형성하는 것은 탄탈 질화물(TaN)층을 형성하고 이 TaN층 상에 티타늄 알루미늄(TiAl)층과 티나튬 알루미늄 질화물(TiAlN)층 중 하나를 형성하는 것을 포함할 수 있다. P형 금속 게이트 스택을 형성하는 것은 TaN층을 형성하고, 이 TaN층 상에 텅스텐 질화물(WN)층을 형성하며, 이 WN층 상에 TiAl층과 TiAlN층 중 하나를 형성하는 것을 포함할 수 있다. 일 실시예에서, N형 금속 게이트는 TaN층을 포함한다. N형 금속층은 TiAl층이나 TiAlN층을 추가로 포함할 수 있다. 일 실시예에서, 금속층은 CVD 공정이나 다른 적절한 공정을 사용하는 것에 의해 증착된다. 개시된 방법에 의해, NFET 및 PFET에 대한 금속 게이트 스택이 상이한 조성 및 구성으로 형성된다.
블록(130)은 도 2에서 플러그(290) 및 단락 부재(shorting member; 295)를 갖는 전기적 콘택을 형성하는 것을 포함한다. ILD(280)는 콘택홀을 형성하기 위해 에칭될 수 있고, 금속 플러그(290)는 콘택홀에 형성된다. 단락 부재(295)는 도체를 증착하여 패터닝하거나 다마신(damascene) 공정에 의해 형성되는 금속 라인일 수 있다. 금속 플러그(290) 및 단락 부재(295)는 스퍼터링, CVD, 도금, 또는 이들의 조합에 의해 구리, 텅스텐 또는 다른 적절한 도전성 물질로 형성될 수 있다. 본 방법은 기판을 연마하고 기판 표면 상의 과도한 금속 및 다른 물질들을 실질적으로 제거하기 위해, 단락 부재(295)가 형성되기 전에 수행되는, 그러나 플러그(290)가 형성된 후에 수행되는 화학 기계 연마(CMP) 공정과 같은 공정을 더 포함할 수 있다. CMP 공정은 단락 부재(295)를 형성하기 위해 다마신 공정 중 추가적으로 수행될 수 있다.
전기적 콘택은 다층 상호연결의 일부로서 형성될 수 있다. 다층 상호연결은 종래의 비어(via)나 콘택과 같은 수직적인 상호연결 및 금속 라인과 같은 수평적인 상호연결을 포함할 수 있다. 다양한 상호연결 특징부는 구리, 텅스텐 및 실리사이드(silicide)를 포함하는 다양한 도전성 물질을 실시할 수 있다. 일 예에서, 다마신 공정은 콘택을 포함하는 구리 관련 다층 상호연결 구조를 형성하기 위해 사용된다. 다른 실시예에서는, 텅스텐은 콘택을 형성하기 위해 콘택홀에 텅스텐 플러그를 형성하는데 사용된다.
블록(140)은 테스트 패턴의 전기적 속성을 감지하는 것을 포함하고, 가능하다면 이 전기적 속성을 공정상의 변동과 상호 연관시키는 것을 포함한다. 일 예에서, 블록(140)은 테스트 패턴(200)과 같은 하나 이상의 테스트 패턴의 저항을 감지하는 것을 포함한다. 감지된 전기적 속성은 종종 트랜지스터와 같은 하나 이상의 장치에 영향을 줄 뿐만 아니라 테스트 패턴에도 영향을 주는 공정상의 변동의 신뢰할 만한 지표일 수 있다. 도핑, 열처리, 이들의 조합 등에서 구조의 치수 속성에서의 변동은 테스트 패턴의 (저항과 같은) 전기적 속성에 영향을 줄 수 있다.
전류가 소스에서 드레인으로 흐르는 트랜지스터와는 대조적으로, 테스트 패턴(200)에서는, 전류가 테스트 패턴의 가장 긴 치수(즉, 단락 부재 295a 및 295b 사이)를 따라 흐른다. 따라서, 테스트 패턴(200)의 저항을 테스트함에 있어, 테스트 장비는 유사한 단면 프로파일을 가질 수 있는 종래의 트랜지스터의 동작과는 대조적인 가장 긴 치수를 따라 전류가 흐르도록 한다.
하나의 예시적인 테스트 절차에 있어서, 테스트 패턴(200)의 저항은 감지되어 기대값과 비교된다. 다른 실시예에서는, 테스트 패턴(200)의 저항은 감지되어 다른 테스트 패턴의 감지된 저항과 비교된다. 테스트 패턴(200)의 감지된 저항의 비교는 공정상의 변동의 지표일 수 있는데, 테스트 패턴(200)의 저항과 다른 저항값 사이의 상당한 차이(ΔR)는 상당한 정도의 공정상의 변동을 나타낸다. 테스트 결과를 공정상의 변동과 상호 연관시키는 것은 감지된 전기적 속성값을 제시받은 사람에 의해 수동으로, 또는 컴퓨터에 의해 수행될 수 있다.
그러므로, 일부 실시예에서는 ΔR의 일부 범위는 받아들일 수 있다고, 또 일부 범위는 받아들일 수 없다고 할당하는 것이 가능하다. 블록(140)에서 테스트(testing)는 테스트에 반응하여 웨이퍼나 배치(또는 아마도 심지어 웨이퍼의 단일 다이 영역)를 합격 또는 불합격 처리하는 것을 포함할 수 있다.
실시예들의 범위는 도 1을 참조하여 상술된 정확한 동작들에 제한되지 않는다. 오히려, 일부 실시예에는 하나 이상의 동작을 추가, 생략, 재배치 또는 적절하게 수정할 수 있다. 예를 들어, 일부 실시예는 공정상의 변동이나 다른 현상을 인식하기 위해 추가적인 테스트 절차를 더 포함할 수 있다. 일부 실시예에서, 테스트 패턴의 저항 테스트는 반도체 장치가 합격이냐 불합격이냐에 대한 방향 결정성이 없어, 오히려 추가적인 테스트에 이를 수도 있다.
도 3으로 돌아가서, 테스트 패턴(200)은 접지에 연결된 일 단부를 가짐을 알 수 있다. 도 3에 도시된 바와 같은 전압 바이어싱(biasing)은 테스트 패턴의 다른 단부가 접지와 상이한 전위에 있을 때 전류의 적정량을 보장함으로써 테스트 패턴(200)의 전기적 속성을 테스트하는데 도움이 될 수 있다. 다른 실시예에 있어서는, 전압 바이어싱은 테스트 패턴(200)의 일 단부를 접지와 상이한 전위로 연결하는 것을 포함할 수 있는데, 다른 단부는 테스트 도중 다른 전위(접지 또는 그외)에 걸릴 수 있다. 일부 실시예에서는, 테스트 패턴(200)의 게이트 전극은 플로트(float) 상태일 수 있다. 어느 한쪽 또는 양 단부는 접지되고, 바이어스되거나 플로트 상태일 수 있고, 어떤 경우에는 어느 한쪽 단부의 상태가 개별적으로 제어될 수 있다.
도 3에서, 비록 다른 실시예들이 단순한 구성을 위해 게이트 스페이서를 생략할 수 있지만, 테스트 패턴(200)은 게이트 스페이서(260)를 포함하는 것으로 도시된다. 도 4는 예시적인 실시예의 테스트 스트립(400)을 나타낸다. 테스트 스트립(400)은 테스트 스트립(200)과 유사하나, 게이트 스페이서(260)를 생략한다.
다른 실시예에서, 테스트 패턴은 활성 영역의 전체 길이를 연장하지 않거나 하나의 전기적 콘택으로부터 다른 전기적 콘택으로 연장하지 않는 게이트 전극을 가질 수 있다. 도 5는 테스트 패턴(500)의 일 실시예를 나타내는데, 게이트 전극 물질(245)은 그와 같이 구성된다.
추가적으로, 테스트 패턴의 다양한 물질들이 임의의 방법으로 형성될 수 있다. 도 6은 일 실시예에 따라 적용된 예시적인 테스트 패턴(600)을 나타낸다. 도 6은 그 안에 패터닝된 다양한 형상(shape)(601-604)을 갖는 게이트 전극 물질(245)을 나타낸다. 다른 실시예들은 테스트 패턴을 전체적으로 선형으로 만들기보다는 직각으로(또는 다른 각도로) 만드는 것과 같은 테스트 패턴을 형성하는 다른 방법을 포함할 수 있다. 또한, 다른 실시예들은 공정상의 변동을 감지하는데 도움을 줄 수 있는 임의의 방법으로 게이트 스페이서, 활성 영역, 또는 다른 구조들을 형성할 수 있다.
상술한 바와 같이, 일부 실시예들은 서로 인접한 2 이상의 테스트 패턴을 형성하는 것을 포함할 수 있다. 도 7은 일 실시예에 따라 적용된 예시적인 테스트 패턴(710, 720)을 나타낸다. 이 예에서, 테스트 패턴(710, 720)은 동일한 구조를 갖고, 동일한 공정을 사용하여 동일한 웨이퍼에 형성된다. 예를 들어, 이 공정은 도핑, 포토레지스트 코팅, 노광/현상 및 포토레지스트 제거를 포함할 수 있다. 이론적으로, 테스트 패턴(710, 720)은 서로 동일해야 하고, 동일한 전기적 속성을 갖는 것에 의해 그들의 동일성을 나타내야 한다. 테스트는 테스트 패턴들의 바이어스 및 U% 뿐만 아니라 테스트 패턴들(710, 720) 사이의 ΔR에 대한 값을 산출하는 것을 포함할 수 있다. ΔR에 대한 영이 아닌 값이나 바이어스 또는 U%에 대한 다른 값은 공정상의 변동을 나타낼 수 있다. 테스트 결과에 따라, 추가적인 동작이 취해지거나 취해지지 않을 수 있다.
다양한 실시예들은 종래의 접근법에 비해 하나 이상의 이점을 포함할 수 있다. 상술한 바와 같이, 종래의 접근법은 기판 부분을 포함하지만 공정상의 변동에 영향을 받는 다른 특징부를 포함하지 않는 테스트 패턴을 채택한다. 대조적으로, 본 발명의 일 실시예는 게이트 전극 및 게이트 전극을 기판의 활성 영역으로부터 분리시키는 유전층을 포함하는 MOS 구성에 따른다. 이러한 실시예의 저항성 테스트 패턴은 기판 상에 활성 장치(예를 들어, 트랜지스터)와 동일한 특징부의 (전부는 아니지만) 상당수를 포함한다. 더하여, 테스트 패턴은 웨이퍼의 활성 장치의 유전층 및 게이트 전극을 형성하는 동일한 공정에 의해 형성된다. 그러므로, 본 실시예에 따른 테스트 패턴은 활성 장치의 충실한 복제이고, 따라서 게이트 전극 및 유전층에 영향을 주는 웨이퍼 레벨 공정상의 변동에 더 민감하다.
앞서 설명한 것들은 여러 실시예들의 특징부의 개요를 말해 주고 있어, 그 기술분야에서 숙련된 자는 본 발명의 양태들을 잘 이해할 수 있다. 그 기술분야에서 숙련된 자는 여기에 소개된 실시예들의 동일한 목적을 수행하고 또는 수행하거나 동일한 이점을 달성하기 위해 다른 공정 및 구조를 디자인하거나 수정하기 위한 기초로서 본 발명을 쉽게 사용할 수 있음을 알아야 한다. 그 기술분야에서 숙련된 자는 또한 이와 동등한 구성들이 본 발명의 정신 및 범위로부터 벗어나지 않고, 본 발명의 정신 및 범위로부터 벗어남이 없이 다양한 변경, 대체 및 개조할 수 있음을 알아야 한다.
200 : 테스트 패턴
210 : 기판
220 : STI
230 : 활성 영역
240 : 유전층
245 : 폴리실리콘
250 : 소스/드레인 영역
260 : 게이트 스페이서
280 : 층간 유전체(ILD)
290 : 플러그
295 : 단락 부재

Claims (10)

  1. 저항성 테스트 구조에 있어서,
    활성 영역을 갖는 반도체 기판,
    상기 활성 영역 상에 형성되는 게이트 스택,
    상기 게이트 스택의 대향면 상의 상기 활성 영역과 통신하는 제1 전기적 콘택 및
    상기 게이트 스택의 상기 대향면 상의 상기 활성 영역과 통신하는 제2 전기적 콘택을 포함하고,
    상기 제1 전기적 콘택은 상기 게이트 스택의 제1 치수를 가로질러 전기적 단락을 제공하며,
    상기 제2 전기적 콘택은 상기 게이트 스택의 상기 제1 치수를 가로질러 전기적 단락을 제공하고,
    상기 제1 및 제2 전기적 콘택은 상기 제1 치수에 수직한 상기 게이트 스택의 제2 치수를 따라 간격을 두고 있는 것인 저항성 테스트 구조.
  2. 제1항에 있어서,
    상기 게이트 스택은 상기 제2 치수에서 상기 활성 영역의 전체를 따라 연장하지 않는 게이트 전극을 포함하는 것인 저항성 테스트 구조.
  3. 제1항에 있어서,
    상기 게이트 스택은 다음의 배치, 즉
    상기 제1 및 제2 전기적 콘택 중 하나 또는 둘에 접지되는 상태;
    상기 제1 및 제2 전기적 콘택 중 하나 또는 둘에 전압 바이어스된 상태; 및
    상기 제1 및 제2 전기적 콘택 중 하나 또는 둘은 플로트(float) 상태
    중 적어도 하나로 구성되는 것인 저항성 테스트 구조.
  4. 제1항에 있어서,
    상기 게이트 스택은 게이트 스페이서 없이 형성되는 것인 저항성 테스트 구조.
  5. 제1항에 있어서,
    상기 게이트 스택은 게이트 전극을 포함하고,
    상기 게이트 전극은 또한, 상기 게이트 전극 안에 형성된 하나 이상의 유형(type)의 형상(shape)들을 가지는 하나 이상의 패턴들을 포함하는 것인 저항성 테스트 구조.
  6. 제1항에 있어서,
    상기 활성 영역은 균일한 도핑 프로파일(profile)을 포함하는 것인 저항성 테스트 구조.
  7. 제1항에 있어서,
    상기 활성 영역은 중도핑된(heavily doped) 영역 및 경도핑된(light doped) 영역을 포함하는 것인 저항성 테스트 구조.
  8. 삭제
  9. 삭제
  10. 반도체 장치에 있어서,
    활성 영역 및 상기 활성 영역 상에 배치되는 게이트 스택을 갖는 반도체 기판을 갖는 금속 산화물 반도체(MOS; Metal Oxide Semiconductor) 구조,
    상기 활성 영역과 통신하는 상기 게이트 스택의 대향면 상의 제1 쌍의 전기적 콘택 및
    상기 활성 영역과 통신하는 상기 게이트 스택의 상기 대향면 상의 제2 쌍의 전기적 콘택을 포함하고,
    상기 제1 쌍의 전기적 콘택은 상기 게이트 스택의 제1 치수를 가로질러 전기적으로 연결되고,
    상기 제2 쌍의 전기적 콘택은 상기 게이트 스택의 상기 제1 치수를 가로질러 전기적으로 연결되고,
    상기 제1 및 제2 쌍의 전기적 콘택은 상기 제1 치수에 수직한 상기 게이트 스택의 가장 긴 치수를 따라 간격을 두고 있는 것인 반도체 장치.
KR1020120017603A 2011-09-23 2012-02-21 반도체 테스트 구조 KR101432882B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/241,634 US8704224B2 (en) 2011-09-23 2011-09-23 Semiconductor test structures
US13/241,634 2011-09-23

Publications (2)

Publication Number Publication Date
KR20130032814A KR20130032814A (ko) 2013-04-02
KR101432882B1 true KR101432882B1 (ko) 2014-08-26

Family

ID=47910610

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120017603A KR101432882B1 (ko) 2011-09-23 2012-02-21 반도체 테스트 구조

Country Status (4)

Country Link
US (3) US8704224B2 (ko)
KR (1) KR101432882B1 (ko)
CN (1) CN103022009B (ko)
TW (1) TWI466211B (ko)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8704224B2 (en) * 2011-09-23 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor test structures
CN104658938B (zh) * 2013-11-21 2018-05-08 中芯国际集成电路制造(上海)有限公司 一种用于测量硅化物电阻的测试结构
JP5798669B2 (ja) * 2013-12-03 2015-10-21 株式会社神戸製鋼所 酸化物半導体薄膜の評価方法、及び酸化物半導体薄膜の品質管理方法、並びに上記評価方法に用いられる評価装置
CN104764932B (zh) * 2014-01-07 2017-10-24 北大方正集团有限公司 一种mos管阱电阻的测量装置及测量方法
US10234499B1 (en) 2016-08-01 2019-03-19 Keysight Technologies, Inc. Integrated circuit testing using on-chip electrical test structure
DE102017127641A1 (de) * 2016-12-15 2018-06-21 Taiwan Semiconductor Manufacturing Co., Ltd. Verfahren zum Überbrückungstesten in benachbarten Halbleitervorrichtungen und Testaufbau
US10276458B2 (en) 2016-12-15 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Method for testing bridging in adjacent semiconductor devices and test structure
CN108269861B (zh) * 2016-12-30 2021-06-08 中芯国际集成电路制造(上海)有限公司 Mos电容及其形成方法
CN109119350B (zh) * 2017-06-23 2021-03-09 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法、测量电阻的方法
DE102021108756A1 (de) * 2021-04-08 2022-10-13 Osram Opto Semiconductors Gmbh Verfahren zum testen eines wafers und wafer

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050106866A (ko) * 2004-05-06 2005-11-11 주식회사 하이닉스반도체 테스트패턴을 포함하는 반도체소자의 제조 방법
KR20090064118A (ko) * 2007-12-15 2009-06-18 주식회사 동부하이텍 반도체의 테스트 패턴
KR20100013951A (ko) * 2008-08-01 2010-02-10 주식회사 하이닉스반도체 반도체 소자의 테스트 패턴 및 그의 제조 방법

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100506052B1 (ko) * 2000-12-20 2005-08-05 매그나칩 반도체 유한회사 반도체 디바이스의 배선 형성 방법
US6870939B2 (en) 2001-11-28 2005-03-22 Industrial Technology Research Institute SMT-type structure of the silicon-based electret condenser microphone
DE10314503B4 (de) * 2003-03-31 2008-07-31 Advanced Micro Devices, Inc., Sunnyvale Verbesserte integrierte Halbleiterstruktur für Zuverlässigkeitsprüfungen von Dielektrika
JP4434109B2 (ja) 2005-09-05 2010-03-17 株式会社日立製作所 電気・音響変換素子
US7818698B2 (en) * 2007-06-29 2010-10-19 Taiwan Semiconductor Manufacturing Company, Ltd. Accurate parasitic capacitance extraction for ultra large scale integrated circuits
KR101318946B1 (ko) * 2007-08-09 2013-10-17 삼성전자주식회사 테스트 장치, 스태틱 메모리 테스트 장치 및 반도체 집적회로 장치
JP5265898B2 (ja) * 2007-09-25 2013-08-14 ルネサスエレクトロニクス株式会社 半導体装置
CN101930905A (zh) * 2009-06-23 2010-12-29 联华电子股份有限公司 检测结构与线上晶片监测方法
CN102122637B (zh) * 2010-01-08 2013-09-11 中芯国际集成电路制造(上海)有限公司 检测结构、检测方法及形成检测结构的方法
US8704224B2 (en) * 2011-09-23 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor test structures
US9452924B2 (en) 2012-06-15 2016-09-27 Taiwan Semiconductor Manufacturing Company, Ltd. MEMS devices and fabrication methods thereof

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050106866A (ko) * 2004-05-06 2005-11-11 주식회사 하이닉스반도체 테스트패턴을 포함하는 반도체소자의 제조 방법
KR20090064118A (ko) * 2007-12-15 2009-06-18 주식회사 동부하이텍 반도체의 테스트 패턴
KR20100013951A (ko) * 2008-08-01 2010-02-10 주식회사 하이닉스반도체 반도체 소자의 테스트 패턴 및 그의 제조 방법

Also Published As

Publication number Publication date
TWI466211B (zh) 2014-12-21
TW201314811A (zh) 2013-04-01
CN103022009A (zh) 2013-04-03
US9250286B2 (en) 2016-02-02
US20140206113A1 (en) 2014-07-24
KR20130032814A (ko) 2013-04-02
US9377503B2 (en) 2016-06-28
CN103022009B (zh) 2015-06-10
US20130076385A1 (en) 2013-03-28
US20140203282A1 (en) 2014-07-24
US8704224B2 (en) 2014-04-22

Similar Documents

Publication Publication Date Title
KR101432882B1 (ko) 반도체 테스트 구조
CN101661936B (zh) 半导体装置及其制造方法
US7405112B2 (en) Low contact resistance CMOS circuits and methods for their fabrication
TW201911425A (zh) 具有氣隙閘極側壁間隔件之場效電晶體及方法
CN105280591A (zh) 具有保护层的自对准互连件
CN109273428A (zh) 集成电路的预金属化电介质或层间电介质层中的接触结构
KR20140111917A (ko) 대등한 소스 및 드레인을 갖는 수직형 터널 전계 효과 트랜지스터를 위한 구조물 및 방법
US10665692B2 (en) Non-self aligned gate contacts formed over the active region of a transistor
KR20140021080A (ko) 반도체 장치 및 그 제조 방법
US9275989B2 (en) Capacitors positioned at the device level in an integrated circuit product and methods of making such capacitors
US10832943B2 (en) Gate contact over active region with self-aligned source/drain contact
US20090224327A1 (en) Plane mos and the method for making the same
US9991167B2 (en) Method and IC structure for increasing pitch between gates
CN109300799B (zh) 半导体结构、测试系统、测试方法及半导体结构的制作方法
US20230268388A1 (en) Stacked field-effect transistors
US9818652B1 (en) Commonly-bodied field-effect transistors
US10867912B2 (en) Dummy fill scheme for use with passive devices
CN110620056B (zh) 检测半导体装置的故障的方法
US20130049122A1 (en) Semiconductor device and method of manufacturing the same
JP2019197789A (ja) 半導体装置及び半導体装置の製造方法
US20220375856A1 (en) Integration scheme to build resistor, capacitor, efuse using silicon-rich dielectric layer as a base dielectric
US11978669B2 (en) Semiconductor structure with a laminated layer
JP2018081978A (ja) 半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20170731

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20180731

Year of fee payment: 5