KR20050106866A - 테스트패턴을 포함하는 반도체소자의 제조 방법 - Google Patents

Abstract

본 발명은 셀영역의 메인셀을 대변하는 테스트영역의 에지부에서 발생하는 단차로 인해 초래되는 디싱 현상을 방지하는데 적합한 반도체소자의 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체소자의 제조 방법은 중심지역과 외곽지역을 포함하는 셀영역이 정의된 반도체 기판 상부에 게이트를 형성하는 단계, 상기 게이트 상부에 게이트스페이서용 절연막을 형성하는 단계, 상기 게이트스페이서용 절연막 상에 제1층간절연막을 형성하는 단계, 상기 제1층간절연막을 식각하여 상기 셀영역의 중심부에 상기 게이트 사이를 오픈시키는 콘택홀을 형성함과 동시에 상기 셀영역의 외곽부에 더미홀을 형성하는 단계, 및 상기 콘택홀에 매립되는 랜딩플러그를 형성함과 동시에 상기 더미홀에 매립되는 더미랜딩플러그를 형성하는 단계를 포함한다.

Description

테스트패턴을 포함하는 반도체소자의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE WITH TEST PATTERN}

본 발명은 반도체 제조 기술에 관한 것으로, 테스트패턴을 포함하는 반도체소자의 제조 방법에 관한 것이다.

일반적으로 테스트패턴 상에서 사용되는 셀어레이패턴은 메인셀을 대변하기위해 스크라이브라인내 동일 구조로 형성되어 있다. 이때, 메인셀 상의 셀어레이패턴 주변상황이 스크라이브라인내 사용되는 어레이패턴 에지단의구성과는 상이암으로 인하여 츠안절연막 플로잉 및 CMP시 어레이 끝단부를 취약하게 하는 구조로 LPC가 구성되어 이때 발생되는 단차가 후속 공정인 비트라인공정시 디파인이 않되어 라인간의 숏트를 유발하여 메인패턴을 대변못하는 문제가 있다.

도 1a 내지 도 1d는 종래기술에 따른 반도체소자의 제조 방법을 도시한 공정 단면도이다.

도 1a에 도시된 바와 같이, 셀영역, 테스트영역 및 코어 영역(CORE)이 정의된 반도체 기판(11)에 소자간 분리 및 영역간 분리를 위한 필드산화막(12)을 형성한 후, 반도체 기판(11)의 셀영역과 테스트영역 상부에 게이트(13a, 13b)를 형성한다. 여기서, 게이트(13a, 13b)는 셀영역 및 테스트영역에 형성된 셀게이트(13a)와 코어영역에 형성되는 코어게이트(13b)로 구성된다.

다음으로, 게이트(13a, 13b)를 포함한 전면에 얇은 버퍼산화막(14), 게이트측벽형성용 질화막(15), 게이트측벽형성용 산화막(16)을 차례로 증착한다.

다음으로, 게이트측벽형성용 산화막(16) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 코어영역에 형성되는 트랜지스터들의 소스/드레인, 즉 N⁺ 도핑영역을 형성하기 위한 이온주입마스크(17)를 형성한다. 이때, 이온주입마스크(17)는 셀게이트(13a)를 포함한 셀영역 및 테스트영역은 모두 덮고 코어 영역을 오픈시키는 형태이다.

다음으로, 이온주입마스크(17)에 의해 노출된 코어영역의 게이트측벽형성용 산화막(16), 게이트측벽형성용 질화막(15), 버퍼 산화막(14)을 동시에 에치백하여 코어게이트(13b)의 양측벽에 코어게이트측벽을 형성한다. 여기서, 코어게이트측벽은 버퍼산화막(14a), 게이트측벽형성용 질화막(15a) 및 게이트측벽형성용 산화막(16a)의 삼중 구조로 구성된다.

다음으로, 코어영역에 형성되는 트랜지스터의 종류에 따라 N형 또는 P형 도펀트를 적절히 선택하여 이온주입(18)을 진행한다.

도 1b에 도시된 바와 같이, 이온주입마스크(17)를 제거한 후, 전면에 감광막을 도포하고 노광 및 현상으로 패터닝하여 셀영역을 오픈시키고 코어영역을 덮는 셀영역오픈마스크(Cell Open Mask, 19)을 형성한다. 이상의 공정을 '셀영역오픈마스크 공정'이라고 한다.

다음으로, 셀영역오픈마스크(19)를 식각배리어로 게이트측벽형성용 산화막(16)을 습식식각한 후, 셀접합 보강용 이온주입(20)을 진행한다. 여기서, 습식식각후에 코어영역에 게이트측벽형성용산화막(16b)이 일부 잔류한다.

도 1c에 도시된 바와 같이, 셀영역오픈마스크(19)를 제거한 후, 전면에 셀측벽형성용 질화막(21)을 증착한다. 이어서, 셀측벽형성용 질화막(21) 상에 게이트(13a, 13b) 사이를 충분히 채울때까지 층간절연막(22)을 형성한 후 층간절연막(22)을 평탄화시킨다.

도 1d에 도시된 바와 같이, 랜딩플러그 형성을 위해 SAC(Self Aligned Contact) 공정을 진행하여, 즉 층간절연막(22)을 식각하여 콘택홀(도시 생략)을 형성한 후, 콘택홀에 폴리실리콘막을 증착한 후 게이트(13a, 13b)의 표면이 드러날때까지 CMP(Chemical Mechanical Polishing) 공정을 진행하여 랜딩플러그(23)를 형성한다.

그러나, 상기한 종래기술에서는 테스트영역의 에지부분에서는 게이트가 형성되지 않으므로 층간절연막 형성후에 단차(도 1c의 'S')가 발생하고, 이 단차로 인해 후속 랜딩플러그를 형성하기 위한 CMP 공정시 패턴이 아래로 꺼지는 현상, 즉 디싱(Dishing) 현상(도 1d의 'D')이 발생되는 문제가 있다.

도 2는 종래기술에 따른 셀영역 외곽지역의 단차를 나타낸 SEM 사진이다.

위와 같이, 외곽 지역의 단차로 인해 디싱현상이 발생하면 셀영역 외곽지역의 게이트 일부가 드러나게 되고, 이는 후속 랜딩플러그에 연결되는 비트라인 공정시 비트라인이 정상적으로 패터닝되지 않을뿐만 아니라 셀영역 외곽지역에 드러나느 게이트와 비트라인이 숏트되는 문제가 있다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 셀영역의 메인셀을 대변하는 테스트영역의 에지부에서 발생하는 단차로 인해 초래되는 디싱 현상을 방지하는데 적합한 반도체소자의 제조 방법을 제공하는데 그 목적이 이다.

상기 목적을 달성하기 위한 본 발명의 반도체소자의 제조 방법은 중심지역과 외곽지역을 포함하는 셀영역이 정의된 반도체 기판 상부에 게이트를 형성하는 단계, 상기 게이트 상부에 게이트스페이서용 절연막을 형성하는 단계, 상기 게이트스페이서용 절연막 상에 제1층간절연막을 형성하는 단계, 상기 제1층간절연막을 식각하여 상기 셀영역의 중심부에 상기 게이트 사이를 오픈시키는 콘택홀을 형성함과 동시에 상기 셀영역의 외곽부에 더미홀을 형성하는 단계, 및 상기 콘택홀에 매립되는 랜딩플러그를 형성함과 동시에 상기 더미홀에 매립되는 더미랜딩플러그를 형성하는 단계를 포함하는 것을 특징으로 한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 3a 내지 도 3f는 본 발명의 실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도이다.

도 3a에 도시된 바와 같이, 셀영역, 테스트영역 및 코어 영역(CORE)이 정의된 반도체 기판(31)에 소자간 분리 및 영역간 분리를 위한 필드산화막(32)을 형성한 후, 반도체 기판(31)의 셀영역과 테스트영역 상부에 게이트(33a, 33b)를 형성한다. 여기서, 게이트(33a, 33b)는 셀영역 및 테스트영역에 형성된 셀게이트(33a)와 코어영역에 형성되는 코어게이트(33b)로 구성된다.

다음으로, 셀게이트(33a) 및 코어게이트(33b)를 포함한 전면에 얇은 버퍼산화막(34), 게이트측벽형성용 질화막(35), 게이트측벽형성용 산화막(36)을 차례로 증착한다.

다음으로, 게이트측벽형성용 산화막(36) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 코어영역에 형성되는 트랜지스터들의 소스/드레인, 즉 N⁺ 도핑영역을 형성하기 위한 이온주입마스크(37)를 형성한다. 이때, 이온주입마스크(37)는 셀게이트(33a)를 포함한 셀영역 및 테스트영역은 모두 덮고 코어 영역을 오픈시키는 형태이다.

다음으로, 이온주입마스크(37)에 의해 노출된 코어영역의 게이트측벽형성용 산화막(36), 게이트측벽형성용 질화막(35), 버퍼 산화막(34)을 동시에 에치백하여 코어게이트(33b)의 양측벽에 코어게이트측벽을 형성한다. 여기서, 코어게이트측벽은 버퍼산화막(34a), 게이트측벽형성용 질화막(35a) 및 게이트측벽형성용 산화막(36a)의 삼중구조로 구성된다.

다음으로, 코어영역에 형성되는 트랜지스터의 종류에 따라 N형 또는 P형 도펀트를 적절히 선택하여 이온주입(38)을 진행한다.

도 3b에 도시된 바와 같이, 이온주입마스크(37)를 제거한 후, 전면에 감광막을 도포하고 노광 및 현상으로 패터닝하여 셀영역을 오픈시키고 코어영역을 덮는 셀영역오픈마스크(Cell Open Mask, 39)을 형성한다. 이상의 공정을 '셀영역오픈마스크 공정'이라고 한다.

다음으로, 셀영역오픈마스크(39)를 식각배리어로 게이트측벽형성용 산화막(36)을 습식식각한 후, 셀접합 보강용 이온주입(40)을 진행한다. 여기서, 습식식각후에 코어영역에 게이트측벽형성용산화막(36b)이 일부 잔류한다.

도 3c에 도시된 바와 같이, 셀영역오픈마스크(39)를 제거한 후, 전면에 셀측벽형성용 질화막(41)을 증착한다. 이어서, 셀측벽형성용 질화막(41) 상에 게이트(33a, 33b) 사이를 충분히 채울때까지 제1층간절연막(42)을 형성한 후 층간절연막(42)을 평탄화시킨다.

도 3d에 도시된 바와 같이, 랜딩플러그 형성을 위해 SAC(Self Aligned Contact) 공정을 진행하여, 즉 제1층간절연막(42)을 식각하여 콘택홀(43a, 43b)을 형성한다. 이때, 콘택홀(43a, 43b)은 랜딩플러그가 형성될 셀영역에 형성되는 콘택홀(43a)과 셀영역의 외곽지역에 형성된 콘택홀(43b)로 구분되고, 이하, 셀영역의 외곽지역에 형성된 콘택홀을 '더미홀(dummy hole, 43b)'이라고 약칭한다.

도 3e에 도시된 바와 같이, 콘택홀(43a) 및 더미홀(43b)을 채울때까지 전면에 폴리실리콘막을 증착한 후 게이트(33a, 33b)의 표면이 드러날때까지 CMP(Chemical Mechanical Polishing) 공정을 진행하여 랜딩플러그(44a)를 형성한다. 이때, 셀영역의 외곽지역에도 랜딩플러그(44b)가 형성되는데, 이 랜딩플러그(44b)는 더미홀(43b)에 매립되는 것이다. 이하, 셀영역의 외곽지역에 형성되는 랜딩플러그를 '더미랜딩플러그(44b)'라고 약칭하며, 랜딩플러그(44a)와 더미랜딩플러그(44b)는 크기가 동일하게 형성된다.

상기 랜딩플러그(44a) 및 더미랜딩플러그(44b)를 형성하기 위한 CMP 공정시 폴리실리콘막과 제1층간절연막(42)의 연마선택비는 1:1.5로 유지한다.

위와 같은 CMP 공정시에 셀영역의 외곽지역에 셀영역의 랜딩플러그(44a)와 동일한 형태를 갖는 더미랜딩플러그(44b)가 형성되므로 셀영역의 외곽지역에서 디싱현상이 발생하지 않는다.

도 3f에 도시된 바와 같이, 더미랜딩플러그(44b) 및 랜딩플러그(44a)를 포함한 전면에 제2층간절연막(45)을 증착한 후 평탄화를 위해 플로잉(flowing)한다. 이때, 제2층간절연막(45)의 플로잉전에 셀영역의 외곽지역에 더미랜딩플러그(44b)가 형성되어 있기 때문에 플로잉을 방해하는 단차가 발생하지 않거나 최소화된다. 따라서, 제2층간절연막의 플로잉 특성이 개선된다.

후속 공정으로 비트라인 공정을 진행한다.

상기한 실시예에 따르면 셀영역의 외곽지역에 더미랜딩플러그를 추가해주므로써 랜딩플러그를 위한 CMP 공정시 셀영역의 외곽지역에서 디싱현상이 발생되는 것을 방지한다.

또한, 셀영역 외곽지역의 단차를 최소화하므로 비트라인 공정전에 진행되는 층간절연막의 플로잉 특성을 개선하여, 게이트와 비트라인간 숏트를 방지한다.

상술한 실시예에서, 더미랜딩플러그(44b)는 기 사용된 셀영역의 외곽지역의 더미를 연장하여 드로잉(drawing)하여 형성한다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상술한 본 발명은 셀영역의 외곽지역 단차를 최소화하거나 방지하므로써 상하 라인(게이트와 비트라인)간 브릿지를 방지할 수 있는 효과가 있다.

또한, 본 발명은 테스트패턴으로서의 메인 셀패턴을 대변하여 소자의 튜닝 설정에 기여할 수 있는 효과가 있다.

도 1a 내지 도 1d는 종래기술에 따른 반도체소자의 제조 방법을 도시한 공정 단면도이다.

도 2는 종래기술에 따른 셀영역 외곽지역의 단차를 나타낸 SEM 사진,

도 3a 내지 도 3f는 본 발명의 실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도.

* 도면의 주요 부분에 대한 부호의 설명

31 : 반도체 기판 32 : 필드산화막

33 : 게이트 34 : 버퍼산화막(34),

35 : 게이트측벽형성용 질화막 36 : 게이트측벽형성용 산화막

44a : 랜딩플러그 44b : 더미랜딩플러그

Claims (5)

1. 중심지역과 외곽지역을 포함하는 셀영역이 정의된 반도체 기판 상부에 게이트를 형성하는 단계;

   상기 게이트 상부에 게이트스페이서용 절연막을 형성하는 단계;

   상기 게이트스페이서용 절연막 상에 제1층간절연막을 형성하는 단계;

   상기 제1층간절연막을 식각하여 상기 셀영역의 중심부에 상기 게이트 사이를 오픈시키는 콘택홀을 형성함과 동시에 상기 셀영역의 외곽부에 더미홀을 형성하는 단계; 및

   상기 콘택홀에 매립되는 랜딩플러그를 형성함과 동시에 상기 더미홀에 매립되는 더미랜딩플러그를 형성하는 단계

   를 포함하는 반도체소자의 제조 방법.
2. 제1항에 있어서,

   상기 랜딩플러그와 더미랜딩플러그를 형성하는 단계는,

   상기 콘택홀 및 더미홀을 채울때까지 상기 제1층간절연막 상에 도전막을 증착하는 단계; 및

   상기 게이트의 표면이 드러날때까지 상기 도전막을 화학적기계적연마하는 단계

   를 포함하는 것을 특징으로 하는 반도체소자의 제조 방법.
3. 제1항 또는 제2항에 있어서,

   상기 더미랜딩플러그는,

   폴리실리콘막으로 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.
4. 제2항에 있어서,

   상기 랜딩플러그와 상기 더미랜딩플러그는 크기가 동일한 것을 특징으로 하는 반도체소자의 제조 방법.
5. 제2항에 있어서,

   상기 화학적기계적연마 공정시, 상기 도전막과 상기 제1층간절연막의 연마선택비를 1:1.5로 유지하는 것을 특징으로 하는 반도체소자의 제조 방법.