JPH10125775A - 多層配線半導体集積回路の層間接続装置 - Google Patents
多層配線半導体集積回路の層間接続装置Info
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- JPH10125775A JPH10125775A JP27591396A JP27591396A JPH10125775A JP H10125775 A JPH10125775 A JP H10125775A JP 27591396 A JP27591396 A JP 27591396A JP 27591396 A JP27591396 A JP 27591396A JP H10125775 A JPH10125775 A JP H10125775A
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Abstract
度合いを低減した多層配線半導体集積回路の層間接続装
置を提供する。 【解決手段】多層配線された半導体集積回路の一つの配
線層と他の配線層をコンタクトにより接続する装置であ
って、接続すべき各配線層より延在する各配線3,4の
接続箇所に複数のコンタクト6,8をその配線面積を広
げない範囲で形成することができる配線層に限り、前記
各配線の接続箇所に前記複数のコンタクト6,8を併設
し、前記各配線層間を接続するように構成した。
Description
導体集積回路の各配線層間を接続する際に用いられる層
間接続装置に関するものである。
には欠かせない技術として注目されているが、この多層
配線の各配線層を接続する際に用いられるコンタクトの
形成については、半導体集積回路の大規模化に伴う配線
の微細化によって高いアスペクト比になり、その信頼性
および初期特性の歩留まりを維持することが大変困難な
状態になってきている。
体集積回路の層間接続装置の一例について説明する。図
4は各配線層からの配線と、これを接続する際に用いら
れるコンタクトの形成位置を示す平面図であり、図中、
1は一つの配線層に設けられれた第1端子、2は他の配
線層に設けられれた第2端子でこれら両端子を接続する
場合、第1端子1から延長された第1配線3と、第2端
子2から延長された第2配線4を交叉させ、その交点に
コンタクト5を形成することによりこれら第1配線3と
第2配線4は電気的に接続され、従って第1端子1と第
2端子2が接続されることになる。
集積回路の大規模化によるコンタクト数の飛躍的な増加
により、このコンタクト接続の歩留まりが半導体集積回
路自体の歩留まりに大きく影響するようになってきてい
る現状にあっては、このような従来の構成では対応しき
れなくなってきている。即ち、この従来の構成における
コンタクトの数と半導体集積回路自体の歩留まりとの関
係は、コンタクト1個当たりの不良率をパラメータにし
て図5に示すようになり、半導体集積回路自体の歩留ま
りが低下していることが分かる。
であり、多層配線の各配線層を接続する際の不良発生度
合いを低減した多層配線半導体集積回路の層間接続装置
を提供することを目的とする。
集積回路の層間接続装置は、多層配線された半導体集積
回路の一つの配線層と他の配線層をコンタクトにより接
続する装置であって、接続すべき各配線層より延在する
各配線の接続箇所に前記コンタクトをその配線面積を広
げない範囲で複数個形成することができる配線層に限
り、前記各配線の接続箇所に前記コンタクトを複数個併
設し、前記各配線層間を接続するようにしたものであ
る。
を複数のコンタクトで接続することが可能となって、そ
の接続状態は安定し、半導体集積回路自体の歩留まり向
上に寄与することができる多層配線半導体集積回路の層
間接続装置が得られる。
いて図面を参照しつつ詳細に説明する。なお、前記従来
のものと共通する部分については同一符号を用いるもの
とする。
層間接続装置の一実施の形態における各配線層からの配
線と、これを接続する際に用いられるコンタクトの形成
位置を示す平面図であり、図中、1は一つの配線層に設
けられれた第1端子、2は他の配線層に設けられれた第
2端子でこれら両端子を接続する場合、第1端子1から
延長された第1配線3と、第2端子2から延長された第
2配線4を交叉させ、その交点に第1コンタクト6を形
成すると共に、図示のように第1配線3と第2配線4の
周りに他の配線が存在しない場合は、第1配線3から直
角に、これと電気的に連続する第3配線7を設けてこれ
を第2配線4上に延在させ、この位置に第2コンタクト
8を形成することにより第1配線3と第2配線4とは第
1コンタクト6および第2コンタクト8により電気的に
接続される。
コンタクトが併設された形で接続されることになり、そ
の接続状態は非常に安定したものとなる。なお、多層配
線半導体集積回路の層によっては配線密度が高く、第1
配線3と第2配線4の周りに配置配線設計ルールぎりぎ
りに他の配線が存在する場合を図2に示しており、図
中、1は一つの配線層に設けられれた第1端子、2は他
の配線層に設けられれた第2端子でこれら両端子を接続
する場合、第1端子1から延長された第1配線3と、前
記第2端子2から延長された第2配線4を交叉させ、そ
の交点にコンタクト5を形成する。この場合、前記他の
配線である第4配線9,第5配線10,第6配線11,第7
配線12が存在するため、図1に示すような複数個のコン
タクトを併設することができないので、このような層に
ついては従来と同様の構成にしておき、図1のような場
合のみ2個のコンタクトを併設した形とする。
個取りの時と、可能な限り2個取りした時の半導体集積
回路自体の良品率は図3に示すようになり、明かに2個
取りの時の良品率が高く、以下、可能な限り2個取りし
た時、1個取りの時の順に良品率は低下して行くことが
分かる。
延在する各配線の接続箇所に、コンタクトをその配線面
積を広げない範囲で複数個形成することができる配線層
に限り、前記コンタクトを複数個併設したものであり、
コンタクトを1個用いた場合よりも、その良品率は遥か
に高くなり、半導体集積回路自体の歩留まり向上に寄与
する多層配線半導体集積回路の層間接続装置を提供する
ことができる。
箇所に形成するコンタクトを可能な限り複数個併設する
ことにより、配線接続の信頼性および初期特性の歩留ま
りを向上させることができるという有利な効果が得られ
る。
置の一実施の形態における各配線層からの配線と、これ
を接続する際に用いられるコンタクトの形成位置を示す
平面図。
置の一実施の形態における配線層の説明図。
置の一実施の形態におけるコンタクト1個あたりの不良
率と、半導体集積回路自体の良品率との関係を示すグラ
フ。
における各配線層からの配線と、これを接続する際に用
いられるコンタクトの形成位置を示す平面図。
におけるコンタクトの数と、半導体集積回路自体の良品
率との関係を示すグラフ。
…第2配線、 5…コンタクト、 6…第1コンタク
ト、 7…第3配線、 8…第2コンタクト、9…第4
配線、 10…第5配線、 11…第6配線、 12…第7配
線。
Claims (1)
- 【請求項1】 多層配線された半導体集積回路の一つの
配線層と他の配線層をコンタクトにより接続する装置で
あって、接続すべき各配線層より延在する各配線の接続
箇所に前記コンタクトをその配線面積を広げない範囲で
複数個形成することができる配線層に限り、前記各配線
の接続箇所に前記コンタクトを複数個併設し、前記各配
線層間を接続することを特徴とする多層配線半導体集積
回路の層間接続装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27591396A JP3559845B2 (ja) | 1996-10-18 | 1996-10-18 | 多層配線半導体集積回路の層間接続装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27591396A JP3559845B2 (ja) | 1996-10-18 | 1996-10-18 | 多層配線半導体集積回路の層間接続装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10125775A true JPH10125775A (ja) | 1998-05-15 |
JP3559845B2 JP3559845B2 (ja) | 2004-09-02 |
Family
ID=17562177
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP27591396A Expired - Fee Related JP3559845B2 (ja) | 1996-10-18 | 1996-10-18 | 多層配線半導体集積回路の層間接続装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3559845B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6769106B2 (en) | 2001-07-16 | 2004-07-27 | Renesas Technology Corp. | Method of wiring semiconductor integrated circuit, semiconductor integrated circuit, and computer product |
US8053813B2 (en) | 2008-02-07 | 2011-11-08 | Elpida Memory, Inc. | Semiconductor device and layout method thereof |
-
1996
- 1996-10-18 JP JP27591396A patent/JP3559845B2/ja not_active Expired - Fee Related
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6769106B2 (en) | 2001-07-16 | 2004-07-27 | Renesas Technology Corp. | Method of wiring semiconductor integrated circuit, semiconductor integrated circuit, and computer product |
US8053813B2 (en) | 2008-02-07 | 2011-11-08 | Elpida Memory, Inc. | Semiconductor device and layout method thereof |
Also Published As
Publication number | Publication date |
---|---|
JP3559845B2 (ja) | 2004-09-02 |
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