JP2000040744A

JP2000040744A - 半導体装置及び自動配線手法

Info

Publication number: JP2000040744A
Application number: JP10208406A
Authority: JP
Inventors: Satoshi Ito; 聡伊藤
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1998-07-23
Filing date: 1998-07-23
Publication date: 2000-02-08

Abstract

(57)【要約】【解決手段】論理素子間の配線を行う自動配線におい
て、その信号配線が実行される配線グリッド間隔を、論
理素子を構成するための配線グリッドよりも大きく定義
する。また配線できない領域が存在した場合、論理素子
を構成するための配線グリッドと同一グリッド間隔の配
線グリッドを追加認識させる。こうすることで、隣接グ
リッド上にレイアウトされた信号配線間距離を大きく保
つ。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、論理素子を構成す
る配線用のグリッドより間隔の大きな配線グリッドを論
理素子間の配線用に用いる半導体装置及び自動配線手法
に関するものである。

【０００２】

【従来の技術】従来の自動配置配線装置では、予め各層
毎にデザインルールに基づき配線可能なグリッドの定義
を一意に行い、その配線グリッド上にセル間を接続する
ための信号配線がなされる。通常この配線グリッドは、
論理素子を構成するための配線グリッドと一致してい
る。実配置・配線が完了した段階で、配線容量・抵抗成
分を考慮した実配線シミュレーションが行われるが、プ
ロセスの微細化が進むにつれてセル自身の遅延に比べ配
線遅延が大きな割合を占めるようになる。その配線遅延
の要因の一つである配線間容量が無視できないレベルと
なり、タイミングシミュレーションにおいてこの値を精
度良く算出することが求められている。この実配線シミ
ュレーションにおいてタイミング的に問題があれば、そ
の配線に対してバッファの挿入を行ったり、より駆動能
力の大きなセルを用いる等の回路修正が必要となる。回
路修正後に再度シミュレーションを行い、タイミング的
に問題がないこと、仮配線シミュレーションと同じタイ
ミングマージンが確保されているか等の確認を行い最終
的なレイアウトが確定する。

【０００３】またチップ最上層のＡＬ配線に注目してみ
ると、ＰＡＤでのワイヤー付きまわりを向上させるため
に通常最上層ＡＬ配線は、下層ＡＬ配線よりも厚く作り
こまれている。

【０００４】

【発明が解決しようとする課題】プロセス技術の進歩に
よりデザインルールの微細化が進み配線グリッドが狭ピ
ッチ化すると、このような従来技術では自動配線を行う
際の隣り合う配線間距離が小さくなってしまうため、配
線間容量が大きくなり配線遅延の増大をもたらしてしま
う。このため、配線間容量を考慮した実配線シミュレー
ションにおいてタイミング的に問題となるようであれ
ば、その配線に対してバッファの挿入を行ったり、より
駆動能力の大きなセルを用いる等の回路の最適化が必要
となる。また、配線間容量の増加は消費電流にも影響を
及ぼし、隣接グリッドに配線が密に存在していると、局
所的に消費電流が大きくなり、問題となるようであれば
配線のやり直しが必要となる。このような回路修正が一
度で済めば良いが、今後ますますプロセスの微細化が進
み配線間容量が支配的になってくると、何回配置配線を
繰返しても収束しなくなる危険性がある。つまりこのよ
うな場合、配線間容量をできる限り低く抑える工夫が必
要となる。またチップ最上層に注目してみると、従来技
術にあるように最上層ＡＬ配線は通常、下層ＡＬ配線よ
りも厚く作りこまれている。このため最上層配線が狭ピ
ッチ化した隣り合うグリッドに対して行われると、その
配線厚の影響でアスペクト比が大きくなり、パシベーシ
ョン膜の付きまわりを悪化させ半導体装置自体の信頼性
を低下させてしまう。

【０００５】

【課題を解決するための手段】本発明の半導体装置及び
自動配線手法は第１に、論理素子間の自動配線を行う際
に、論理素子を構成する配線用として用いられる第１の
配線グリッド以上のグリッド間隔を持つ第２の配線グリ
ッドを用いることを特徴とする。

【０００６】第２に、上記記載の第２の配線グリッドを
持つ第１配線層と第２配線層とで配線グリッドが同一垂
直平面上に存在しないことを特徴とする。

【０００７】第３に、上記記載の第２の配線グリッド以
上のグリッド間隔を持つ第３の配線グリッドを最上層配
線用に用いることを特徴とする。

【０００８】第４に、上記記載の第２の配線グリッドを
用いて自動配線を行い、この状態で配線不可能な領域が
存在した場合、上記記載の第１の配線グリッドを追加認
識させて論理素子間の配線を行うことを特徴とする。

【０００９】第５に、上記記載の第２の配線グリッドの
交点上に、配置配線の対象となる論理素子内の信号ピン
がレイアウトされていることを特徴とする。

【００１０】

【作用】本発明の上記構成によれば、同一配線層におけ
る隣接信号配線の配線間距離を大きく保つことができる
ため、配線間容量の増加を抑えることができる。また、
層間絶縁膜上下に位置する信号配線の層間容量について
も、下層信号配線の真上のグリッドに上層信号配線が配
置される確率が低くなるため、層間容量の増加を抑える
ことができる。このように配線容量を低く抑えることに
より動作速度的にも、消費電流的にも品質の良い半導体
装置を作製できると共に、配線容量に起因するタイミン
グエラーに対して配線遅延シミュレーションを何度も繰
返す必要が無くなる。最上層のＡＬ配線に対しても、配
線グリッド間隔を大きく設定しているため、全体的に配
線間隔が従来に比べ広くなりアスペクト比を低く抑えら
れるため、パシベーション膜の付きまわりが向上し信頼
性の高い半導体装置の作製が可能となる。このように配
線グリッド間隔を大きくすることで配線資産が減ってし
まい、配線ができない領域が存在する可能性がでてくる
が、その場合は配線グリッドの追加認識を行うことでチ
ップ面積を大きくすることなく配線を完結できる。さら
に、論理素子内に存在する信号ピンを論理素子間を接続
する配線用グリッドの交点にレイアウトすることで、グ
リッド間隔の広い配線グリッド上に信号配線を効率よく
自動配線することが可能となる。

【００１１】

【発明の実施の形態】本発明に基づく実施形態を述べ
る。サブミクロン以降の半導体装置に於いては信号配線
間隔の狭ピッチ化により、素子自身の遅延量に比して信
号配線の配線抵抗、配線容量による遅延量が無視できな
いレベルになってきている。全体遅延の７０％以上が配
線遅延によるものであるとの報告もある。１μｍ世代以
前は上下信号配線間層間膜厚と配線グリッドの関係か
ら、隣接配線グリッド間信号配線容量よりも上下間信号
配線容量の方が支配的であった。図２は従来技術により
定義される論理素子間の配線を行うための配線グリッド
の例である。この配線グリッドは、配線効率を高めチッ
プ面積をなるべく小さく抑えるために、加工可能である
デザインルールを満たす範囲内で出来る限り狭く設定さ
れる。そのため論理素子２１を構成する論理素子内配線
２２の配線グリッド２３と、論理素子間を配線するため
の配線グリッド２４とが同一グリッド間隔で一致して定
義されている。

【００１２】また２５、２６は論理素子内の信号ピン、
２７、２８はその信号ピンに自動配線により接続される
信号配線である。このように半導体装置の微細化に伴い
最小間隔で定義された配線グリッドに対して隣接グリッ
ドに併走して信号配線が行われた場合、全体の遅延の中
で信号配線間容量による遅延がより支配的となるため、
遅延が大きくなってしまう。そこで本発明による一実施
例を図１に示す。図１は論理素子を構成する配線に用い
られる第１の配線グリッドと論理素子間の配線に用いら
れる第２の配線グリッドのグリッド間隔が異なる半導体
装置図である。ここでは一例として論理素子１１を構成
する論理素子内配線１２用に定義される第１の配線グリ
ッド１３の２倍のグリッド間隔を持つ論理素子間配線用
の第２の配線グリッド１４を定義した場合を示す。この
ように論理素子間を接続するための配線グリッド間隔を
大きく設定することで論理素子内の信号ピン１５、１６
に自動配線により接続される信号配線１７、１８が隣接
グリッド上にレイアウトされても、その配線間距離を大
きく保てるため、半導体装置の微細化に伴い問題となっ
ている信号配線間容量の増加を抑制可能となる。さら
に、配線層が多層のデザインに対しては、各配線層毎に
第２の配線グリッドの定義を行うことで、配線間容量を
大きく低減することが可能となる。

【００１３】ここで従来技術と本発明との違い、つまり
論理素子間を接続するための配線が隣接グリッド上にレ
イアウトされた時の配線間距離の違いよる配線遅延の差
を図３を用いて具体的に説明する。例えばＡＬ配線下の
酸化膜厚３４が０．９μｍ、ＡＬ配線幅３１が０．７μ
ｍ、ＡＬ配線膜厚３３が１．０６μｍとした場合、配線
下の酸化膜に対する配線容量３５は３．５５εoxとな
る。ここでεoxは酸化膜の誘電率でεox＝０．０３４５
(ｆＦ/μｍ)である。図３の中央に位置するＡＬ配線の
配線容量は、隣接する左右の配線間容量３６の２倍と配
線下の酸化膜に対する配線容量３５との和となる。ここ
でＡＬ配線間距離３２の違いによる単位長さ(１ｍｍ)あ
たりの配線容量を比較してみると、配線間距離３２が
０．７μｍの場合では配線容量は２２１ｆＦとなり、そ
の内配線間容量が８９．８ｆＦで全体の４０％を占め
る。配線間距離３２が１．４μｍの場合では配線容量は
１６７ｆＦ、配線間容量が３５．５ｆＦとなり配線間容
量が配線容量に占める割合が２０％にまで低減される。
また配線間距離３２を０．７μｍから１．４μｍへと２
倍にすることにより、配線容量を２５％低減することが
可能となる。つまり第２の配線グリッド間隔を第１の配
線グリッド間隔の２倍とすることで、配線容量が２５％
低減することを意味している。第２の配線グリッド間隔
をさらに大きく定義することで、配線遅延を大幅に抑え
ることが可能となる。

【００１４】また層間絶縁膜を挟んだ上下間信号配線容
量について見てみる。図４は従来技術による上下配線層
における配線グリッドの位置関係を示す。従来技術では
デザインルールを満たす範囲内で出来る限り狭く配線グ
リッドは定義され、層間絶縁膜４１を挟んで下層に定義
される配線グリッド４２と上層に定義される配線グリッ
ド４３とが同一垂直平面上に位置する。このように定義
された配線グリッド上では下層配線４４の真上に上層配
線４５がレイアウトされる場合が出てくる。このように
配線が行われると上下の信号配線間の距離４６が小さく
なってしまうため、上下間信号配線容量が増加してしま
う。そこでこの上下間信号配線容量を低く抑えるための
本発明の実施例を図５に示す。図５では前述した論理素
子間を接続するための第２の配線グリッドを層間絶縁膜
５１を挟んだ上下の層で用いるが、その下層配線グリッ
ド５２と上層配線グリッド５３とが同一垂直平面上では
なく、半グリッドずらして配線の定義を行っている。こ
うすることで、下層配線５４と上層配線５５の配線間の
距離５６を大きく保てるため上下間信号配線容量を抑制
できる。また配線グリッド間隔の大きな第２の配線グリ
ッドを使用して信号配線を行っているため、配線間容量
も低減できる。

【００１５】次にチップ最上層に注目してみると、最上
層のＡＬ配線膜厚はワイヤーボンディングによって様々
なパッケージに実装する場合を想定すると、ワイヤーボ
ンディングに使用される金線とＰＡＤ部のＡＬの密着
性、合金性を高めるためにある程度の膜厚が必要であ
り、各セル間の信号配線の接続に要求される下層ＡＬよ
りも厚く作り込まれるのが通常である。またその配線グ
リッドは、先に述べたようにデザインルールを満たす範
囲内で出来る限り狭く設定される。このような従来技術
によりチップ最上層のＡＬ配線をエッチングにより形成
し、パシベーション膜を埋め込んだ後のチップ部分断面
図を図６に示す。

【００１６】従来技術ではデザインルールを満たす範囲
内で出来る限り狭く配線グリッドが定義され、層間絶縁
膜６１を挟み下層の配線グリッドを６２、最上層の配線
グリッドを６３とすると、この下層配線グリッド６２上
に自動配線される下層配線６４の配線膜厚よりも最上層
配線グリッド６３上に自動配線される最上層配線６５の
配線膜厚の方が厚く作り込まれるため、最上層配線グリ
ッド上に隣接して自動配線が行われ隣接する配線間距離
が小さくなるとアスペクト比が大きくなり、チップ表面
の保護膜として最上層に形成されるパシベーション膜６
６の付きまわり欠陥６７に伴う半導体装置の信頼性の低
下、信号配線間容量の増大に伴う配線遅延の増加を引き
起こす。

【００１７】そこで本発明の一実施例を図７に示す。論
理素子間を接続するための第２の配線グリッド７２以上
のグリッド間隔を持つ第３の配線グリッド７３を最上層
に定義する。こうすることで最上層配線グリッドである
第３の配線グリッド７３上に隣接して自動配線が行われ
ても、隣接する配線７５間の距離が従来技術に比べて大
きくなるため、最上層配線膜厚と最上層配線間距離との
アスペクト比を小さくできる。このため、パシベーショ
ン膜７６の付きまわりが改善され結果的に信頼性の向上
につながる。また、最上層の隣接配線間距離が大きくな
るため配線間容量の低減にも貢献する。

【００１８】しかし、デザインルールを満たす範囲内で
出来る限り狭く設定される第１の配線グリッドよりもグ
リッド間隔の大きな第２、第３の配線グリッドを定義す
ると、配線可能なグリッド数が減ってしまい信号配線が
込み合うような個所では配線ができなくなってしまう可
能性がある。このような場合に対処する本発明の自動配
線手法の実施例を図８に示す。図８では図２同様、第１
の配線グリッド８３の２倍のグリッド間隔を持つ第２の
配線グリッド８４を定義した場合を示す。論理素子８１
内の信号ピン８５には、第２の配線グリッド８４上に信
号配線８７をレイアウトすることにより接続が可能とな
るが、別の信号配線８８が信号ピン８６へつながる第２
の配線グリッドを使用しているため、第２の配線グリッ
ドを用いての信号ピン８６への配線接続が不可能となっ
てしまう。このような場合、本来論理素子を構成するた
めの第１の配線グリッドを論理素子間を接続するための
配線グリッド８９として認識させることで配線８１０に
より接続を完結させる。この場合でも第２の配線グリッ
ドをベースにし、それに追加する形で第１の配線グリッ
ドを使用しているために隣接する配線間隔は全体的には
それ程変わらずに済む。つまり、チップ内配線を完結さ
せると同時に配線間容量の低減を実現できる。また同様
に、第３の配線グリッドが定義されているチップ最上層
に対しても、第１、第２の配線グリッドを追加認識させ
チップ内配線を完結することで、チップ最上層のパシベ
ーション膜の付きまわりを悪化させずに済む。

【００１９】このように、論理素子間を接続する信号配
線が第２の配線グリッドを効率良く使用するためには、
配置配線側の工夫だけではなく論理素子自身のレイアウ
トにも工夫が必要となる。先に示した図１を例にとる
と、論理素子１１内に存在する信号ピン１５、１６が第
１のグリッド１３上に隣接して配置しているような場
合、信号ピン１５は第２の配線グリッド１４上にレイア
ウトされているため、第２の配線グリッド１４上を信号
配線１７が比較的容易に自動配線される。しかし、信号
ピン１６は第２の配線グリッド１４上にはレイアウトさ
れていないため、信号配線１８は第２の配線グリッド１
４上を使用して直接信号ピン１６に接続することは不可
能であり、論理素子内の第１の配線グリッド１３を使用
して信号ピンへの接続を行うこととなる。このような信
号配線の接続方法では、論理素子１１自身のレイアウト
次第で、信号配線の接続が不可能となったり、図８に示
したように配線を実現するために第１の配線グリッドが
論理素子間の配線グリッドとして追加認識され、配線間
容量の抑制効果が低くなってしまう恐れがでてくる。

【００２０】そこで、図９に示すように論理素子９１内
に存在する信号ピン９５、９６を可能な限り第２の配線
グリッド９４上にレイアウトすることにより、第２の配
線グリッド９４を使用し直接信号ピン９５、９６への接
続を配線９７、９８により可能にすることで、論理素子
間の信号配線として追加認識される第１の配線グリッド
が使用される確率を極力低く抑える。こうすることで効
率良く第２の配線グリッド９４を論理素子間を接続する
信号配線用のグリッドとして使用することが可能とな
り、配線間容量を抑制し易くなる。

【００２１】これまで示した発明の実施の形態によれ
ば、パシベーション膜の付きまわりの改善による歩留ま
り・信頼性の向上、配線間容量低減による配線遅延の抑
制・動作速度の向上・消費電流の低減が可能となり、よ
り良質な半導体装置を完成させることが可能になる。

【００２２】

【発明の効果】以上説明したように本発明は、論理素子
を構成する配線に用いられる配線グリッドよりもグリッ
ド間隔の広い配線グリッドを論理素子間の信号配線用に
用いることで、プロセス技術の進歩と共に今後ますます
配線遅延の大きな要因となる同一層上の隣接配線間容量
を低減できる。また、層間絶縁膜を挟んだ上下層の配線
グリッドを同一垂直平面上ではなく、半グリッドずらし
て定義することで、層間容量の抑制が可能となる。この
ような配線容量成分の低減により、配線間容量に起因す
る配線遅延のタイミングエラーに対して配線遅延シミュ
レーションを何度も繰返す必要が無くなると共に配線遅
延自身の低減にもつながる。

【００２３】チップ最上層については、下層配線グリッ
ド以上のグリッド間隔をもつ配線グリッドを最上層に対
して定義することで、チップ最上層ＡＬ配線のアスペク
ト比が小さくなり、パシベーション膜の付きまわりが良
くなる。このため、歩留りの向上・コストの削減に寄与
できる。つまり、信頼性的にも、動作速度的にも、消費
電流的にも品質の良い半導体装置を完成させることが可
能となる。

【００２４】このような上記効果を得るために配線グリ
ッド間隔を大きく定義することによって生じる配線グリ
ッド数の減少にも、論理素子を構成する配線用に用いら
れる配線グリッドを論理素子間を接続する信号配線用の
グリッドとして追加認識させることで、チップ面積を大
きくしたり再配線を行うことなくチップ内配線を完結で
きる。

【００２５】さらに論理素子内に存在する信号ピンに対
しては、論理素子間を接続する配線用グリッドの交点に
信号ピンをレイアウトすることで、グリッド間隔の広い
配線グリッド上に信号配線を効率よく自動配線すること
が可能となる。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示す半導体装置図。

【図２】従来技術の信号配線グリッドを用いた半導体装
置図。

【図３】配線容量算出の説明図。

【図４】従来技術の上下信号配線グリッドの位置関係を
用いた配線図。

【図５】本発明の第２の実施例を示す配線図。

【図６】従来技術の最上層信号配線グリッドを用いたチ
ップの部分断面図。

【図７】本発明の第３の実施例を示すチップの部分断面
図。

【図８】本発明の第４の実施例を示す自動配線手法図。

【図９】本発明の第５の実施例を示す半導体装置図。

【符号の説明】

１１・・・論理素子１２・・・論理素子を構成するための配線１３・・・論理素子を構成するための配線に用いられる
第１の配線グリッド１４・・・論理素子間配線に用いられる第２の配線グリ
ッド１５、１６・・・信号ピン１７、１８・・・論理素子間配線２１・・・論理素子２２・・・論理素子を構成するための配線２３・・・論理素子を構成するための配線に用いられる
配線グリッド２４・・・論理素子間配線に用いられる配線グリッド２５、２６・・・信号ピン２７、２８・・・論理素子間配線３１・・・ＡＬ配線幅３２・・・ＡＬ配線間隔３３・・・ＡＬ配線膜厚３４・・・ＡＬ配線下の酸化膜厚３５・・・ＡＬ配線下の酸化膜に対する配線容量３６・・・ＡＬ配線間容量４１・・・層間絶縁膜４２・・・下層配線グリッド４３・・・上層配線グリッド４４・・・下層信号配線４５・・・上層信号配線４６・・・上下信号配線間距離５１・・・層間絶縁膜５２・・・下層における第２の配線グリッド５３・・・上層における第２の配線グリッド５４・・・下層信号配線５５・・・上層信号配線５６・・・上下信号配線間距離６１・・・層間絶縁膜６２・・・下層配線グリッド６３・・・最上層配線グリッド６４・・・下層配線６５・・・最上層配線６６・・・パシベーション膜６７・・・パシベーション膜の付きまわり欠陥７１・・・層間絶縁膜７２・・・下層における第２の配線グリッド７３・・・最上層における第３の配線グリッド７４・・・下層配線７５・・・最上層配線７６・・・パシベーション膜８１・・・論理素子８２・・・論理素子を構成するための配線８３・・・論理素子を構成するための配線に用いられる
第１の配線グリッド８４・・・論理素子間配線に用いられる第２の配線グリ
ッド８５、８６・・・信号ピン８７・・・信号ピン８５へ接続される論理素子間配線８８・・・他の論理素子間配線８９・・・論理素子間配線用に追加認識された第１の配
線グリッド８１０・・・信号ピン８６へ接続される論理素子間配線９１・・・論理素子９２・・・論理素子を構成するための配線９３・・・論理素子を構成するための配線に用いられる
第１の配線グリッド９４・・・論理素子間配線に用いられる第２の配線グリ
ッド９５、９６・・・第２の配線グリッド上にレイアウトさ
れた信号ピン９７、９８・・・論理素子間配線

Claims

【特許請求の範囲】

【請求項１】複数のトランジスタを有する基本ゲートを
規則的に配列し、自動配置配線手法により機能を構成す
るゲートアレイもしくは既に準備されている基本論理構
成用のセルを自動配置配線手法により機能を構成するス
タンダードセル等の半導体装置に於いて、論理素子を構
成するための第１の配線グリッドと、論理素子間を配線
するために第１の配線グリッド以上のグリッド間隔を持
つ第２の配線グリッドを有することを特徴とする半導体
装置。
【請求項２】請求項１記載の半導体装置に於いて、第２
の配線グリッドを持つ第１配線層と第２の配線グリッド
を持つ第２配線層とで配線グリッドが同一垂直平面上に
存在しないことを特徴とする半導体装置。
【請求項３】請求項１記載の半導体装置に於いて、第２
の配線グリッド以上のグリッド間隔を持つ第３の配線グ
リッドを最上層に有することを特徴とする半導体装置。
【請求項４】請求項１記載の第２の配線グリッドを用い
て自動配線を行い、この状態で配線できない領域が存在
した場合、請求項１記載の第１の配線グリッドを用いて
論理素子間の配線を行うことを特徴とする自動配線手
法。
【請求項５】請求項１記載の第２の配線グリッドの交点
上に、配置配線の対象となる論理素子内の信号ピンがレ
イアウトされていることを特徴とする半導体装置。